JP2008047921A - フラッシュメモリ素子の製造方法｛Ｍｅｔｈｏｄｏｆｍａｎｕｆａｃｔｕｒｉｎｇａｆｌａｓｈｍｅｍｏｒｙｄｅｖｉｃｅ｝ - Google Patents

フラッシュメモリ素子の製造方法｛Ｍｅｔｈｏｄｏｆｍａｎｕｆａｃｔｕｒｉｎｇａｆｌａｓｈｍｅｍｏｒｙｄｅｖｉｃｅ｝ Download PDF

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Abstract

【課題】フラッシュメモリ素子の製造方法に関するものであり、窒化膜を用いて周辺領域のトランジスタの特性の低下を防止する方法を提供する。
【解決手段】半導体基板１０１の表面にトンネル酸化膜１０３を形成する前に周辺領域で保護用パターン１０２ａを形成し、ゲートエッチング工程時に周辺領域のトランジスタの側壁をプラズマエッチングから保護する。
【選択図】図６

Description

本発明は、フラッシュメモリ素子の製造方法に関するものであり、特に、窒化膜を用いて、周辺領域のトランジスタを保護するフラッシュメモリ素子の製造方法に関するものである。
一般的に、フラッシュメモリ素子は、セル(cell)と周辺(peri)領域を定義するために、ゲートエッチング進行時に密度(density)が高いセルターゲット(target)にゲートエッチングを進行する。この時、セル領域と周辺領域のそれぞれに形成されるトランジスタの密度が異なるため、互いにゲートエッチングに対するローディング(loading)差が発生する。セル領域のフローティングゲートにおいてブリッジ(bridge)が起こらないようにゲートをエッチングすれば、周辺領域のトンネル酸化膜が損傷を受ける。これは、周辺領域のトランジスタがセル領域のトランジスタより相対的に密度が低いため、トンネル酸化膜がプラズマにより損傷を受ける。このような欠陥は、トランジスタの特性を多く変化させる。その例として、NMOSトランジスタの場合にはコンダクタンス(Gm)が低下し、ホットキャリア注入(hot carrier injection;HCI)をさらに加速化させ、ホットキャリアの持続時間を減少させる。ドレーンの範囲が拡張されて効率的なチャンネル長を確保することができない。これは、PMOSトランジスタでも類似に発生し、イオン接合の部分に漏洩電流が発生する。
従って、本発明は、周辺領域にトンネル酸化膜の形成前に窒化膜を形成し、ゲート保護膜として用いることにより、ゲートエッチング時にトランジスタが損傷するのを防止することにある。
本発明は、フラッシュメモリ素子の製造方法に関するものであり、半導体基板の上部の周辺領域に保護用パターンを形成する段階、保護用パターンが形成された半導体基板の上部にトンネル酸化膜を形成する段階、保護用パターンの間のトンネル酸化膜の上部に第1の導電膜を形成する段階、第1の導電膜を含む全体構造上に第1の導電膜の所定領域を露出させる誘電体膜を形成する段階、誘電体膜を含む全体構造上に第2の導電膜を形成する段階及び保護用パターンが第1の導電膜の両側壁に残留されるようにエッチング下でゲートパターンを形成する段階を含むフラッシュメモリ素子の製造方法を含む。
本発明は、フラッシュメモリ素子に関するものであり、半導体基板の周辺領域の上部にトンネル酸化膜、第1の導電膜、誘電体膜及び第2の導電膜の積層型構造で形成されるトランジスタ及びトンネル酸化膜及び第1の導電膜の両側面にゲート保護用パターンが形成されたフラッシュメモリ素子を含む。
上述した通り、本発明によれば、周辺領域のトランジスタの形成時に窒化膜を用いて、トランジスタの側壁をプラズマエッチングから保護することにより、トランジスタ特性の低下を防止する。
以下、添付した図面を参照し、本発明の望ましい実施例を説明する。しかし、本発明は、以下で開示される実施例により限定されるものではなく、互いに異なる多様な形態で具現されることができ、単に本実施例は、本発明の開示が完全であるようにし、通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。
図１〜図６は、本発明のフラッシュメモリ素子の製造方法を説明するための図面である。
図１を参照すれば、半導体基板(101)の全面にゲート保護用パターン(102)を形成する。保護用パターン(102)は、窒化膜あるいは窒化酸化膜で形成する。マスクを用いて、所定領域にゲート保護用パターン(102)を残留させるようにエッチングする。残留された保護用パターン(102)間の間隔(A)は、後続の周辺領域に形成されるゲートの長さの1/2未満で形成する。すなわち、後続工程で形成される第1のポリシリコン膜と第2のポリシリコン膜が接触しなければならないため、ゲート長の1/2未満でなければならない。これにより、周辺領域及びセル領域が定義され、保護用パターン(102)は周辺領域に残留する。
図２を参照すれば、結果物の全面にトンネル酸化膜(103)を形成する。化学的機械的研磨(CMP)工程を行い、保護用パターン(102)の上部に形成された酸化膜は除去する。この時、保護用パターン(102)の側壁には酸化膜がないのを原則とするが、保護用パターン(102)の機能がゲート保護用であるため、若干のトンネル酸化膜(103)が残留しても関係ない。
図３を参照すれば、結果物の全面が覆われるようにフローティングゲート用第1の導電膜(104)を形成し、CMP工程で平坦化する。第1の導電膜(104)は、ポリシリコン膜で形成する。結果物の上部に誘電体膜(105)を形成し、周辺領域のゲートが形成される所定領域をエッチングする。これは、第1の導電膜(104)と後続で形成される第2の導電膜を連結するための工程である。この時、誘電体膜(105)のエッチング領域は、保護用パターン(102)の間に位置し、保護用パターン(102)間の間隔より広くならないようにする。
図４を参照すれば、結果物の全面にコントロールゲート用第2の導電膜(106)を形成し、CMP工程で上部を平坦化する。第2の導電膜(106)は、ポリシリコン膜で形成する。
図５を参照すれば、第2の導電膜(106)の上部にゲートエッチング用マスクパターン(107)を形成する。周辺領域のマスクパターン(107a)の長さ(B)は、保護用パターン(102)間の長さ(A)より長くなるようにする。すなわち、周辺領域のマスクパターン(107a)の長さ(B)は、形成されるゲートの長さと同様である。
図６を参照すれば、図５のマスクパターン(107、107a)に沿って乾式エッチング工程を行い、周辺領域及びセル領域のゲートパターンを形成する。この時、ゲートエッチングの選択比により保護用パターン(102)が誘電体膜(105)と段差を形成することができる。すなわち、保護用パターン(102)が誘電体膜(105)より広く形成され得るが、ゲートとゲート間の間隔の1/2以下で形成することにより、後続工程時にゲートを保護するようにする。
上記で説明した本発明の思想は、望ましい実施例で具体的に記述されたが、上記の実施例はその説明のためのものであり、その制限のためではないことに注意しなければならない。また、本発明は、本発明の技術分野の通常の専門家であれぎ、本発明の思想の範囲内で多様な実施例が可能であることを理解することができる。
本発明のフラッシュメモリ素子の製造方法を説明するための図面である。 本発明のフラッシュメモリ素子の製造方法を説明するための図面である。 本発明のフラッシュメモリ素子の製造方法を説明するための図面である。 本発明のフラッシュメモリ素子の製造方法を説明するための図面である。 本発明のフラッシュメモリ素子の製造方法を説明するための図面である。 本発明のフラッシュメモリ素子の製造方法を説明するための図面である。
符号の説明
101:半導体基板
102:保護用パターン
103:トンネル酸化膜
104:第1の導電膜
105:誘電体膜
106:第2の導電膜
107:ゲートマスク

Claims (17)

  1. 半導体基板の上部の周辺領域に保護用パターンを形成する段階;
    上記保護用パターンが形成された上記半導体基板の上部にトンネル酸化膜を形成する段階;
    上記保護用パターンの間の上記トンネル酸化膜の上部に第1の導電膜を形成する段階;
    上記第1の導電膜を含む全体構造上に上記第1の導電膜の所定領域を露出させる誘電体膜を形成する段階;
    上記誘電体膜を含む全体構造上に第2の導電膜を形成する段階;及び
    上記保護用パターンが上記第1の導電膜の両側壁に残留されるようにエッチングし、ゲートパターンを形成する段階を含むフラッシュメモリ素子の製造方法。
  2. 上記保護用パターンは、窒化膜あるいは窒化酸化膜で形成される請求項１に記載のフラッシュメモリ素子の製造方法。
  3. 上記ゲートの両側壁に形成された上記保護用パターンの厚さは、上記ゲート長の1/2未満で形成する請求項１に記載のフラッシュメモリ素子の製造方法。
  4. 上記保護用パターンは、上記第1の導電膜の高さと同じまたは低くなるように形成する請求項１に記載のフラッシュメモリ素子の製造方法。
  5. 上記保護用パターンは、エッチング選択比により誘電体膜と段差を形成する請求項１に記載のフラッシュメモリ素子の製造方法。
  6. 上記段差は、上記ゲートと隣接するゲート間の間隔の1/2以下で形成される請求項５に記載のフラッシュメモリ素子の製造方法。
  7. 半導体基板の周辺領域の上部にトンネル酸化膜、第1の導電膜、誘電体膜及び第2の導電膜の積層型構造で形成されるトランジスタ;及び
    上記トンネル酸化膜及び第1の導電膜の両側面にゲート保護用パターンが形成されるフラッシュメモリ素子。
  8. 上記保護用パターンは、上記ゲート長の1/2未満で形成される請求項７に記載のフラッシュメモリ素子。
  9. 上記保護用パターンは、窒化膜あるいは窒化酸化膜で形成される請求項７に記載のフラッシュメモリ素子。
  10. 半導体基板のセル領域に形成され、トンネル絶縁膜、フローティングゲート、誘電体膜及びコントロールゲートを含む多数のメモリセル;及び
    上記半導体基板のペリ領域に形成され、上記トンネル絶縁膜、上記フローティングゲート及び上記コントロールゲートを含むトランジスタ;及び
    上記トランジスタの上記トンネル絶縁膜及び上記フローティングゲートの両側壁に形成された保護用パターンを含むフラッシュメモリ素子。
  11. 上記保護用パターンは、窒化膜または窒化酸化膜で形成される請求項１０に記載のフラッシュメモリ素子。
  12. 上記トンネル酸化膜及び上記フローティングゲートの両側壁に形成された上記保護用パターンのいずれか一つの長さは、上記トランジスタ長の1/2未満で形成される請求項１０に記載のフラッシュメモリ素子。
  13. 上記保護用パターンの高さは、上記トンネル酸化膜より高く、上記フローティングゲートと同じまたは低い請求項１０に記載のフラッシュメモリ素子。
  14. 上記保護用パターンの幅と上記フローティングゲートの幅とを合わせた幅は、上記コントロールゲートの幅と同一である請求項１０に記載のフラッシュメモリ素子。
  15. 上記トランジスタは、上記フローティングゲートと上記コントロールゲートとの間に形成された上記誘電体膜をさらに含み、
    コンタクトホールを通じて上記フローティングゲートと上記コントロールゲートが互いに接する請求項１０に記載のフラッシュメモリ素子。
  16. 半導体基板の上部に形成され、絶縁膜、第1の導電膜及び第2の導電膜が積層されたトランジスタ;及び
    上記トランジスタの上記トンネル絶縁膜及びフローティングゲートの両側壁に形成された保護用パターンを含むフラッシュメモリ素子。
  17. 上記トランジスタは、上記第1の導電膜と上記第2の導電膜の間に形成された上記誘電体膜をさらに含み、
    コンタクトホールを通じて上記フローティングゲートと上記コントロールゲートが互いに接する請求項１６に記載のフラッシュメモリ素子。
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