KR20080016006A - 플래쉬 메모리 소자 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 반도체 기판의 주변 영역에서 터널 산화막을 형성하기 이전에 보호용 패턴을 형성하여 게이트 보호막으로 사용함으로써 트랜지스터의 측벽을 플라즈마 식각으로부터 보호하여 트랜지스터의 특성 저하를 방지한다.
플래쉬 메모리, 주변 영역, 게이트 식각, 식각손상, 게이트 보호막

Description

플래쉬 메모리 소자의 제조방법{Method of manufacturing a flash memory device}
도 1 내지 도 6은 본 발명의 플래쉬 메모리 소자의 제조방법을 설명하기 위한 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 102 : 보호용 패턴
103 : 터널 산화막 104 : 제 1 도전막
105 : 유전체막 106 : 제 2 도전막
107 : 게이트 마스크
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 특히 질화막을 사용하여 주변 영역의 트랜지스터를 보호하는 플래쉬 메모리 소자의 제조방법에 관한 것이다.
일반적으로 플래쉬 메모리 소자는 셀(cell)과 주변(peri) 영역을 정의하기 위해서 게이트 식각 진행시 밀도(density)가 높은 셀 타겟(target)으로 게이트 식각을 진행하게 된다. 이때, 셀 영역과 주변 영역 각각에 형성되는 트랜지스터들의 밀도가 다르기 때문에 서로 게이트 식각에 대한 로딩(loading) 차이가 발생하게 된다. 셀 영역의 플로팅 게이트에서 브릿지(bridge)가 일어나지 않도록 게이트를 식각하면 주변 영역의 터널 산화막이 손상을 입게 된다. 이는 주변 영역의 트랜지스터가 셀 영역의 트랜지스터보다 상대적으로 밀도가 낮기 때문에 터널 산화막이 플라즈마에 의하여 손상을 입게 된다. 이러한 결함은 트랜지스터의 특성을 많이 변화시킨다. 그 예로, NMOS 트랜지스터의 경우에는 컨덕턴스(Gm)가 저하되고 핫캐리어 주입(hot carrier injection; HCI)을 더욱 가속화시켜 핫캐리어 지속 시간을 감소시킨다. 드레인의 범위가 확장되어 효율적인 채널 길이를 확보하지 못한다. 이는 PMOS 트랜지스터에서도 유사하게 발생되며 이온접합 부분에 누설전류가 발생한다.
따라서, 본 발명은 주변 영역에 터널 산화막 형성 이전에 질화막을 형성하여 게이트 보호막으로 사용함으로써 게이트 식각시 트랜지스터가 손상되는 것을 방지하는 데 있다.
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 반도체 기판 상부 의 주변 영역에 보호용 패턴을 형성하는 단계, 보호용 패턴이 형성된 반도체 기판 상부에 터널 산화막을 형성하는 단계, 보호용 패턴 사이의 터널 산화막 상부에 제 1 도전막을 형성하는 단계, 제 1 도전막을 포함한 전체구조상에 제 1 도전막의 소정 영역을 노출시키는 유전체막을 형성하는 단계, 유전체막을 포함하는 전체구조상에 제 2 도전막을 형성하는 단계 및 보호용 패턴이 제 1 도전막의 양측벽에 잔류되도록 식각하여 게이트 패턴을 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조방법을 포함한다.
본 발명은 플래쉬 메모리 소자에 관한 것으로, 반도체 기판 주변 영역 상부에 터널 산화막, 제 1 도전막, 유전체막 및 제 2 도전막의 적층형 구조로 형성되는 트랜지스터 및 터널 산화막 및 제 1 도전막 양측면에 게이트 보호용 패턴이 형성된 플래쉬 메모리 소자를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1 내지 도 6은 본 발명의 플래쉬 메모리 소자의 제조방법을 설명하기 위한 도면이다.
도 1을 참조하면, 반도체 기판(101) 전면에 게이트 보호용 패턴(102)을 형성 한다. 보호용 패턴(102)은 질화막 혹은 질화 산화막으로 형성한다. 마스크를 사용하여 소정 영역에 게이트 보호용 패턴(102)을 잔류시키도록 식각한다. 잔류된 보호용 패턴(102) 간의 간격(A)은 후속 주변 영역에 형성될 게이트의 길이의 1/2 미만으로 형성한다. 즉, 후속 공정에서 형성될 제 1 폴리실리콘막과 제 2 폴리실리콘막이 접촉되어야 하기 때문에 게이트 길이의 1/2 미만이 되어야 한다. 이로써 주변 영역 및 셀 영역이 정의되고, 보호용 패턴(102)은 주변 영역에 잔류하게 된다.
도 2를 참조하면, 결과물 전면에 터널 산화막(103)을 형성한다. 화학적기계적연마(CMP) 공정을 수행하여 보호용 패턴(102) 상부에 형성된 산화막은 제거한다. 이때, 보호용 패턴(102) 측벽에는 산화막이 없는 것을 원칙으로 하지만, 보호용 패턴(102)의 기능이 게이트 보호용이기 때문에 약간의 터널 산화막(103)이 잔류하여도 무방하다.
도 3을 참조하면, 결과물 전면이 덮이도록 플로팅 게이트용 제 1 도전막(104)을 형성하고, CMP 공정으로 평탄화한다. 제 1 도전막(104)은 폴리실리콘막으로 형성한다. 결과물 상부에 유전체막(105)을 형성하고 주변 영역의 게이트가 형성될 소정 영역을 식각한다. 이는 제 1 도전막(104)과 후속 형성될 제 2 도전막을 연결하기 위한 공정이다. 이때, 유전체막(105)의 식각되는 영역은 보호용 패턴(102)의 사이에 위치하고, 보호용 패턴(102) 간의 간격보다 더 넓지 않도록 한다.
도 4를 참조하면, 결과물 전면에 콘트롤 게이트용 제 2 도전막(106)을 형성하고 CMP 공정으로 상부를 평탄화한다. 제 2 도전막(106)은 폴리실리콘막으로 형성 한다.
도 5를 참조하면, 제 2 도전막(106) 상부에 게이트 식각용 마스크 패턴(107)을 형성한다. 주변 영역의 마스크 패턴(107a)의 길이(B)는 보호용 패턴(102) 사이의 길이(A)보다 길도록 한다. 즉, 주변 영역의 마스크 패턴(107a)의 길이(B)는 형성될 게이트의 길이와 같다.
도 6을 참조하면, 도 5의 마스크 패턴(107, 107a)을 따라 건식식각 공정을 수행하여 주변 영역 및 셀 영역의 게이트 패턴을 형성한다. 이때, 게이트 식각 선택비에 따라 보호용 패턴(102)이 유전체막(105)과 단차를 형성할 수 있다. 즉, 보호용 패턴(102)이 유전체막(105)보다 넓게 형성될 수 있는데, 게이트와 게이트간 간격의 1/2 이하로 형성함으로써 후속 공정시 게이트를 보호하도록 한다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에 의하면, 주변 영역의 트랜지스터 형성시 질화막을 사용하여 트랜지스터의 측벽을 플라즈마 식각으로부터 보호함으로써 트랜지스터 의 특성 저하를 방지한다.

Claims (9)

  1. 반도체 기판 상부의 주변 영역에 보호용 패턴을 형성하는 단계;
    상기 보호용 패턴이 형성된 상기 반도체 기판 상부에 터널 산화막을 형성하는 단계;
    상기 보호용 패턴 사이의 상기 터널 산화막 상부에 제 1 도전막을 형성하는 단계;
    상기 제 1 도전막을 포함한 전체구조상에 상기 제 1 도전막의 소정 영역을 노출시키는 유전체막을 형성하는 단계;
    상기 유전체막을 포함하는 전체구조상에 제 2 도전막을 형성하는 단계; 및
    상기 보호용 패턴이 상기 제 1 도전막의 양측벽에 잔류되도록 식각하여 게이트 패턴을 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 보호용 패턴은 질화막 혹은 질화 산화막으로 형성되는 플래쉬 메모리 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 게이트의 양측벽에 형성된 상기 보호용 패턴의 두께는 상기 게이트 길이의 1/2 미만으로 형성하는 플래쉬 메모리 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 보호용 패턴은 상기 제 1 도전막의 높이와 같거나 낮도록 형성하는 플래쉬 메모리 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 보호용 패턴은 식각 선택비에 따라 유전체막과 단차를 형성하는 플래쉬 메모리 소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 단차는 상기 게이트와 이웃하는 게이트 사이 간격의 1/2 이하로 형성되는 플래쉬 메모리 소자의 제조방법.
  7. 반도체 기판 주변 영역 상부에 터널 산화막, 제 1 도전막, 유전체막 및 제 2 도전막의 적층형 구조로 형성되는 트랜지스터; 및
    상기 터널 산화막 및 제 1 도전막 양측면에 게이트 보호용 패턴이 형성된 플래쉬 메모리 소자.
  8. 제 5 항에 있어서,
    상기 보호용 패턴은 상기 게이트 길이의 1/2 미만으로 형성되는 플래쉬 메모리 소자.
  9. 제 7항에 있어서,
    상기 보호용 패턴은 질화막 혹은 질화산화막으로 형성된 플래시 메모리 소자.
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