CN101127329A - 快闪存储器件及其制造方法 - Google Patents
快闪存储器件及其制造方法 Download PDFInfo
- Publication number
- CN101127329A CN101127329A CNA200710145274XA CN200710145274A CN101127329A CN 101127329 A CN101127329 A CN 101127329A CN A200710145274X A CNA200710145274X A CN A200710145274XA CN 200710145274 A CN200710145274 A CN 200710145274A CN 101127329 A CN101127329 A CN 101127329A
- Authority
- CN
- China
- Prior art keywords
- film
- protection pattern
- gate protection
- tunnel insulator
- flash memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 9
- 238000000034 method Methods 0.000 claims abstract description 20
- 238000005530 etching Methods 0.000 claims abstract description 12
- 239000004065 semiconductor Substances 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 239000012212 insulator Substances 0.000 claims description 31
- 150000004767 nitrides Chemical class 0.000 claims description 6
- 230000000717 retained effect Effects 0.000 claims description 4
- 230000002093 peripheral effect Effects 0.000 abstract 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000012797 qualification Methods 0.000 description 2
- 230000002950 deficient Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/47—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a floating-gate layer also being used as part of the peripheral transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/48—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a tunnel dielectric layer also being used as part of the peripheral transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
本发明涉及快闪存储器件及其制造方法。所述方法包括如下步骤:在半导体衬底的周边区域上形成栅极保护图案;在所述半导体衬底上形成隧道绝缘膜;在相邻的栅极保护图案之间的所述隧道绝缘膜上形成第一导电膜;在所述第一导电膜和所述栅极保护图案上形成介电膜;蚀刻所述周边区域中的所述介电膜的一部分,以暴露出相邻栅极保护图案之间的所述第一导电膜的一部分;在所述介电膜和所述第一导电膜上形成第二导电膜;和蚀刻所述第二导电膜、所述介电膜、所述第一导电膜、所述隧道绝缘膜和所述栅极保护图案以形成栅极,其中所述栅极保护图案保留在所述周边区域中的所述第一导电膜和所述隧道绝缘膜二者的侧壁上。
Description
相关申请
本发明要求享有2006年8月17日提交的韩国专利申请第2006-77508号的优先权,其全部内容通过引用并入本文。
技术领域
本发明一般涉及快闪存储器件,更具体涉及快闪存储器件的制造方法,其中利用含氮化物的膜保护周边区域的晶体管。
背景技术
通常,在快闪存储器件的制造中,通过利用具有高密度的单元靶(target)来实施栅极蚀刻过程,以限定单元区域和周边区域。在这种情况下,由于在单元区域和周边区域中形成的晶体管的各自密度不同,因此在栅极蚀刻过程中负载不同。如果蚀刻栅极使得在单元区域的浮动栅极中不产生桥,则周边区域的隧道氧化物膜受损。由于周边区域的晶体管的密度相对低于单元区域的晶体管密度,因此隧道氧化物膜受到等离子体损伤。这种缺陷大大地改变了晶体管的特性。例如,在NMOS晶体管的情况下,电导(Gm)下降,热载流子注入(HCI)被进一步加速,还减少了热载流子保持时间。因此,由于漏极的范围被扩大,因而不能保证有效沟道长度。这种现象也发生在PMOS晶体管中,导致在器件的离子结部分中产生漏电流。
发明内容
因此,本发明解决上述问题,并且可以通过在周边区域中形成隧道氧化物膜之前通过形成栅极保护膜来防止栅极蚀刻过程中对晶体管的损伤。
在本发明的一方面,提供一种制造快闪存储器件的方法,所述方法包括以下步骤:在半导体衬底的周边区域上形成栅极保护图案;在其中形成有所述保护图案的半导体衬底上形成隧道绝缘膜;在相邻的所述栅极保护图案之间的隧道绝缘膜上形成第一导电膜;在所述第一导电膜和所述栅极保护图案上形成介电膜;蚀刻所述周边区域中的所述介电膜的一部分,以暴露相邻栅极保护图案之间的所述第一导电膜的一部分;在所述介电膜和第一导电膜上形成第二导电膜;和蚀刻第二导电膜、介电膜、第一导电膜、隧道绝缘膜和栅极保护图案以形成栅极,其中所述栅极保护图案保留在所述周边区域中的第一导电膜和隧道绝缘膜二者的侧壁上。
附图说明
图1~6是说明根据本发明一个实施方案的制造快闪存储器件的方法的截面图。
具体实施方式
现在将参照附图说明根据本发明内容的具体实施方案。
图1~6是说明根据本发明一个实施方案的制造快闪存储器件的方法的截面图。
参照图1,在具有限定的周边区域和限定的单元区域的半导体衬底101上形成栅极保护层(未示出)。栅极保护层优选为含氮化物的层,例如氮化物膜或氧化物-氮化物膜。利用掩模蚀刻栅极保护层,从而在周边区域中形成栅极保护图案102。相邻栅极保护图案102之间的距离为宽度A,其优选小于在周边区域中后续形成的栅极长度的一半。换言之,当第一多晶硅膜和第二多晶硅膜在后续过程中形成并且相互接触时,宽度A优选小于栅极长度的一半。
参照图2,在半导体衬底101上形成隧道绝缘膜103。此时,可以允许隧道绝缘膜103保留在栅极保护图案102的侧壁上。但是,优选从栅极保护图案102的侧壁上移除隧道绝缘膜103,如图2所示。
参照图3,在隧道绝缘膜103上形成用于浮动栅极的第一导电膜104。优选利用化学机械抛光(CMP)过程来抛光第一导电膜104,直到暴露出栅极保护图案102。如图3所示,栅极保护图案102的高度高于隧道绝缘膜103的高度,并且与隧道绝缘膜103和第一导电膜104的总高度相同。优选栅极保护图案102的高度等于或小于隧道绝缘膜103和第一导电膜104的总高度。第一导电膜104优选包括多晶硅膜。介电膜105形成在第一导电膜104上。选择性蚀刻在周边区域中形成的介电膜105一部分,以暴露出第一导电膜104。在这种情况下,介电膜105的蚀刻区域200位于相邻栅极保护图案102之间,并且蚀刻区域200比相邻栅极保护图案102之间的宽度A更窄。
接着,连接第一导电膜104和第二导电膜106,如图4所示。
在第一导电膜104的暴露部分和隧道绝缘膜105上形成用于控制栅极的第二导电膜106。通过CMP抛光第二导电膜106的顶表面。第二导电膜106优选包括多晶硅膜。优选在第二导电膜106上形成低电阻膜(例如WSix)或硬掩模氮化物。
参照图5,在第二导电膜106上形成用于栅极的掩模图案107、107a。在周边区域中形成的掩模图案107a具有宽度B,掩模图案107a的宽度B优选大于相邻栅极保护图案102之间的宽度A。此外,掩模图案107a的宽度B优选与在周边区域中待形成的栅极的宽度相同。
参照图6,利用图5的掩模图案107、107a来实施干蚀刻过程,以形成周边区域的栅极图案或晶体管109a和单元区域的栅极图案或存储单元109。周边区域的栅极图案109a包括栅极保护图案102、隧道绝缘膜103、第一导电膜104、介电膜105和第二导电膜106。栅极保护图案102保留在隧道绝缘膜103和第一导电膜104的侧壁上。同样,单元区域的栅极图案109包括隧道绝缘膜103、第一导电膜104、介电膜105和第二导电膜106。此时,栅极保护图案102可以根据栅极蚀刻选择性来形成具有介电膜105的台阶。如图6所示,没有形成台阶,并且第二导电膜106的宽度与棚极保护图案102和第一导电膜104的总宽度相同。棚极保护图案102和介电膜105之间的台阶的宽度优选小于相邻栅极之间距离的一半,以在后续过程中保护栅极。此外,蚀刻的栅极保护图案的宽度优选小于所得栅极宽度的一半。
如上所述,根据本发明,周边区域的栅极保护图案优选包含氮化物或氧化物-氮化物。因此,可以保护栅极的侧壁免受等离子体蚀刻并且可以防止栅极特性劣化。
虽然已经参照特定的实施方案进行了上述说明,但是对本领域技术人员而言,可以在不偏离本公开内容和所附权利要求的精神和范围的情况下对本公开内容做出各种变化和修改。
Claims (19)
1.一种制造快闪存储器件的方法,所述方法包括以下步骤:
在半导体衬底的周边区域上形成栅极保护图案;
在所述半导体衬底上形成隧道绝缘膜;
在相邻的栅极保护图案之间的所述隧道绝缘膜上形成第一导电膜;
在所述第一导电膜和所述栅极保护图案上形成介电膜;
蚀刻所述周边区域中的所述介电膜的一部分,以暴露出相邻栅极保护图案之间的所述第一导电膜的一部分;
在所述介电膜和所述第一导电膜上形成第二导电膜;和
蚀刻所述第二导电膜、所述介电膜、所述第一导电膜、所述隧道绝缘膜和所述栅极保护图案以形成栅极,其中所述栅极保护图案保留在所述周边区域中的所述第一导电膜和所述隧道绝缘膜二者的侧壁上。
2.权利要求1所述的方法,其中所述栅极保护图案包含氮化物膜。
3.权利要求1所述的方法,其中所述栅极保护图案包含氧化物-氮化物膜。
4.权利要求1所述的方法,其中在所述第一导电膜的两侧壁上形成的蚀刻的栅极保护图案的宽度小于所述栅极的宽度的一半。
5.权利要求1所述的方法,其中所述栅极保护图案的高度等于或低于所述第一导电膜和所述隧道绝缘膜的总高度。
6.权利要求1所述的方法,其中所述蚀刻形成栅极的步骤包括基于蚀刻选择性在所述栅极保护图案和所述介电膜之间形成台阶。
7.权利要求6所述的方法,其中所述台阶的宽度小于相邻栅极之间距离的一半。
8.一种快闪存储器件,包含
具有堆叠型结构的晶体管,所述堆叠型结构包括在半导体衬底的周边区域上的隧道绝缘膜、在所述隧道绝缘膜上的第一导电膜、在所述第一导电膜上的介电膜、和在所述介电膜上的第二导电膜;和
在所述隧道绝缘膜和所述第一导电膜二者的侧壁上形成的栅极保护图案。
9.权利要求8所述的快闪存储器件,其中所述栅极保护图案的宽度小于所述晶体管的宽度的一半。
10.权利要求8所述的快闪存储器件,其中所述栅极保护图案包含氮化物膜。
11.权利要求8所述的快闪存储器件,其中所述栅极保护图案包含氧化物-氮化物膜。
12.权利要求8所述的快闪存储器件,其中所述栅极保护图案的高度等于或低于所述第一导电膜和所述隧道绝缘膜的总高度。
13.一种快闪存储器件,包含
晶体管,所述晶体管包含在半导体衬底的周边区域中形成的隧道绝缘膜、在所述隧道绝缘膜上形成的浮动栅极、和在所述浮动栅极上形成的控制栅极;
多个存储单元,所述存储单元的每一个均包含在半导体衬底的单元区域中形成的单元隧道绝缘膜、在所述单元隧道绝缘膜上形成的单元浮动栅极、在所述单元浮动栅极上形成的单元介电膜、和在所述单元介电膜上形成的控制栅极;和
在所述晶体管的隧道绝缘膜和浮动栅极二者的侧壁上形成的栅极保护图案。
14.权利要求13所述的快闪存储器件,其中所述栅极保护图案包含氮化物膜。
15.权利要求13所述的快闪存储器件,其中所述栅极保护图案包含氧化物-氮化物膜。
16.权利要求13所述的快闪存储器件,其中所述栅极保护图案的宽度小于所述晶体管宽度的一半。
17.权利要求13所述的快闪存储器件,其中所述栅极保护图案的高度高于所述隧道绝缘膜的高度,并且等于或低于所述浮动栅极和所述隧道绝缘膜的总高度。
18.权利要求13所述的快闪存储器件,其中所述栅极保护图案和所述浮动栅极的总宽度等于所述控制栅极的宽度。
19.权利要求13所述的快闪存储器件,其中所述晶体管还包含在所述浮动栅极和所述控制栅极之间形成的介电膜,并且所述浮动栅极和所述控制栅极通过在所述介电膜中形成的接触孔而相互接触。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020060077508A KR100843055B1 (ko) | 2006-08-17 | 2006-08-17 | 플래쉬 메모리 소자 및 그의 제조방법 |
KR1020060077508 | 2006-08-17 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN101127329A true CN101127329A (zh) | 2008-02-20 |
CN100483691C CN100483691C (zh) | 2009-04-29 |
Family
ID=39095309
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CNB200710145274XA Expired - Fee Related CN100483691C (zh) | 2006-08-17 | 2007-08-17 | 快闪存储器件及其制造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US7868373B2 (zh) |
JP (1) | JP2008047921A (zh) |
KR (1) | KR100843055B1 (zh) |
CN (1) | CN100483691C (zh) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN105990357A (zh) * | 2015-02-03 | 2016-10-05 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及制备方法、半导体器件的测试结构及方法 |
WO2019084883A1 (zh) * | 2017-11-02 | 2019-05-09 | 成都锐成芯微科技股份有限公司 | 非挥发性存储器的制造方法 |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP2118268B1 (en) * | 2007-01-10 | 2015-07-08 | Hemoshear, LLC | Use of an in vitro hemodynamic endothelial/smooth muscle cell co-culture model to identify new therapeutic targets for vascular disease |
US7790360B2 (en) * | 2007-03-05 | 2010-09-07 | Micron Technology, Inc. | Methods of forming multiple lines |
EP2320454A1 (en) * | 2009-11-05 | 2011-05-11 | S.O.I.Tec Silicon on Insulator Technologies | Substrate holder and clipping device |
FR2953643B1 (fr) * | 2009-12-08 | 2012-07-27 | Soitec Silicon On Insulator | Cellule memoire flash sur seoi disposant d'une seconde grille de controle enterree sous la couche isolante |
US8508289B2 (en) * | 2009-12-08 | 2013-08-13 | Soitec | Data-path cell on an SeOI substrate with a back control gate beneath the insulating layer |
FR2953641B1 (fr) * | 2009-12-08 | 2012-02-10 | S O I Tec Silicon On Insulator Tech | Circuit de transistors homogenes sur seoi avec grille de controle arriere enterree sous la couche isolante |
FR2957193B1 (fr) | 2010-03-03 | 2012-04-20 | Soitec Silicon On Insulator | Cellule a chemin de donnees sur substrat seoi avec grille de controle arriere enterree sous la couche isolante |
FR2953636B1 (fr) * | 2009-12-08 | 2012-02-10 | Soitec Silicon On Insulator | Procede de commande d'une cellule memoire dram sur seoi disposant d'une seconde grille de controle enterree sous la couche isolante |
FR2955204B1 (fr) * | 2010-01-14 | 2012-07-20 | Soitec Silicon On Insulator | Cellule memoire dram disposant d'un injecteur bipolaire vertical |
FR2955200B1 (fr) * | 2010-01-14 | 2012-07-20 | Soitec Silicon On Insulator | Dispositif, et son procede de fabrication, disposant d'un contact entre regions semi-conductrices a travers une couche isolante enterree |
FR2955195B1 (fr) * | 2010-01-14 | 2012-03-09 | Soitec Silicon On Insulator | Dispositif de comparaison de donnees dans une memoire adressable par contenu sur seoi |
FR2955203B1 (fr) | 2010-01-14 | 2012-03-23 | Soitec Silicon On Insulator | Cellule memoire dont le canal traverse une couche dielectrique enterree |
FR2957186B1 (fr) * | 2010-03-08 | 2012-09-28 | Soitec Silicon On Insulator | Cellule memoire de type sram |
FR2957449B1 (fr) * | 2010-03-11 | 2022-07-15 | S O I Tec Silicon On Insulator Tech | Micro-amplificateur de lecture pour memoire |
FR2958441B1 (fr) | 2010-04-02 | 2012-07-13 | Soitec Silicon On Insulator | Circuit pseudo-inverseur sur seoi |
EP2378549A1 (en) | 2010-04-06 | 2011-10-19 | S.O.I.Tec Silicon on Insulator Technologies | Method for manufacturing a semiconductor substrate |
EP2381470B1 (en) * | 2010-04-22 | 2012-08-22 | Soitec | Semiconductor device comprising a field-effect transistor in a silicon-on-insulator structure |
CN105374753B (zh) * | 2014-07-07 | 2019-07-05 | 中芯国际集成电路制造(上海)有限公司 | 一种存储器的制造方法 |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1998044567A1 (fr) * | 1997-03-28 | 1998-10-08 | Hitachi, Ltd. | Dispositif de memoire remanente a semi-conducteur, dispositif a semi-conducteur et procedes de fabrication associes de ceux-ci |
TW420874B (en) * | 1998-05-04 | 2001-02-01 | Koninkl Philips Electronics Nv | Method of manufacturing a semiconductor device |
US6153904A (en) * | 1998-12-04 | 2000-11-28 | Winbond Electronics Corporation | Fabrication method for increasing the coupling efficiency of ETOX flash memory devices |
KR20030001960A (ko) * | 2001-06-28 | 2003-01-08 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조 방법 |
KR100414562B1 (ko) * | 2001-06-29 | 2004-01-07 | 주식회사 하이닉스반도체 | 비휘발성 메모리 셀의 제조 방법 |
US6798038B2 (en) * | 2001-09-20 | 2004-09-28 | Kabushiki Kaisha Toshiba | Manufacturing method of semiconductor device with filling insulating film into trench |
KR20030049356A (ko) * | 2001-12-14 | 2003-06-25 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
JP2003204063A (ja) | 2002-01-10 | 2003-07-18 | Toshiba Corp | 半導体装置及びその製造方法 |
KR100880307B1 (ko) * | 2002-05-29 | 2009-01-28 | 주식회사 하이닉스반도체 | 플래시 메모리 셀의 제조방법 |
US6696331B1 (en) * | 2002-08-12 | 2004-02-24 | Advanced Micro Devices, Inc. | Method of protecting a stacked gate structure during fabrication |
US20040129986A1 (en) * | 2002-11-28 | 2004-07-08 | Renesas Technology Corp. | Nonvolatile semiconductor memory device and manufacturing method thereof |
US6812105B1 (en) * | 2003-07-16 | 2004-11-02 | International Business Machines Corporation | Ultra-thin channel device with raised source and drain and solid source extension doping |
KR100526471B1 (ko) * | 2003-12-31 | 2005-11-08 | 동부아남반도체 주식회사 | 스플릿 게이트형 플래시 메모리 소자의 제조 방법 |
US7154779B2 (en) * | 2004-01-21 | 2006-12-26 | Sandisk Corporation | Non-volatile memory cell using high-k material inter-gate programming |
DE102004015864B4 (de) * | 2004-03-31 | 2007-10-31 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zum Ausbilden von Seitenwandabstandhaltern |
KR100647482B1 (ko) * | 2004-09-16 | 2006-11-23 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
KR100688575B1 (ko) | 2004-10-08 | 2007-03-02 | 삼성전자주식회사 | 비휘발성 반도체 메모리 소자 |
US7425482B2 (en) * | 2004-10-13 | 2008-09-16 | Magna-Chip Semiconductor, Ltd. | Non-volatile memory device and method for fabricating the same |
-
2006
- 2006-08-17 KR KR1020060077508A patent/KR100843055B1/ko not_active IP Right Cessation
-
2007
- 2007-08-15 US US11/839,038 patent/US7868373B2/en not_active Expired - Fee Related
- 2007-08-16 JP JP2007212226A patent/JP2008047921A/ja active Pending
- 2007-08-17 CN CNB200710145274XA patent/CN100483691C/zh not_active Expired - Fee Related
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN105990357A (zh) * | 2015-02-03 | 2016-10-05 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及制备方法、半导体器件的测试结构及方法 |
CN105990357B (zh) * | 2015-02-03 | 2019-07-26 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及制备方法、半导体器件的测试结构及方法 |
WO2019084883A1 (zh) * | 2017-11-02 | 2019-05-09 | 成都锐成芯微科技股份有限公司 | 非挥发性存储器的制造方法 |
TWI689083B (zh) * | 2017-11-02 | 2020-03-21 | 大陸商成都銳成芯微科技股份有限公司 | 非揮發性記憶體的製造方法 |
CN111316439A (zh) * | 2017-11-02 | 2020-06-19 | 成都锐成芯微科技股份有限公司 | 非挥发性存储器的制造方法 |
CN111316439B (zh) * | 2017-11-02 | 2022-10-25 | 成都锐成芯微科技股份有限公司 | 非挥发性存储器的制造方法 |
Also Published As
Publication number | Publication date |
---|---|
KR100843055B1 (ko) | 2008-07-01 |
US7868373B2 (en) | 2011-01-11 |
CN100483691C (zh) | 2009-04-29 |
US20080042187A1 (en) | 2008-02-21 |
KR20080016006A (ko) | 2008-02-21 |
JP2008047921A (ja) | 2008-02-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN100483691C (zh) | 快闪存储器件及其制造方法 | |
US7081651B2 (en) | Non-volatile memory device with protruding charge storage layer and method of fabricating the same | |
JP2002064157A (ja) | 半導体メモリ集積回路及びその製造方法 | |
US6787419B2 (en) | Method of forming an embedded memory including forming three silicon or polysilicon layers | |
US7811888B2 (en) | Method for fabricating semiconductor memory device | |
US8048739B2 (en) | Method of manufacturing flash memory device | |
JP2008091614A (ja) | 半導体装置およびその製造方法 | |
JP2009289813A (ja) | 不揮発性半導体記憶装置の製造方法 | |
US7763931B2 (en) | Nonvolatile semiconductor memory device and method of manufacturing the same | |
JP4594796B2 (ja) | 半導体装置およびその製造方法 | |
US7041555B2 (en) | Method for manufacturing flash memory device | |
CN100559568C (zh) | 非易失性存储器件的制造方法 | |
KR100885790B1 (ko) | 플래쉬 메모리 소자 및 그 제조 방법 | |
US20080102618A1 (en) | Method of manufacturing semiconductor device | |
CN104425573A (zh) | 半导体装置及其制造方法 | |
US20080254584A1 (en) | Method of manufacturing flash memory device | |
CN102956564A (zh) | 非易失性存储器件及其制造方法 | |
KR100671615B1 (ko) | 낸드 플래쉬 메모리 소자의 제조 방법 | |
KR100523919B1 (ko) | 플래쉬 메모리 소자의 제조방법 | |
US20080128776A1 (en) | Non-volatile rom and method of fabricating the same | |
KR20070047179A (ko) | Nand형 플래쉬 메모리 소자 제조 방법 | |
US20110159681A1 (en) | Nonvolatile Memory Device and Method of Manufacturing the Same | |
US7026216B2 (en) | Method for fabricating nitride read-only memory | |
KR100702778B1 (ko) | 플래쉬 메모리 소자의 제조방법 | |
KR20080030308A (ko) | 반도체 메모리 소자 및 그의 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
C17 | Cessation of patent right | ||
CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090429 Termination date: 20130817 |