DE102004015864B4 - Verfahren zum Ausbilden von Seitenwandabstandhaltern - Google Patents

Verfahren zum Ausbilden von Seitenwandabstandhaltern Download PDF

Info

Publication number
DE102004015864B4
DE102004015864B4 DE102004015864A DE102004015864A DE102004015864B4 DE 102004015864 B4 DE102004015864 B4 DE 102004015864B4 DE 102004015864 A DE102004015864 A DE 102004015864A DE 102004015864 A DE102004015864 A DE 102004015864A DE 102004015864 B4 DE102004015864 B4 DE 102004015864B4
Authority
DE
Germany
Prior art keywords
sidewall spacers
forming
protective layer
layer
spacers according
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE102004015864A
Other languages
English (en)
Other versions
DE102004015864A1 (de
Inventor
Markus Lenski
Falk Graetsch
Carsten Reichel
Christoph Schwan
Helmut Bierstedt
Thorsten Kammler
Martin Mazur
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Priority to DE102004015864A priority Critical patent/DE102004015864B4/de
Priority to US11/039,084 priority patent/US20050233532A1/en
Priority to TW094108730A priority patent/TW200537643A/zh
Priority to KR1020067022899A priority patent/KR20060134190A/ko
Priority to CNA2005800176169A priority patent/CN1961408A/zh
Priority to PCT/US2005/010475 priority patent/WO2005098929A2/en
Priority to JP2007506459A priority patent/JP2007532001A/ja
Priority to GB0619080A priority patent/GB2427076A/en
Publication of DE102004015864A1 publication Critical patent/DE102004015864A1/de
Application granted granted Critical
Publication of DE102004015864B4 publication Critical patent/DE102004015864B4/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Verfahren zum Ausbilden von Seitenwandabstandhaltern mit:
Ausbilden eines Strukturelements über einem Substrat, wobei das Strukturelement eine Seitenfläche und eine Deckfläche hat und wobei die Deckfläche von einer ersten Schutzschicht und einer über der ersten Schutzschicht ausgebildeten antireflektierenden Beschichtung bedeckt ist;
Ausbilden einer zweiten Schutzschicht über der Seitenfläche und dem Substrat;
Ausführen eines schnellen Ausheizschrittes nach dem Bilden der zweiten Schutzschicht;
Entfernen der anti-reflektierenden Beschichtung;
konformem Abscheiden einer Schicht aus einem Abstandhaltermaterial über dem Substrat und der Seitenfläche und über der Deckfläche; und
anisotropem Ätzen der Schicht aus Abstandhaltermaterial, um die Seitenwandabstandshalter herzustellen.

Description

  • GEBIET DER VORLIEGENDEN ERFINDUNG
  • Die vorliegende Erfindung bezieht sich auf das Gebiet der Herstellung von Halbleitervorrichtungen, insbesondere auf das Ausbilden von Seitenwandabstandhaltern.
  • BESCHREIBUNG DES STANDS DER TECHNIK
  • Integrierte Schaltkreise enthalten eine große Anzahl einzelner Schaltkreiselemente, wie etwa Transistoren, Kondensatoren, Widerstände usw. Diese Elemente werden intern miteinander verbunden, um komplexe Schaltkreise, wie etwa Speichervorrichtungen, Logikbausteine und Mikroprozessoren auszubilden. Eine Verbesserung der Leistung integrierter Schaltkreise erfordert eine Verringerung der Strukturgrößen. Neben einer Erhöhung der Arbeitsgeschwindigkeit aufgrund verringerter Signalausbreitungszeiten ermöglichen verringerte Strukturgrößen eine Erhöhung der Anzahl funktionaler Elemente im Schaltkreis zur Erweiterung seines Funktionsumfangs.
  • 1c zeigt eine schematische Querschnittsansicht eines Feldeffekttransistors 100 nach dem Stand der Technik. Ein Substrat 101 umfasst ein aktives Gebiet 102. Flache Isoliergräben 103, 104 isolieren das aktive Gebiet 102 von benachbarten Schaltkreiselementen. Eine Gateelektrode 106 mit Seitenflächen 114, 115 und einer Deckfläche 116 ist über dem Substrat 101 ausgebildet und vom Substrat 101 durch eine Gateisolierschicht 105 isoliert. Über einer Oberfläche des Substrats 101 und den Seitenflächen 114, 115 der Gateelektrode 106 ist eine Schutzschicht 108 vorgesehen. Die Gateelektrode 106 wird von Seitenwandabstandhaltern 117, 118 flankiert.
  • Des Weiteren umfasst der Feldeffekttransistor 100 ein erweitertes Sourcegebiet 109, ein erweitertes Draingebiet 110, ein Sourcegebiet 112 und ein Draingebiet 113. Ein Teil des erweiterten Sourcegebiets 109, der als "Sourceerweiterung" bezeichnet wird, und ein Teil des erweiterten Draingebiets 110, der als "Drainerweiterung" bezeichnet wird, erstrecken sich unter die Seitenwandabstandhalter 117, 118 und sind der Gateelektrode 106 benachbart.
  • Ein Verfahren zum Ausbilden des Feldeffekttransistors 100 wird mit Bezug auf die 1a bis 1c beschrieben.
  • 1a zeigt eine schematische Querschnittsansicht des Feldeffekttransistors 100 in einem ersten Stadium des Herstellungsprozesses.
  • Zuerst werden die Isoliergräben 103, 104 und das aktive Gebiet 102 im Substrat 101 ausgebildet. Anschließend werden die Gateisolierschicht 105 und die Gateelektrode 106 über dem Substrat 102 ausgebildet. Die Deckfläche 116 der Gateelektrode 106 wird mit einer Beschichtung 107 bedeckt. Diese Strukturen können mit fortgeschrittenen Techniken der Ionenimplantation, Deposition, Oxidation und Fotolithografie ausgebildet werden.
  • Insbesondere wird die Gateelektrode 106 durch Bemustern einer Schicht aus einem Gateelektrodenmaterial, beispielsweise Polysilicium, über dem Substrat 101 und der Gateisolierschicht 105 mit bekannten fotolithografischen Techniken und Ätztechniken ausgebildet. Die den Fachleuten wohlbekannte Fotolithografie umfasst Abscheiden einer Fotoresistschicht (nicht gezeigt) über dem Substrat 101 und Belichten der Fotoresistschicht. Um nachteilige Effekte aufgrund einer Interferenz zwischen einfallendem Licht und von der Schicht aus Gateelektrodenmaterial reflektiertem Licht zu vermeiden, kann über der Schicht aus Gateelektrodenmaterial eine Antireflexions-Beschichtung 107 ausgebildet werden. Die Dicke der Beschichtung 107 kann so angepasst sein, dass Licht, das von der Oberfläche der Beschichtung 107 reflektiert wird, destruktiv mit Licht, das von einer Grenzfläche zwischen der Beschichtung 107 und der Oberfläche der Schicht aus Gateelektrodenmaterial reflektiert wird, interferiert. Dadurch wird die Reflexionsfähigkeit der Schicht aus Gateelektrodenmaterial und der Beschichtung 107 effektiv verringert. Nach dem Bemustern der Fotoresistschicht mit bekannten Techniken der Fotolithografie zum Definieren einer Maske werden auf den freiliegenden Teilen der Beschichtung 107 und der Schicht aus Gateelektrodenmaterial bekannte Ätzprozesse durchgeführt, um die Gateelektrode 106 zu definieren.
  • Nach dem Ausbilden der von der Beschichtung 107 bedeckten Gateelektrode 106 wird die Schutzschicht 108 über dem Substrat und den Seitenflächen 114, 115 der Gateelektrode 106 ausgebildet. Dies kann mit Hilfe thermischer Oxidation eines Teils der Gateelektrode und eines Teils des Substrats 101 geschehen. Da die Deckfläche 116 der Gateelektrode 106 während der thermischen Oxidation von der Beschichtung 107 bedeckt ist, erstreckt sich die Schutzschicht 108 nicht über die Deckfläche 116. Anschließend wird die Beschichtung 107 weggeätzt.
  • Ein späteres Stadium des Herstellungsprozesses ist in 1b gezeigt.
  • Das erweiterte Sourcegebiet 109 und das erweiterte Draingebiet 110 werden durch Implantieren von Ionen einer Dotiersubstanz in das Substrat 101 neben der Gateelektrode 106 ausgebildet. Teile des Substrats 101 außerhalb des Feldeffekttransistors 100, die nicht dotiert werden sollen, werden mit einer Fotoresistschicht (nicht gezeigt), die die Ionen abblockt und absorbiert, bedeckt.
  • Nach der Implantation werden die Seitenwandabstandhalter 117, 118 ausgebildet. Eine Schicht 111 eines Abstandhaltermaterials wird konform über dem Substrat 101 abgeschieden, beispielsweise mit Hilfe chemischer Dampfabscheidung (CVD). Bei der konformen Abscheidung ist eine lokale Dicke der abgeschiedenen Schicht im Wesentlichen unabhängig von einer lokalen Steigung der Oberfläche, auf der sie abgeschieden wird. Insbesondere hat die Schicht 111 auf horizontalen Oberflächen, wie etwa der Oberfläche des Substrats 101 und der Deckfläche 116 der Gateelektrode 106 und auf vertikalen Oberflächen, wie etwa den Seitenflächen 114, 115 der Gateelektrode 106 eine im Wesentlichen gleiche Dicke.
  • Die Schicht aus Abstandhaltermaterial 111 wird anisotrop geätzt. Beim anisotropen Ätzen ist eine Ätzrate in einer vertikalen Richtung größer als eine Ätzrate in einer horizontalen Richtung. Deshalb werden Teile der Schicht aus Abstandhaltermaterial 111, deren Oberfläche im Wesentlichen horizontal ist, wie etwa Teile der Schicht 111 auf der Deckfläche 116 der Gateelektrode 106 oder der Oberfläche des Substrats 111, schneller entfernt als geneigte Teile der Schicht 111. Insbesondere werden Teile der Schicht 111 mit im Wesentlichen horizontaler Oberfläche schneller als Teile der Schicht 111 mit im wesentlichen vertikaler Oberfläche, wie etwa Teile der Schicht 111 auf den Seitenflächen 114, 115 der Gateelektrode 106, entfernt.
  • Das Ätzen der Schicht 111 aus dem Abstandhaltermaterial wird nach dem Entfernen der Bereiche der Schicht 111 mit einer horizontalen Oberfläche beendet. Wegen des langsameren Entfernens von Teilen der Schicht 111 mit einer vertikalen Oberfläche bleiben Reste dieser Bereiche auf dem Substrat und bilden die Seitenwandabstandhalter 117, 118 neben der Gateelektrode 106.
  • Nach dem Ausbilden der Seitenwandabstandhalter 117, 118, werden das Sourcegebiet 112 und das Draingebiet 113 durch Implantieren von Ionen einer Dotiersubstanz ausgebildet. Eine schematische Querschnittsansicht des Feldeffekttransistors 100 nach dem Ausbilden des Sourcegebiets 112 und des Draingebiets 113 ist in 1c gezeigt.
  • Abschließend kann ein Annealing durchgeführt werden, um Dotiersubstanzen in dem aktiven Gebiet 102, dem erweiterten Sourcegebiet 109, dem erweiterten Draingebiet 110, dem Sourcegebiet 112 und dem Draingebiet 113 zu aktivieren.
  • Ein Nachteil des Verfahrens zum Ausbilden eines Feldeffekttransistors nach dem Stand der Technik ist, dass beim Ätzen der Schicht 111 aus dem Abstandhaltermaterial die Gateelektrode 106 dem Ätzmittel ausgesetzt ist, was zu einer Erosion der Gateelektrode 106 führt, so wie das in 1c schematisch durch die gezackte Darstellung der Deckfläche der Gateelektrode 106 angedeutet ist. Die Erosion der Gateelektrode 106 kann die Stabilität des Ausbildens des Feldeffekttransistors 100 nachteilig beeinflussen, da die Form der Gateelektrode 106 auf eine unkontrollierte Art und Weise verändert wird.
  • Die Patentschrift US 6 013 569 offenbart ein Verfahren zum Bilden eines selbstjustierten Silizidgebietes auf einer Polysiliziumleitung, wobei eine Opferschicht vor dem Bilden von Seitenwandabstandshaltern gebildet wird. Die Opferschicht kann auch die Funktion einer antireflektierenden Schicht übernehmen. Ein Prozess zur Herstellung einer antireflektierenden Schicht über einer Schutzschicht wird nicht offenbart.
  • Die Patentanmeldung US 2003/00170958 A1 beschreibt ein Verfahren zur Herstellung von Halbleiterelementen, wobei Ersatzseitenwände verwendet werden, um Source- und Draingebiete herzustellen, wobei nachfolgend die Ersatzseitenwände für nachfolgende Silizidierungsprozesse entfernt werden. Vor dem Entfernen der Ersatzseitenwände wird eine schützende Oxidschicht auf der Gateelektrode und auf den wesentlichen Oberflä chen der Source- und Draingebiete gebildet. Ein Prozess zur Herstellung einer antireflektierenden Schicht über einer Schutzschicht wird nicht offenbart.
  • Die Patentanmeldung US 2004/0043574 A1 beschreibt ein Verfahren zur Herstellung hervorstehender Abstandselemente für selbstjustierte Kontakte, wobei eine Opferschicht und eine antireflektierende Schicht auf einer Hartmaskenschicht gebildet wird. Nach dem Strukturieren dieses Schichtstapels und einer darunterliegenden Gateelektrodenschicht werden die Reste der antireflektierenden Schicht entfernt, wobei die Seitenwände der Gateelektrode ungeschützt sind.
  • Im Hinblick auf die zuvor beschriebenen Probleme besteht ein Bedarf nach Techniken, die die Herstellung eines Feldeffekttransistors ermöglichen und bei denen die Erosion der Gateelektrode während des Ausbildens der Seitenwandabstandhalter verringert ist.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Die Aufgabe der vorliegenden Erfindung wird durch Verfahren gemäß den Ansprüchen 1 und 18 gelöst.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Weitere Ausführungsformen der vorliegenden Erfindung sind in den beigefügten Patentansprüchen definiert und werden anhand der folgenden ausführlichen Beschreibung klarer, wenn diese mit Bezug auf die beigefügten Zeichnungen gelesen wird. Es zeigen:
  • 1a bis 1c schematische Querschnittsansichten eines Feldeffekttransistors in Stadien eines Herstellungsprozesses nach dem Stand der Technik;
  • 2a bis 2d schematische Querschnittsansichten eines Feldeffekttransistors in Stadien eines Herstellungsprozesses gemäß einer Ausführungsform der vorliegenden Erfindung; und
  • 3a bis 3c schematische Querschnittsansichten eines Feldeffekttransistors in Stadien eines Herstellungsprozesses gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
  • AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
  • Obwohl die vorliegende Erfindung mit Bezug auf die in der folgenden ausführlichen Beschreibung und in den Zeichnungen dargestellten Ausführungsformen beschrieben wird, sollte verstanden werden, dass die folgende ausführliche Beschreibung und die Zeichnungen nicht beabsichtigen, die vorliegende Erfindung auf die speziellen offenbarten Ausführungsformen zu beschränken, sondern dass vielmehr die beschriebenen Ausführungsformen lediglich Beispiele für die verschiedenen Aspekte der vorliegenden Erfindung geben, deren Umfang in den beigefügten Patentansprüchen definiert ist.
  • Die vorliegende Erfindung ermöglicht es, einen Feldeffekttransistor herzustellen, wobei im Wesentlichen keine Erosion der Gateelektrode stattfindet. Hierfür werden eine oder mehrere Schutzschichten sowohl über einer Seitenfläche als auch über einer Deckfläche eines Strukturelements auf einem Substrat, etwa einer Gateelektrode, ausgebildet. Eine Schicht aus einem Abstandhaltermaterial wird konform über der Seitenfläche, der Deckfläche und dem Substrat abgeschieden. Anschließend wird die Schicht aus Abstandhaltermaterial anisotrop geätzt, um neben dem Strukturelement Seitenwandabstandhalter auszubilden. Bei dem Ätzprozess kann die eine bzw. können die mehreren Schutzschichten die Erosion des Strukturelements verhindern oder verringern.
  • Weitere veranschaulichende Ausführungsformen der vorliegenden Erfindung werden mit Bezug auf die 2a bis 2d beschrieben.
  • 2a zeigt eine schematische Querschnittsansicht eines Feldeffekttransistors in einem ersten Stadium des Herstellungsprozesses. In einem Substrat 201 werden ein aktives Gebiet 202 und Isoliergräben 203, 204, ausgebildet. Anschließend wird eine Gateisolierschicht 205 über dem Substrat 201 ausgebildet. Daraufhin wird eine Schicht 219 aus einem Material über dem Substrat 201 und der Gateisolierschicht 205 abgeschieden.
  • Das Abscheiden der Schicht 219 aus dem Material kann mit Hilfe von Abscheidungstechniken wie etwa physikalischer Dampfabscheidung, chemischer Dampfabscheidung und/oder plasmaverstärkter chemischer Dampfabscheidung durchgeführt werden.
  • Bei der physikalischen Dampfabscheidung wird ein Material mit Hilfe physikalischer Prozesse, wie etwa Gasfluss und Diffusion von einer Quelle zu einer Abscheideoberfläche transportiert. Es findet im Wesentlichen keine chemische Veränderung des Materials statt. Die Abscheideoberfläche kann beispielsweise eine Oberfläche der Gateisolierschicht 205 oder eine Oberfläche der Schicht 219 sein. In der Quelle kann das Material thermisch verdampft werden, um einen Dampf des Materials zu erzeugen. Die Abscheideoberfläche wird dem Dampf ausgesetzt. Der Dampf kondensiert auf der Abscheideoberfläche, was zu einem Wachstum der Schicht 219 aus dem Material führt. Alternativ kann bei der physikalischen Dampfabscheidung Sputtering angewendet werden. Ein Target aus dem Material wird mit Ionen, die aus einem Plasma extrahiert werden, bombardiert. Dies führt zum Herausschleudern von Atomen aus dem Target, die anschließend auf der Abscheideoberfläche abgeschieden werden.
  • Bei der chemischen Dampfabscheidung wird das abgeschiedene Material als Produkt einer chemischen Reaktion zwischen gasförmigen Ausgangsstoffen, die auf oder in der Nähe der Abscheideoberfläche stattfindet, gebildet. Feste Produkte der Reaktion werden auf der Abscheideoberfläche abgeschieden.
  • Plasmaverstärkte chemische Dampfabscheidung ist eine Variante der chemischen Dampfabscheidung, in der die chemische Reaktion in einem Plasma, das beispielsweise mit Hilfe einer Glimmentladung erzeugt werden kann, stattfindet. Vorteilhafterweise ermöglicht die plasmaverstärkte chemische Dampfabscheidung Abscheiden des Materials bei einer niedrigeren Temperatur als die konventionelle chemische Dampfabscheidung.
  • In einer speziellen Ausführungsform der vorliegenden Erfindung umfasst ein Material des Substrats 201 kristallines Silicium, umfasst die Gateisolierschicht 205 Siliciumdioxid und umfasst das Material der Schicht 219 polykristallines Silicium. In dieser Ausführungsform kann das Abscheiden der Schicht 219 durch Durchführen einer chemischen Dampfabscheidung oder eines chemischen Dampfabscheidungsprozesses bei geringem Druck, wobei die gasförmigen Ausgangsstoffe Silan (SiH4) umfassen, geschehen.
  • Nach dem Abscheiden der Schicht 219 wird eine erste Schutzschicht 220 über der Schicht 219 ausgebildet.
  • In einer Ausführungsform kann das Ausbilden der ersten Schutzschicht 220 eine thermische Oxidation eines Teils der Schicht 219 umfassen. Bei der thermischen Oxidation wird die Schicht 219 einer oxidierenden Atmosphäre, wie etwa Sauerstoff oder Wasser bei erhöhter Temperatur, ausgesetzt. Dabei findet eine chemische Reaktion zwischen dem Material der Schicht 219 und der oxidierenden Atmosphäre statt, die zur Ausbildung eines Oxids des Materials führt. Eine Dicke der ersten Schutzschicht kann im Bereich von ungefähr 0,6 nm bis 5 nm liegen.
  • Die thermische Oxidation kann mit Hilfe schneller thermischer Oxidation durchgeführt werden. Bei der schnellen thermischen Oxidation wird der Feldeffekttransistor 200 kurzzeitig auf eine hohe Temperatur erhitzt, während er der oxidierenden Atmosphäre ausgesetzt ist. Dies kann beispielsweise durch Bestrahlen des Feldeffekttransistors 200 mit der Strahlung mehrerer Lampen geschehen.
  • Alternativ kann die thermische Oxidation durchgeführt werden, indem der Feldeffekttransistor 200 in einem Ofen erhitzt wird, während er der oxidierenden Atmosphäre ausgesetzt ist. Während der thermischen Oxidation in einem Ofen ist die Temperatur typischerweise niedriger als während der schnellen thermischen Oxidation. Eine Dauer der thermischen Oxidation in einem Ofen kann länger als eine Dauer der schnellen thermischen Oxidation sein.
  • Bei der thermischen Oxidation wird ein Teil der Schicht 219 nahe ihrer Oberfläche oxidiert. Dabei wird ein Oxid des Materials der Schicht 219 erzeugt, das die erste Schutzschicht 220 bildet. Somit wächst die erste Schutzschicht 220 auf Kosten der Schicht 219. Der Materialverlust in der Schicht 219 kann durch entsprechendes Anpassen einer Dicke der Schicht 219 berücksichtigt werden. Wenn bei dem thermischen Oxidationsprozess eine höhere Temperatur verwendet wird, geht die Oxidation schneller vonstatten. Demnach kann eine Dicke der ersten Schutzschicht 220 durch Steuern der Dauer der thermischen Oxidation und der verwendeten Temperatur gesteuert werden. Je länger die Dauer und je höher die verwendete Temperatur, desto dicker wird die erste Schutzschicht 220.
  • Auf die thermische Oxidation kann schnelles thermisches Annealing folgen. Beim schnellen thermischen Annealing wird der Feldeffekttransistor in Abwesenheit der oxi dierenden Atmosphäre auf hohe Temperatur erhitzt. Eine beim schnellen thermischen Annealing verwendete Temperatur kann höher als eine bei der thermischen Oxidation verwendete Temperatur sein. Beim Annealing kann eine thermisch aktivierte Umordnung von Atomen in der ersten Schutzschicht 220 stattfinden, wodurch die erste Schutzschicht 220 verdichtet wird. Vorteilhafterweise wird dadurch die Stabilität der ersten Schutzschicht bezüglich des Ätzens erhöht.
  • In anderen Ausführungsformen der vorliegenden Erfindung kann das Ausbilden der ersten Schutzschicht physikalische Dampfabscheidung, chemische Dampfabscheidung und/oder plasmaverstärkte chemische Dampfabscheidung umfassen. Auf diese Prozesse kann schnelles thermisches Annealing zum Verdichten der ersten Schutzschicht 220 folgen.
  • Die erste Schutzschicht 220 kann ein Oxid des Materials der Schicht 219 umfassen. In einer Ausführungsform der vorliegenden Erfindung, in der das Material der Schicht 219 polykristallines Silicium umfasst, kann das Material der Schicht 220 Siliciumdioxid (SiO2) umfassen.
  • Nach dem Ausbilden der ersten Schutzschicht 220 wird eine Beschichtung 207 über der ersten Schutzschicht abgeschieden, was beispielsweise mit Hilfe physikalischer Dampfabscheidung, chemischer Dampfabscheidung oder plasmaverstärkter chemischer Dampfabscheidung geschehen kann. Die Beschichtung 207 kann Siliciumnitrid oder Siliciumoxynitrid umfassen und eine Dicke von ungefähr 10 bis 60 nm haben. Anschließend werden die Gateisolierschicht 205, die Schicht 219, die erste Schutzschicht 220 und die Beschichtung 207 bemustert, was durch Durchführen bekannter Fotolithografieprozesse und Ätzprozesse geschehen kann.
  • Die Beschichtung 207 kann so ausgelegt sein, dass beim fotolithografischen Bemustern nachteilige Effekte aufgrund einer Interferenz zwischen einfallendem Licht und Licht, das von der Schicht 219 und der ersten Schutzschicht 220 reflektiert wird, im Wesentlichen vermieden werden. Hierfür kann eine Dicke der Beschichtung 207 so angepasst sein, dass Licht, das von der Oberfläche der Beschichtung reflektiert wird, destruktiv mit Licht, das von einer Grenzfläche zwischen der Beschichtung 207 und der ersten Schutzschicht 220 und/oder einer Grenzfläche zwischen der ersten Schutzschicht 220 und der Schicht 219 reflektiert wird, interferiert. Dadurch wird eine Reflektivität der Schicht 219 und der ersten Schutzschicht 220 effektiv verringert.
  • In anderen Ausführungsformen der vorliegenden Erfindung kann eine Interferenz zwischen einfallendem und reflektierenden Licht im Wesentlichen vermieden werden, indem die Beschichtung 207 aus einem Material gebildet wird, das einfallendes Licht, das den Fotoresist, der in der Fotolithografie verwendet wird, durchdringt, absorbiert. Dies hilft beim Vermeiden einer Reflexion von Licht an der Schicht 219 und der ersten Schutzschicht 220. Ausbilden der Beschichtung 207 aus einem Material, das das einfallende Licht absorbiert, und Anpassen der Dicke der Beschichtung 207, so dass eine destruktive Interferenz zwischen einfallendem und reflektierten Licht stattfindet, können auch miteinander kombiniert werden.
  • Eine schematische Querschnittsansicht des Feldeffekttransistors 200 in einem späteren Stadium des Herstellungsprozesses ist in 2b gezeigt.
  • Beim Bemustern der Gateisolierschicht 205, der Schicht 219, der ersten Schutzschicht 220 und der Beschichtung 207 wird eine Gateelektrode 206 über dem Substrat 201 und der Gateisolierschicht 205 ausgebildet. Die Gateelektrode 206 umfasst eine Deckfläche 216, die von der ersten Schutzschicht 220 und der Beschichtung 207 bedeckt ist. Außerdem umfasst die Gateelektrode 206 Seitenflächen 214, 215.
  • Nach dem Ausbilden der Gateelektrode 206 wird über dem Substrat 201 und den Seitenflächen 214, 215 der Gateelektrode 206 eine zweite Schutzschicht 208 ausgebildet.
  • Das Ausbilden der zweiten Schutzschicht 208 kann eine thermische Oxidation eines Teils der Gateelektrode 206 nahe den Seitenflächen 214, 215 und eines Teils des Substrats 201 nahe der Oberfläche des Substrats 201 umfassen. Ähnlich wie die beim Ausbilden einer Ausführungsform der ersten Schutzschicht 220 verwendete thermische Oxidation kann die beim Ausbilden der zweiten Schutzschicht 208 verwendete thermische Oxidation mit Hilfe schneller thermischer Oxidation oder mit Hilfe thermischer Oxidation in einem Ofen durchgeführt werden und es kann darauf ein schnelles thermisches Annealing folgen.
  • Bei der thermischen Oxidation wächst die zweite Schutzschicht 208 auf Kosten von Teilen der Gateelektrode 206 neben den Seitenflächen 214, 215 und eines Teils des Substrats 201 nahe der Oberfläche des Substrats 201. Der Materialverlust in diesen Bereichen kann im Voraus berücksichtigt werden, indem eine Länge der Gateelektrode 206 und eine Tiefe des aktiven Gebiets 202 entsprechend angepasst werden.
  • Die Schicht 208 kann ein Oxid des Materials der Schicht 219 und ein Oxid des Materials des Substrats 201 umfassen. In einer Ausführungsform der vorliegenden Erfindung, in der das Material des Substrats 201 kristallines Silicium umfasst und die Gateelektrode 206 polykristallines Silicium umfasst, umfasst die Schicht 208 Siliciumdioxid.
  • Nach dem Ausbilden der zweiten Schutzschicht 208 wird die Beschichtung 207 entfernt.
  • Das Entfernen der Beschichtung 207 kann Aussetzen der Beschichtung 207 an ein Ätzmittel, das dafür ausgelegt ist, selektiv das Material der Beschichtung 207 zu entfernen, während das Material der ersten Schutzschicht 220 und das Material der zweiten Schutzschicht 208 von dem Ätzmittel im Wesentlichen nicht beeinflusst werden, umfassen. Somit bleiben die erste und die zweite Schutzschicht beim Entfernen der Beschichtung 207 erhalten und schützen die Gateelektrode 206 und das Substrat 201 davor, von dem Ätzmittel angegriffen zu werden.
  • Das Aussetzen der Beschichtung 207 an das Ätzmittel kann nasschemisches Ätzen umfassen. Das nasschemische Ätzen kann Aussetzen der Beschichtung an heiße Phosphorsäure umfassen. Insbesondere kann Aussetzen der Beschichtung 207 an heiße Phosphorsäure in einer Ausführungsform der vorliegenden Erfindung, in der die Beschichtung 207 Siliciumnitrid umfasst, verwendet werden, um selektiv die Beschichtung 207 zu entfernen.
  • 2c zeigt den Feldeffekttransistor 200 in einem weiteren Stadium des Herstellungsprozesses.
  • Nach dem Entfernen der Beschichtung 207 werden in dem Substrat 201 neben der Gateelektrode 206 ein erweitertes Sourcegebiet 209 und ein erweitertes Draingebiet 210 ausgebildet. Dies kann durch Implantieren von Ionen einer Dotiersubstanz in das Substrat 201 geschehen. Teile des Substrats 201, die nicht dotiert werden sollen, können mit einer Schicht aus Fotoresist (nicht gezeigt), die Ionen absorbiert, bedeckt werden.
  • In anderen Ausführungsformen der vorliegenden Erfindung kann das Ausbilden des erweiterten Sourcegebiets 209 und des erweiterten Draingebiets 210 vor dem Entfernen der Beschichtung 207 durchgeführt werden. So absorbiert die Beschichtung 207 bei der Ionenimplantation Ionen, die auf den Feldeffekttransistor 220 gerichtet werden, so dass eine Bestrahlung der Gateelektrode 206 und der Gateisolierschicht 205 mit energiereichen Ionen vorteilhafterweise vermieden wird.
  • In weiteren Ausführungsformen der vorliegenden Erfindung kann das Ausbilden des erweiterten Sourcegebiets 209 und des erweiterten Draingebiets 210 vor dem Ausbilden der zweiten Schutzschicht 208 durchgeführt werden.
  • Eine Schicht aus einem Abstandhaltermaterial 211 wird konform über dem Substrat 201, der Deckfläche 216 und den Seitenflächen 214, 215 abgeschieden. Wegen der konformen Abscheidung ist eine Dicke von Teilen der Schicht 211 über der Deckfläche 216, über den Seitenflächen 214, 215 und über dem Substrat 201 im Wesentlichen gleich. Das konforme Abscheiden der Schicht aus Abstandhaltermaterial 211 kann mit Hilfe physikalischer Dampfabscheidung, chemischer Dampfabscheidung oder plasmaverstärkter chemischer Dampfabscheidung durchgeführt werden. In einer veranschaulichenden Ausführungsform kann das Abstandhaltermaterial Siliciumnitrid umfassen.
  • Eine schematische Querschnittsansicht des Feldeffekttransistors 200 nach dem Abschluss des Herstellungsprozesses ist in 2d gezeigt.
  • Nach dem Abscheiden der Schicht aus Abstandhaltermaterial 211 wird diese Schicht anisotrop geätzt. Ein beim anisotropen Ätzen verwendetes Ätzmittel ist so ausgelegt, dass selektiv das Abstandhaltermaterial entfernt wird, während die erste Schutzschicht 220 und die zweite Schutzschicht 208 vom Ätzmittel im Wesentlichen nicht angegriffen werden.
  • Das anisotrope Ätzen der Schicht aus Abstandhaltermaterial 211 kann Trockenätzen umfassen.
  • Wegen der Anisotropie des Ätzprozesses werden im Wesentlichen horizontale Bereiche der Schicht aus Abstandhaltermaterial 211, wie etwa der Bereich über der Deckfläche 216 und der Bereich über der Oberfläche des Substrats 201, schneller als im Wesentlichen vertikale Bereiche der Schicht aus Abstandhaltermaterial 211, wie etwa Bereiche über den Seitenflächen 214, 215, entfernt. Dadurch werden neben der Gateelektrode Seitenwandabstandhalter 217, 218 ähnlich den Seitenwandabstandhaltern 117, 118 im Feldeffekttransistor 100 nach dem Stand der Technik ausgebildet.
  • Da die erste Schutzschicht 220 und die zweite Schutzschicht 208 von dem Ätzmittel im Wesentlichen nicht angegriffen werden, schützen sie das Substrat 201 und die Gateelektrode 206 davor, dem Ätzmittel ausgesetzt zu werden. Dadurch wird eine Erosion der Gateelektrode 206 vorteilhafterweise vermieden oder verringert.
  • Nach dem Ausbilden der Seitenwandabstandhalter 217, 218 werden im Substrat 201 durch Implantieren von Ionen einer Dotiersubstanz ins Substrat 201 ein Sourcegebiet 212 und ein Draingebiet 213 ausgebildet. Bei der Ionenimplantation absorbiert der Seitenwandabstandhalter 217 Ionen, so dass das Sourcegebiet 212 von der Gateelektrode 206 beabstandet ist. Entsprechend ist das Draingebiet 213 von der Gateelektrode 206 beabstandet, da der Seitenwandabstandhalter 218 Ionen absorbiert.
  • Abschließend kann ein Annealing durchgeführt werden, um Dotiersubstanzen in dem aktiven Gebiet 202, dem Sourcegebiet 212, dem erweiterten Sourcegebiet 209, dem Draingebiet 213 und dem erweiterten Draingebiet 210 zu aktivieren.
  • Weitere Ausführungsformen der vorliegenden Erfindung werden mit Bezug auf die 3a bis 3c beschrieben.
  • 3a zeigt einen Feldeffekttransistor 300 in einem ersten Stadium eines Herstellungsprozesses nach einer Ausführungsform der vorliegenden Erfindung. In einem Substrat 301 werden ein aktives Gebiet 302 und Isoliergräben 303, 304 ausgebildet. Diese Struk turelemente können mit Hilfe fortgeschrittener Techniken der Ionenimplantation, Deposition, Oxidation und Fotolithografie ausgebildet werden.
  • Eine Gateelektrode 306 mit Seitenflächen 314, 315 und einer Deckfläche 316, wobei die Deckfläche von einer Beschichtung 307 bedeckt ist, wird über der Gateisolierschicht 305 und dem Substrat 301 ausgebildet. Dies kann folgendermaßen geschehen. Zuerst wird die Gateisolierschicht 305 über dem Substrat 301 abgeschieden. Anschließend wird eine Schicht aus dem Gateelektrodenmaterial ähnlich der in 2a gezeigten Schicht 219 über der Gateisolierschicht 305 und dem Substrat 301 abgeschieden. Die Beschichtung 307 wird über der Schicht aus dem Gateelektrodenmaterial abgeschieden. Anschließend werden zum Ausbilden der Gateelektrode 306 die Gateisolierschicht 305, die Schicht aus dem Gateelektrodenmaterial und die Beschichtung 307 bemustert. Dies kann durch Durchführen von Fotolithographie und Ätztechniken geschehen. Ähnlich wie die Beschichtung 207 in der mit Bezug auf die 2a bis 2d beschriebenen Ausführungsform der vorliegenden Erfindung kann die Beschichtung 307 so ausgelegt sein, dass bei der Fotolithografie nachteilige Effekte aufgrund einer Interferenz zwischen einfallendem Licht und reflektiertem Licht im Wesentlichen vermieden werden.
  • Ein Material des Substrats 301 kann Silicium umfassen. Die Gateisolierschicht 305 kann Siliciumdioxid umfassen. Die Schicht aus dem Material kann polykristallines Silicium umfassen und ein Material der Beschichtung 307 kann Siliciumnitrid umfassen.
  • Eine erste Schutzschicht 320 wird über den Seitenflächen 314, 315 der Gateelektrode 306 und über dem Substrat 301 ausgebildet. Ähnlich wie das Ausbilden der ersten Schutzschicht 220 und der zweiten Schutzschicht 208 in der mit Bezug auf die 2a bis 2d beschriebenen Ausführungsform der vorliegenden Erfindung kann das Ausbilden der ersten Schutzschicht 320 thermische Oxidation von Teilen der Gateelektrode 306 nahe den Seitenflächen 314, 315 und eines Teils des Substrats 301 nahe der Oberfläche des Substrats 301 umfassen. Die thermische Oxidation kann in einem Ofen oder mit Hilfe schneller thermischer Oxidation durchgeführt werden, und es kann sich ein schnelles thermisches Annealing anschließen.
  • In einer veranschaulichenden Ausführungsform kann ein Material der ersten Schutzschicht 320 ein Oxid eines Materials der Gateelektrode 306 und ein Oxid des Materials des Substrats 301 umfassen. In einer Ausführungsform der vorliegenden Erfindung, in der die Gateelektrode 306 polykristallines Silicium umfasst und das Material des Substrats 301 kristallines Silicium umfasst, kann die erste Schutzschicht 320 Siliciumdioxid umfassen.
  • Anschließend wird die Beschichtung 307 entfernt, was durch Aussetzen der Beschichtung 307 an ein Ätzmittel, das dafür ausgelegt ist, selektiv das Material der Beschichtung 307 zu entfernen, während ein Material der ersten Schutzschicht von dem Ätzmittel im Wesentlichen nicht angegriffen wird, durchgeführt werden kann.
  • Ähnlich wie das Entfernen der Beschichtung 207 in der mit Bezug auf die 2a bis 2d beschriebenen Ausführungsform der vorliegenden Erfindung kann das Entfernen der Beschichtung 307 nasschemisches Ätzen, das Aussetzen der Beschichtung 307 an Phosphorsäure umfassen kann, umfassen. Vorteilhafterweise kann nasschemisches Ätzen eine hohe Selektivität des Ätzens des Materials der Beschichtung 307 aufweisen, so dass die Gateelektrode 306 von dem Ätzprozess im Wesentlichen nicht beschädigt wird oder höchstens geringfügige Schäden an der Gateelektrode entstehen.
  • Nach dem Entfernen der Beschichtung 307 kann die erste Schutzschicht 320 entfernt werden. Dies kann durch Aussetzen der ersten Schutzschicht 320 an ein Ätzmittel, das dafür ausgelegt ist, selektiv das Material der ersten Schutzschicht 320 zu entfernen, während das Material der Gateelektrode 306 und das Material des Substrats 301 von dem Ätzmittel im Wesentlichen nicht angegriffen werden, durchgeführt werden.
  • Das Entfernen der ersten Schutzschicht 320 kann mit Hilfe nasschemischen Ätzens durchgeführt werden. In einer Ausführungsform der vorliegenden Erfindung, in der die erste Schutzschicht 320 Siliciumdioxid umfasst, kann dies durch Eintauchen des Feldeffekttransistors 300 in eine wässrige Lösung von Flusssäure (HF) geschehen. Vorteilhafterweise ermöglicht nasschemisches Ätzen eine besonders hohe Selektivität des Ätzprozesses, so dass im Wesentlichen keine Beschädigung der Gateelektrode auftritt oder höchstens geringe Schäden an der Gateelektrode auftreten.
  • 3b zeigt den Feldeffekttransistor 300 in einem späteren Stadium des Herstellungsprozesses.
  • Eine zweite Schutzschicht 308 wird über den Seitenflächen 314, 315 der Gateelektrode 306, der Deckfläche 316 der Gateelektrode 306 und der Oberfläche des Substrats 301 ausgebildet. Dies kann mit Hilfe thermischer Oxidation oder mit Hilfe von physikalischer Dampfabscheidung, chemischer Dampfabscheidung und/oder plasmaverstärkter chemischer Dampfabscheidung, durchgeführt werden. Auf das Ausbilden der zweiten Schutzschicht kann schnelles thermisches Annealing zum Verdichten der zweiten Schutzschicht 308 folgen. Ein Material der zweiten Schutzschicht kann Siliciumdioxid umfassen.
  • In anderen Ausführungsformen der vorliegenden Erfindung wird die erste Schutzschicht 320 nicht vor dem Ausbilden der zweiten Schutzschicht 308 entfernt. Stattdessen bleibt die erste Schutzschicht 320 auf den Seitenflächen der Gateelektrode 306 und der Oberfläche des Substrats 301 und wird von der zweiten Schutzschicht 308 bedeckt und/oder in die zweite Schutzschicht 308 eingebaut. Vorteilhafterweise ermöglicht dies eine Verringerung der Herstellungskosten des Feldeffekttransistors 300, da das Aussetzen der ersten Schutzschicht 320 an das Ätzmittel weggelassen werden kann.
  • Ein erweitertes Sourcegebiet 309 und ein erweitertes Draingebiet 310 werden im Substrat 301 neben der Gateelektrode 306 ausgebildet. Dies kann durch Implantieren von Ionen einer Dotiersubstanz in das Substrat 301 geschehen. Teile des Substrats 301 außerhalb des Feldeffekttransistors 300, die nicht dotiert werden sollen, können mit einer Schicht aus Fotoresist (nicht gezeigt), die Ionen absorbiert, abgedeckt werden.
  • In anderen Ausführungsformen der vorliegenden Erfindung kann das Ausbilden des erweiterten Sourcegebiets 309 und des erweiterten Draingebiets 310 vor dem Ausbilden der ersten Schutzschicht 320, vor dem Entfernen der ersten Schutzschicht 320 oder vor dem Ausbilden der zweiten Schutzschicht 308 durchgeführt werden.
  • Ähnlich wie in der mit Bezug auf die 2a bis 2c beschriebenen Ausführungsform der vorliegenden Erfindung wird eine Schicht aus Abstandhaltermaterial 311 konform über den Seitenflächen 314, 315 der Gateelektrode 306, der Deckfläche 316 der Gateelektrode 306 und dem Substrat 301 abgeschieden. Die Schicht aus Abstandhalterma terial 311 wird anisotrop geätzt, um Seitenwandabstandhalter 317, 318, wie in 3c gezeigt, auszubilden.
  • Das anisotrope Ätzen der Schicht aus Abstandhaltermaterial 311 kann Aussetzen der Schicht aus Abstandhaltermaterial 311 an ein Ätzmittel, das dafür ausgelegt ist, selektiv das Abstandhaltermaterial zu entfernen, während das Material der zweiten Schutzschicht 308 von dem Ätzmittel im Wesentlichen nicht angegriffen wird, umfassen. Dabei schützt die zweite Schutzschicht 308 die Gateelektrode 306 und das Substrat 301 davor, dem Ätzmittel ausgesetzt zu werden, so dass eine unerwünschte Erosion der Gateelektrode 306 und des Substrats 301 vorteilhafterweise vermieden oder verringert wird.
  • Nach dem Ausbilden der Seitenwandabstandhalter 317, 318 werden im Substrat 301 ein Sourcegebiet 312 und ein Draingebiet 313 ausgebildet. Dies kann durch Implantieren von Ionen einer Dotiersubstanz in das Substrat geschehen. Da die Seitenwandabstandhalter 317, 318 Ionen absorbieren, sind das Sourcegebiet 312 und das Draingebiet 313 von der Gateelektrode 306 beabstandet.
  • Abschließend kann der Feldeffekttransistor 300 durch Durchführen eines Annealings zum Aktivieren von Dotiersubstanzen in dem aktiven Gebiet 302, dem Sourcegebiet 312, dem Draingebiet 313, dem erweiterten Sourcegebiet 309 und dem erweiterten Draingebiet 310 fertiggestellt werden.
  • Die vorliegende Erfindung ist nicht auf das Ausbilden von Feldeffekttransistoren beschränkt. Stattdessen kann die vorliegende Erfindung ganz allgemein beim Ausbilden von Seitenwandabstandhaltern neben einem Strukturelement auf einem Substrat angewendet werden. Beispielsweise kann die vorliegende Erfindung beim Ausbilden elektrisch leitfähiger Leitungen angewendet werden.
  • Weitere Modifikationen und Varianten der vorliegenden Erfindung werden den Fachleuten durch diese Beschreibung offensichtlich. Dementsprechend soll diese Beschreibung als lediglich illustrativ ausgelegt werden und dient dem Zweck, den Fachleuten die allgemeine Art des Ausführens der vorliegenden Erfindung zu lehren. Es muss verstanden werden, dass die hier gezeigten und beschriebenen Formen der Erfindung als die gegenwärtig bevorzugten Ausführungsformen angesehen werden sollen.

Claims (34)

  1. Verfahren zum Ausbilden von Seitenwandabstandhaltern mit: Ausbilden eines Strukturelements über einem Substrat, wobei das Strukturelement eine Seitenfläche und eine Deckfläche hat und wobei die Deckfläche von einer ersten Schutzschicht und einer über der ersten Schutzschicht ausgebildeten antireflektierenden Beschichtung bedeckt ist; Ausbilden einer zweiten Schutzschicht über der Seitenfläche und dem Substrat; Ausführen eines schnellen Ausheizschrittes nach dem Bilden der zweiten Schutzschicht; Entfernen der anti-reflektierenden Beschichtung; konformem Abscheiden einer Schicht aus einem Abstandhaltermaterial über dem Substrat und der Seitenfläche und über der Deckfläche; und anisotropem Ätzen der Schicht aus Abstandhaltermaterial, um die Seitenwandabstandshalter herzustellen.
  2. Verfahren zum Ausbilden von Seitenwandabstandhaltern nach Anspruch 1, wobei das Ausbilden des Strukturelements umfasst: Abscheiden einer Schicht aus einem Material über dem Substrat; Ausbilden der ersten Schutzschicht über der Schicht aus dem Material; Abscheiden der Beschichtung über der ersten Schutzschicht; und Bemustern der Schicht aus dem Material, der ersten Schutzschicht und der Beschichtung.
  3. Verfahren zum Ausbilden von Seitenwandabstandhaltern nach Anspruch 2, wobei das Material polykristallines Silicium umfasst.
  4. Verfahren zum Ausbilden von Seitenwandabstandhaltern nach Anspruch 2, wobei das Ausbilden der ersten Schutzschicht Durchführen eines thermischen Oxidationsprozesses eines Teils der Schicht aus dem Material umfasst.
  5. Verfahren zum Ausbilden von Seitenwandabstandhaltern nach Anspruch 4, wobei das Ausbilden der ersten Schutzschicht zusätzlich Durchführen eines schnellen thermischen Annealingprozesses umfasst.
  6. Verfahren zum Ausbilden von Seitenwandabstandhaltern nach Anspruch 2, wobei das Ausbilden der ersten Schutzschicht Durchführen mindestens eines einer physikalischen Dampfabscheidung, einer chemischen Dampfabscheidung und eines plasmaverstärkten chemischen Dampfabscheidungsprozesses umfasst.
  7. Verfahren zum Ausbilden von Seitenwandabstandhaltern nach Anspruch 1, wobei das Strukturelement eine Gateelektrode umfasst.
  8. Verfahren zum Ausbilden von Seitenwandabstandhaltern nach Anspruch 1, wobei mindestens eine der ersten Schutzschicht und der zweiten Schutzschicht Siliciumdioxid umfasst.
  9. Verfahren zum Ausbilden von Seitenwandabstandhaltern nach Anspruch 1, wobei die Beschichtung Siliciumnitrid umfasst.
  10. Verfahren zum Ausbilden von Seitenwandabstandhaltern nach Anspruch 1, wobei das Abstandhaltermaterial Siliciumnitrid umfasst.
  11. Verfahren zum Ausbilden von Seitenwandabstandhaltern nach Anspruch 1, wobei das Ausbilden der zweiten Schutzschicht Durchführen eines thermischen Oxidationsprozesses eines Teils des Strukturelements und eines Teils des Substrats umfasst.
  12. Verfahren zum Ausbilden von Seitenwandabstandhaltern nach Anspruch 11, wobei das Ausbilden der zweiten Schutzschicht zusätzlich Durchführen eines schnellen thermischen Annealingprozesses umfasst.
  13. Verfahren zum Ausbilden von Seitenwandabstandhaltern nach Anspruch 1, wobei das Entfernen der Beschichtung Durchführen eines nasschemischen Ätzprozesses umfasst.
  14. Verfahren zum Ausbilden von Seitenwandabstandhaltern nach Anspruch 13, wobei das Durchführen des nasschemischen Ätzprozesses Aussetzen der Beschichtung an Phosphorsäure umfasst.
  15. Verfahren zum Ausbilden von Seitenwandabstandhaltern nach Anspruch 1, wobei das Entfernen der Beschichtung Durchführen eines Trockenätzprozesses umfasst.
  16. Verfahren zum Ausbilden von Seitenwandabstandhaltern nach Anspruch 1, wobei das konforme Abscheiden der Schicht aus Abstandhaltermaterial Durchführen mindestens eines einer physikalischen Dampfabscheidung, einer chemischen Dampfabscheidung und eines plasmaverstärkten chemischen Dampfabscheidungsprozesses umfasst.
  17. Verfahren zum Ausbilden von Seitenwandabstandhaltern nach Anspruch 1, wobei das anisotrope Ätzen der Schicht aus Abstandhaltermaterial Durchführen eines Trockenätzprozesses umfasst.
  18. Verfahren zum Ausbilden von Seitenwandabstandhaltern mit: Ausbilden eines Strukturelements über einem Substrat, wobei das Strukturelement eine Seitenfläche und eine Deckfläche hat und wobei die Deckfläche von einer Beschichtung bedeckt ist; Ausbilden einer ersten Schutzschicht über der Seitenfläche und dem Substrat; Entfernen der Beschichtung; Ausbilden einer zweiten Schutzschicht über der Seitenfläche, der Deckfläche und dem Substrat; konformem Abscheiden einer Schicht aus einem Abstandhaltermaterial über der Seitenfläche, der Deckfläche und dem Substrat; und anisotropem Ätzen der Schicht aus dem Abstandhaltermaterial.
  19. Verfahren zum Ausbilden von Seitenwandabstandhaltern nach Anspruch 18, wobei das Ausbilden des Strukturelements umfasst: Abscheiden einer Schicht aus einem Material über dem Substrat; Abscheiden der Beschichtung über der Schicht aus dem Material; und Bemustern der Schicht aus dem Material und der Beschichtung.
  20. Verfahren zum Ausbilden von Seitenwandabstandhaltern nach Anspruch 19, wobei das Material polykristallines Silicium umfasst.
  21. Verfahren zum Ausbilden von Seitenwandabstandhaltern nach Anspruch 18, zusätzlich mit Entfernen der ersten Schutzschicht, wobei das Entfernen der ersten Schutzschicht nach dem Entfernen der Beschichtung durchgeführt wird.
  22. Verfahren zum Ausbilden von Seitenwandabstandhaltern nach Anspruch 18, wobei das Strukturelement eine Gateelektrode umfasst.
  23. Verfahren zum Ausbilden von Seitenwandabstandhaltern nach Anspruch 18, wobei mindestens eine der ersten Schutzschicht und der zweiten Schutzschicht Siliciumdioxid umfasst.
  24. Verfahren zum Ausbilden von Seitenwandabstandhaltern nach Anspruch 18, wobei die Beschichtung Siliciumnitrid umfasst.
  25. Verfahren zum Ausbilden von Seitenwandabstandhaltern nach Anspruch 18, wobei das Abstandhaltermaterial Siliciumnitrid umfasst.
  26. Verfahren zum Ausbilden von Seitenwandabstandhaltern nach Anspruch 18, wobei das Ausbilden der ersten Schutzschicht Durchführen eines thermischen Oxidationsprozesses eines Teils des Strukturelements und eines Teils des Substrats umfasst.
  27. Verfahren zum Ausbilden von Seitenwandabstandhaltern nach Anspruch 26, wobei das Ausbilden der ersten Schutzschicht zusätzlich Durchführen eines schnellen thermischen Annealingprozesses umfasst.
  28. Verfahren zum Ausbilden von Seitenwandabstandhaltern nach Anspruch 18, wobei das Ausbilden der zweiten Schutzschicht Durchführen eines thermischen Oxidationsprozesses eines Teils des Strukturelements und eines Teils des Substrats umfasst.
  29. Verfahren zum Ausbilden von Seitenwandabstandhaltern nach Anspruch 28, wobei das Ausbilden der zweiten Schutzschicht zusätzlich Durchführen eines schnellen thermischen Annealingprozesses umfasst.
  30. Verfahren zum Ausbilden von Seitenwandabstandhaltern nach Anspruch 18, wobei das Ausbilden der zweiten Schutzschicht Durchführen eines chemischen Dampfabscheidungsprozesses umfasst.
  31. Verfahren zum Ausbilden von Seitenwandabstandhaltern nach Anspruch 18, wobei das Entfernen der Beschichtung Durchführen eines nasschemischen Ätzprozesses umfasst.
  32. Verfahren zum Ausbilden von Seitenwandabstandhaltern nach Anspruch 31, wobei das nasschemische Ätzen Aussetzen der Beschichtung an Phosphorsäure umfasst.
  33. Verfahren zum Ausbilden von Seitenwandabstandhaltern nach Anspruch 18, wobei das konforme Abscheiden der Schicht aus dem Abstandhaltermaterial Durchführen mindestens eines einer physikalischen Dampfabscheidung, einer chemischen Dampfabscheidung und eines plasmaverstärkten chemischen Dampfabscheidungsprozesses umfasst.
  34. Verfahren zum Ausbilden von Seitenwandabstandhaltern nach Anspruch 18, wobei das anisotrope Ätzen der Schicht aus dem Abstandhaltermaterial Durchführen eines Trockenätzprozesses umfasst.
DE102004015864A 2004-03-31 2004-03-31 Verfahren zum Ausbilden von Seitenwandabstandhaltern Expired - Lifetime DE102004015864B4 (de)

Priority Applications (8)

Application Number Priority Date Filing Date Title
DE102004015864A DE102004015864B4 (de) 2004-03-31 2004-03-31 Verfahren zum Ausbilden von Seitenwandabstandhaltern
US11/039,084 US20050233532A1 (en) 2004-03-31 2005-01-19 Method of forming sidewall spacers
TW094108730A TW200537643A (en) 2004-03-31 2005-03-22 Method of forming sidewall spacers
CNA2005800176169A CN1961408A (zh) 2004-03-31 2005-03-29 形成侧壁间隔物的方法
KR1020067022899A KR20060134190A (ko) 2004-03-31 2005-03-29 측벽 스페이서 제조 방법
PCT/US2005/010475 WO2005098929A2 (en) 2004-03-31 2005-03-29 Method of forming sidewall spacers
JP2007506459A JP2007532001A (ja) 2004-03-31 2005-03-29 サイドウォールスペーサの形成方法
GB0619080A GB2427076A (en) 2004-03-31 2005-03-29 Method of forming sidewall spacers

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102004015864A DE102004015864B4 (de) 2004-03-31 2004-03-31 Verfahren zum Ausbilden von Seitenwandabstandhaltern

Publications (2)

Publication Number Publication Date
DE102004015864A1 DE102004015864A1 (de) 2005-10-20
DE102004015864B4 true DE102004015864B4 (de) 2007-10-31

Family

ID=35456071

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102004015864A Expired - Lifetime DE102004015864B4 (de) 2004-03-31 2004-03-31 Verfahren zum Ausbilden von Seitenwandabstandhaltern

Country Status (4)

Country Link
US (1) US20050233532A1 (de)
CN (1) CN1961408A (de)
DE (1) DE102004015864B4 (de)
TW (1) TW200537643A (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9281200B2 (en) 2010-12-21 2016-03-08 Globalfoundries Inc. Enhanced patterning uniformity of gate electrodes of a semiconductor device by late gate doping

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7311820B1 (en) * 2004-07-30 2007-12-25 Anderson C Arthur Swimming pool recirculating water distribution header
KR100843055B1 (ko) * 2006-08-17 2008-07-01 주식회사 하이닉스반도체 플래쉬 메모리 소자 및 그의 제조방법
US7642147B1 (en) 2008-10-01 2010-01-05 International Business Machines Corporation Methods for removing sidewall spacers
TWI515936B (zh) * 2011-12-15 2016-01-01 友達光電股份有限公司 發光裝置及其製作方法
CN102637604B (zh) * 2012-04-25 2017-08-08 上海华虹宏力半导体制造有限公司 侧墙、形成侧墙、半导体器件的方法
CN104103645B (zh) * 2014-06-16 2017-03-29 京东方科技集团股份有限公司 一种基板及其制作方法、显示装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6013569A (en) * 1997-07-07 2000-01-11 United Microelectronics Corp. One step salicide process without bridging
US20030170958A1 (en) * 2002-03-05 2003-09-11 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing semiconductor device
US20040043574A1 (en) * 2002-09-03 2004-03-04 Steiner Kurt George Protruding spacers for self-aligned contacts

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6049114A (en) * 1998-07-20 2000-04-11 Motorola, Inc. Semiconductor device having a metal containing layer overlying a gate dielectric
US6376868B1 (en) * 1999-06-15 2002-04-23 Micron Technology, Inc. Multi-layered gate for a CMOS imager
US6063704A (en) * 1999-08-02 2000-05-16 National Semiconductor Corporation Process for incorporating silicon oxynitride DARC layer into formation of silicide polysilicon contact
US6355546B1 (en) * 1999-08-11 2002-03-12 Advanced Micro Devices, Inc. Thermally grown protective oxide buffer layer for ARC removal
US6200886B1 (en) * 1999-10-28 2001-03-13 United Silicon Incorporated Fabricating process for polysilicon gate
US6534388B1 (en) * 2000-09-27 2003-03-18 Chartered Semiconductor Manufacturing Ltd. Method to reduce variation in LDD series resistance
US6518136B2 (en) * 2000-12-14 2003-02-11 International Business Machines Corporation Sacrificial polysilicon sidewall process and rapid thermal spike annealing for advance CMOS fabrication
US6465853B1 (en) * 2001-05-08 2002-10-15 Motorola, Inc. Method for making semiconductor device
US6777299B1 (en) * 2003-07-07 2004-08-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method for removal of a spacer
DE10339989B4 (de) * 2003-08-29 2008-04-17 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines konformen Abstandselements benachbart zu einer Gateelektrodenstruktur
US7148143B2 (en) * 2004-03-24 2006-12-12 Texas Instruments Incorporated Semiconductor device having a fully silicided gate electrode and method of manufacture therefor

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6013569A (en) * 1997-07-07 2000-01-11 United Microelectronics Corp. One step salicide process without bridging
US20030170958A1 (en) * 2002-03-05 2003-09-11 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing semiconductor device
US20040043574A1 (en) * 2002-09-03 2004-03-04 Steiner Kurt George Protruding spacers for self-aligned contacts

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9281200B2 (en) 2010-12-21 2016-03-08 Globalfoundries Inc. Enhanced patterning uniformity of gate electrodes of a semiconductor device by late gate doping
DE102010063778B4 (de) * 2010-12-21 2018-05-09 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zur Herstellung einer Gateelektrodenstruktur mit erhöhter Strukturierungsgleichmäßigkeit

Also Published As

Publication number Publication date
CN1961408A (zh) 2007-05-09
TW200537643A (en) 2005-11-16
DE102004015864A1 (de) 2005-10-20
US20050233532A1 (en) 2005-10-20

Similar Documents

Publication Publication Date Title
DE3628488C2 (de) Verfahren zur Herstellung von Isolationsstrukturen in MOS-Bauelementen
EP0645808B1 (de) Verfahren zur Herstellung eines Isolationsgrabens in einem SOI-Substrat
DE10339989B4 (de) Verfahren zur Herstellung eines konformen Abstandselements benachbart zu einer Gateelektrodenstruktur
DE10335101B4 (de) Verfahren zur Herstellung einer Polysiliziumleitung mit einem Metallsilizidgebiet, das eine Linienbreitenreduzierung ermöglicht
DE10045019A1 (de) Halbleitergerät mit bestimmtem gewünschtem Gateprofil und Verfahren zu seiner Herstellung
DE10355575B4 (de) Verfahren zur Herstellung von Seitenwandabstandselementen für ein Schaltungselement durch Erhöhen einer Ätzselektivität
DE10234392B4 (de) Halbleiterbauelement mit Gate-Elektrodenstruktur und Herstellungsverfahren hierfür
DE102017118345B4 (de) Kontaktöffnungen und verfahren zu deren herstellung
DE102019114240A1 (de) Durch schmelzglühen erzeugte source- und drain-bereiche
DE102018122648A1 (de) Speichervorrichtungen und Verfahren zum Herstellen derselben
DE10335100A1 (de) Technik zur Herstellung verkürzter Seitenabstandselemente für eine Polysiliziumleitung
DE102010064288A1 (de) Halbleiterbauelement mit Kontaktelementen mit silizidierten Seitenwandgebieten
DE102020119320A1 (de) Halbleitervorrichtung und verfahren
DE112007002739B4 (de) Verfahren zur Herstellung eines Halbleiterbauelements mit Isolationsgraben und Kontaktgraben
DE10002121B4 (de) Herstellung einer Halbleitervorrichtung mit flachen Sperrschichten
DE19615692C2 (de) Halbleitervorrichtung und Herstellungsverfahren einer Halbleitereinrichtung
DE102004015864B4 (de) Verfahren zum Ausbilden von Seitenwandabstandhaltern
DE10345374B4 (de) Halbleiterbauteil mit einem Nickel/Kobaltsilizidgebiet, das in einem Siliziumgebiet gebildet ist und Verfahren zu seiner Herstellung
DE102005022574A1 (de) Halbleiterspeicherbauelement mit Isolationsgrabenstruktur und zugehöriges Herstellungsverfahren
DE10250902B4 (de) Verfahren zur Entfernung von Strukturelementen unter Verwendung eines verbesserten Abtragungsprozess bei der Herstellung eines Halbleiterbauteils
DE102005014749B4 (de) Verfahren zur Herstellung eines Transistors mit einem erhöhten Drain- und Sourcegebiet mittels einer Drei-Schicht-Hartmaske für die Gatestrukturierung
DE19731857C2 (de) Verfahren zur Dotierung eines Polysiliciumbereiches mit Phosphor
DE10250899B4 (de) Verfahren zum Entfernen von Seitenwandabstandselementen eines Halbleiterelements unter Anwendung eines verbesserten Ätzprozesses
DE10348007A1 (de) Verfahren zum Strukturieren und Feldeffekttransistoren
DE10208751B4 (de) Ein Verfahren zur Herstellung eines Halbleiterelements mit vergrößerten Metallsilizidbereichen

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
R071 Expiry of right