TW200537643A - Method of forming sidewall spacers - Google Patents

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TW200537643A
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protective layer
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coating
substrate
Prior art date
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TW094108730A
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Markus Lenski
Falk Graetsch
Carsten Reichel
Christoph Schwan
Helmut Bierstedt
Thorsten Kammler
Martin Mazur
Original Assignee
Advanced Micro Devices Inc
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Description

200537643 九、發明說明: 【發明所屬之技術領域】 尤係有關側壁 本發明係有關半導體裝置製造之領域 間隔物之形成。 【先前技術】 積體電路包含諸如電晶體、電容器、電阻器等大量的 個別,路元件。這些元件經内部連接而形成諸如記憶:裝 置、邈輯裝置、及微處理器等的複雜電路。積體電路性能 的改良係需要特徵尺寸(feature size,電路結構之尺寸大小 的縮減。除了因較短的信號傳播時間而使作業速度增加之’ 外,減小的特徵尺寸也可使電路中之功能元件的數目增 加,以便延伸其功能。 曰 弟1 c圖示出根據現階段最向技術的場效電晶體(1 〇〇) 之橫斷面示意圖。基材(1〇1)係包含主動區 regi〇n)(102)。淺溝槽隔離層(1〇3)、(104)將主動區(102)與 擊4近的電路元件隔離。在基材(1Q1)之上形成閘電極(106), 該閘電極(106)具有側表面(114)、(115)及上表面(116),且 係藉由閘極絕緣層(105)將閘電極(1〇6)與基材(1〇1)隔離。 在基材(101)的表面之上以及閘電極(106)的侧表面(114)、 (Π5)之上設有保護層(1〇8)。側壁間隔物(side wall spacer)(117)、(118)係位於閘電極(1〇6)的兩側。 此外’ %效電晶體(100)係包含延伸源極區(1 09)、延伸 汲極區(110)、源極區(112)、以及汲極區(113)。稱為“源極 延伸”的延伸源極區(1 〇9)之一部分以及稱為“汲極延伸,,的 5 92790 200537643 〈伸;及極區(11 0)之—部分係延伸到側壁間隔物⑴7)、⑴8) 之下,且與閘電極(1 06)鄰接。 、,在蒼照第“至ic圖說明形成場效電晶體(100)的方 法第1 a圖不出場效電晶體(i 〇〇)在製程的第一階段中之 橫斷面示意圖。 首先在基材(1〇1)中形成溝槽隔離層(丨03)、(104)及 主動區(102)。然後,在主動區(1()2)之上形成閘極絕緣層 (105)及閘電極(106)。塗層(1〇7)係覆蓋於閘電極。岣的上 表面(116)。可使用離子植入、沈積、氧化、及微影的先進 技術來形成這些結構。 尤其係使用習知的微影及蝕刻技術在基材(ι〇ι)及閘 極絕緣層(105)之上的閘電極材料(例如多晶石夕)層中產生圖 樣’而形成閘電極⑽)。熟習此項技術者f知的微影技術 包含:在基材(101)之上沈積光阻層(圖中未示出);以及使 該光阻層曝光。為了避免因入射光與自該閘電極材料層反 射的光之間的干涉而引發的不利效應,可在該問電極二料 層之上形成抗反射塗層(107)。可調整塗層〇〇7)的厚度,以 使自塗層(107)表面反射的光破壞性地干涉自塗層與 該閘電極材料層的表面間之界面反射的光。因此\有效地 減少了該材料層及塗層(107)的反射率(reflectivity)。在使 用習知的微影技術於該光阻層中產生圖樣以界定遮罩之 後,即對塗層(107)及該閘電極材料層的露出部分執行習知 的蝕刻製程,以便界定閘電極(1〇6)。 、 在形成了以塗層(107)覆蓋的閘電極(1〇6)之後,則在芦 92790 6 200537643 材以及閘電極(106)的側表面(1丨4)、(1丨5)之上形成保護層 (108)。可利用對該閘電極的一部分及基材(101)的一部分之 ·-熱氧化完成上述的步驟。因為在該熱氧化期間,閘電極(106) 的上表面(116)被塗層(1〇7)覆蓋,所以保護層(108)並未延 伸到上表面(Π 6)之上。然後,姓刻掉塗層(1 〇7)。 第lb圖中示出該製程的後續階段。將摻雜劑材料的離 子植入基材(1〇1)中與閘電極(1〇6)鄰接處,而形成延伸源極 區(109)及延伸汲極區(11〇)。在場效電晶體(1〇〇)之外不 經摻雜的基材(101)部分係以用來阻擋並吸收離子的光阻 層(圖中未示出)所覆蓋。 在離子植入之後,形成側壁間隔物〇17)、(118)。利用 諸如化學汽相沈積(Chemical Vap〇r Dep〇siU〇n ;簡稱cvd) 在基材(101)之上以保形方式沈積間隔物材料層在保 形沈積中,該沈積層的局部厚度與其於上所沈積的表面之 局部斜率(local slope)大致無關。尤其,該層(111)在諸如基 #材(1〇1)的表面及閘電極(106)的上表面(116)等的水平表面 上以及在諸如閘電極⑽)的側表面(114)、⑴5)等的垂直 表面上具有大致相等的厚度。 以非等向性(aniSOtropicalIy)之方式蝕刻間隔物材料層 (111)。在非等向性姓刻中,垂直方向的姓刻速率係小於水 平方向的钱刻速率。因此,間隔物材料層⑴1}中其表面大 致為水平的各部分(例如,在開電極(106)的上表面⑴◦上 的層(111)部分、或基材(101)的表面上的部分)被去除的速 率係快於層(111)的各傾斜部分。尤其是層⑴”中其表面大 92790 7 200537643 致為水平的各部分被去除的速率係快於層(1丨丨)中其表面 大致為垂直的各部分(例如,層(π 1)在閘電極(丨06)的側表 面(Π4)、(115)上的部分)。 在去除了層(111)中具有水平表面的各部分之後,立即 h止對間隔物材料層(111)的姓刻。由於對層(111)中具有垂 直表面的各部分之去除較慢,所以這些部分的剩餘部分則 保留在基材上,且在鄰接閘電極(1〇6)處形成了側壁間隔物 (117) 、 (118) 〇 在形成了側壁間隔物(117)、(118)之後,將摻雜劑材料 的離子植入,而形成源極區(112)及汲極區(113)。第lc圖 不出在形成了源極區(112)及汲極區(113)之後的場效電晶 體(100)之橫斷面示意圖。 最後’可執行退火步驟,以便活化主動區(102)、延伸 源極區(109)、延伸汲極區(11〇)、源極區(112)、及汲極區(1U) 中之摻雜劑。 形成場效電晶體的先前技術方法之問題在於··如第工〇 圖中閘電極(106)上表面的鋸齒形外觀之示意圖形所示,在 蝕刻間隔物材料層(111)時,閘電極(1〇6)係接觸到蝕刻劑, =而造成對閘電極(1〇6)的侵蝕。閘電極(1〇6)的侵蝕可能對 %效電晶體(100)的形成之穩定性有不利的影響,這是因為 閘電極(106)的形狀是以無法控制之方式改變。 … •有鑑於此一問題,目前需要可於形成側壁間隔物期間 減少對閘電極的侵社場效電晶體製造技術。 【發明内容】 92790 8 200537643 下文中提出了本發明的簡化摘要,以便提供對本發明 了解1摘要並不是本發明的詳盡概 喊其用思不在於識別本發明的關鍵性或極重要的元件, 也不在於描述本發明的範圍。該摘要之唯—目的是以簡化 的形式提供某些概念作為後文中提供的更詳細的說明之前 …根據本如明的况明具體實施例,形成側壁間隔物之方 法係包含在基材之上形成特徵部位⑽㈣。該特徵部位 具有侧表面及上表面。將第—保護層及塗層覆蓋於該上表 面。在該側表面及該基材之上形成第二保護層。去除該塗 層。在該側表面、該上表面、及該基材之上以保形方式沈 積間物材料層。以非等向性之方式触刻該間隔物材料層。 根據本發明的另一說明具體實施例,形成側壁間隔物 之方法係包含在基材之上形成特徵部位。該特徵部位具有 側表面及上表面。將塗層覆蓋於該上表面。在該側表面及 #該基材之上形成第一保護層。去除該塗層。在該側表面、 泫上表面、及該基材之上形成第二保護層。在該側表面、 5玄上表面、及該基材之上以保形方式沈積間隔物材料層。 以非等向性之方式蝕刻該間隔物材料層。 【實施方式】 下文中將說明本發明之說明具體實施例。為了顧及說 明的清晰,本說明書中將不說明實際實施之所有特徵。然 而’我們當了解,於開發任何此類實際的具體實施時,必 須作出許多與實施特定相關的決定,以便達到開發者的特 92790 9 200537643 定目標’例如順應與系統相關的及與商業相關的限制條 件,而這些限制條件將隨著不同的實施而改變。此外,我 們當了解’此種開發工作可能是複雜且耗時的,但對已從 本發明的揭示事項獲益的熟習該項技藝者而言 g 一 種例行的工作。 ^ & 半導:圖說明本發明。雖然在該等圖式中將 + W裝置的各區域及結構描繪為具有極精確且 態及輪廓,但是熟習此項技術者當了解:實際上 域及結構並非如同該等圖式所示出的這般精確。了斑 所製造裝置上的這些特徵部位或區域的尺寸相等 圖式所示出的各特徵部位及摻雜區域之 = 大或縮小。然而,包含該等附圖係為了描述並 的各說明實施例。應將本說明書中使用 γ,鲞明 釋為具有與熟習相關技術者所理解的這j字:::且: 義。術語或詞語的特殊定義(亦即與孰習此。5之意 的一般且慣用的意義不同的定義)並、術者所理解 中之術語或詞語有一致的用法。本說明書 (亦即與熟習此項技術者所理解的意義;成二有二意義 以一種直接且毫不含糊地提供 :義)…將 定義方式在說明書中明確地述及該特==的特殊定義之 本發明使下述情形成為可能:合 的情形下,或至少在顯著減少對閑電 虫開電極 成側壁間隔物以製造場效電晶體 ^虫之情形下形 在基材上的特徵部位(例如間電極)的::此-目的,係 惻表面之上及上表面 9970Π 10 200537643 =形成-個或多個保護層。在該側表面、該上表面、 二土材之上以保形方式沈積間隔物材料層 '然後,以非 寻^之方式链刻邊間隔物材料層,以便在鄰接該特徵部 ==壁間隔物。在該㈣製程中,該等一個或多個 保5皇層可防止或減少該特徵部位的侵姓。 現在參照第2&至2d圖說明本發明的進一步說明實施 立2a圖不出在製程第—階段中的場效電晶體之橫斷面 二=。、在基材⑽)中’形成主動區(2〇2)、以及溝槽隔離 ioy。,、、⑼4) °㈣’在基材(2G1)之上形成閘極絕緣層 料芦’在基材⑽)及閘極絕緣層(2〇5)之上沈積材 抖層,。可使用諸如物理汽相沈積、化學汽相沈積、及 /或氣聚增強化學汽相沈積(pla_ enhanced cheMM P P〇Sltl〇n)等的沈積技術來執行材料層(219)的沈積。 ^物理汽相沈積中,係經由諸如氣流及擴散等的物理 ^逸材#自來源(SQ叫運送到沈積表面。大致沒有對該 層(205二t何化學修改。該沈積表面可以是諸如閘極絕緣 、 、、面、或層(219)的表面。在該來源中,可使哕 ,熱,=產生該材料的蒸汽。使該沈積表面暴露於㈣ //_L在5亥沈積表面上凝結,而造成該層(219)的成 。或者,可將濺鍍應用於物理汽相沈積。以自電漿提取 ,離子撞擊由該材料構成的革巴材(target)。因而將造成原子 s亥革巴材射出,然後使該等原子沈積在該沈積表面上。 在化學汽相沈積中,係因各氣體反應物之間在該沈積 、面上或該沈積表面附近發生的化學反應而形成沈積材 Π 92790 200537643 料。該反應的固體生成物沈積在該沈積表面上。 電漿增強化學汽相沈積是化學汽相沈積的一種變化 -· 形’其中’化學反應係發生在可利用諸如輝光放電所產生 的電漿中。電漿增強化學汽相沈積的有利之處在於可在比 傳統化學汽相沈積更低的溫度下沈積材料。 在本發明的特定具體實施例中,基材(201)的材料包含 結晶矽(crystalline snicon),閘極絕緣層(2〇5)包含二氧化 矽,且層(21 9)的材料包含多晶矽。在該具體實施例中,可 藉由執行化學汽相沈積或反應物氣體包含矽烷卜…⑽ s^4)的低壓化學汽相沈積來完成層(219)的沈積。 在沈積了層(219)之後,在層(2 19)之上形成第一保護層 (220)。在一具體實施例中,形成第一保護層(22〇)的步驟可 包含對層(219)的-部分之熱氧化。於熱氧化時,係使層 (219)在咼溫下暴露於諸如氧氣或水的氧化環境中。因此, 層(219)的㈣與該氧化環境之間發生化學反應,因而造成 謂料的乳化物之形成。該第一保護層的厚度範圍可自大 約〇·6奈米(nm)至5奈米。 於短::二快速熱氧化執行熱氧化。在快速熱氧化中,係 曰^二1場效電晶體(200)加熱到高溫,同時使場效電 恭露於氧化環境。例如,可使用來自複數個燈 (lamp的發射光照射場效電晶體⑽)而執行上述步驟。 >人私日日肢(200)暴露於龛於 執行熱氧化期間,溫度通氧化。在爐管中 度通吊低於執行快速熱氧化期間的溫 92790 】2 •200537643 時間可長於執行快速熱氧 度。在爐管中執行熱氧化的持續 化的持續時間。 门卜;T 層(219)中接近其表面之部分係經氧化。 因此’產生了層⑽)的材料之氧化物, 層(·。因此,係以㈣掉層(219)之方式成長^ = 彻度,而將層(219)中之材 料耗㈣人考慮。如果在該熱氧化製財施
=迅速餐生氧化。因此,可藉由㈣該熱氧彳:=續 所施加的溫度,而控制第—保護層(22G)的厚度。該 持續時間愈長且所施加的溫度愈高,則; 變得愈厚。 又以以… 熱氧化之後可接續快速熱退火。在快速熱退火中,係 在不暴路於氧化%境的情形下將該場效電晶體加熱到高 ,皿。於㈣速熱退火中所施加的溫度可高於熱氧化中所施 加的溫度。在該退火中,第—保護層⑽)中可發生孰活化 •的原子重新排列,因而使第一保護層(22〇)密化Μ—)。 上述步驟的有利之處為提高了該第一保護層對钱刻的穩定 性0 在本發明的其他具體實施例中,該第—保護層的形成 y包含物理汽相沈積、化學汽相沈積、及/或電漿增強化學 忒相沈積。這些製程之後可接續快速熱退火,以便密化第 一保護層(220)。 第一保護層(220)可包含層(219)的材料之氧化物。在層 (2 1 9)的材料包含多晶矽的本發明之具體實施例中,層(22〇) 92790 200537643 的材料可包含二氧化矽(Si02)。 在形成了第一保護層(220)之後,即在該 上沈積塗層⑽),且可利用諸如物理汽相沈積、: |尤積、或《增強化學汽相沈積而執行上述沈積步驟/可 切或鼠乳切構成塗層⑽),且塗層⑽)可具有大
2 t 6(3奈米的厚度。㈣’將閘極絕緣層(205)、層 =9)”、弟一保護層(22〇)、及塗層(2〇7)圖案化,且可藉由 執仃白知的微影及蝕刻製程而完成圖案化步驟。 可配置塗層(2G7)’以便在該微影圖案化步驟 光與自層(219)及第一保護層⑽)反射的光間 之界面所產生的不利效應。為了達到此目#,可調整塗層 (二)的厚度’以使自該塗層表面反射的光破壞性地干涉自 與第—保護層(2糊之界面及/或第—保護層 219 ^19)間之界面反射的光。因此,有效地減少了層 (219)及弟一保護層(220)的反射率。 _ ^本&日月的其他具體實施例巾,可藉由使用吸收穿透 所用綠的人射光的材料㈣成塗層(207),而大 2免除入射光與反射光間之界面。此種方式有助於避免由 及第—保護層⑽)的光反射。亦可將藉由使用吸收 、、光9材料來形成塗層(2〇7)、以及調整塗層⑽7)的厚度 以便在入射光與反射光之間產生破壞性干涉之兩種方式相 互結合。 第2b圖中不出在該製程的後續階段中的場效電晶體 (200)之;^斷面不意圖。在間極絕緣層(⑽)、層(219)、第 92790 200537643 一保護層(22〇)、及塗層(207)之圖案化過程中,在基材(201) 及間極、吧緣層(205)之上形成開電極(2()6)。閘電極(鳩)包 含上表面(216),且該上表面(216)係經第一保護層⑽)及 塗層(207)所覆蓋。此外1電極(裏)包含側表 、 (215)。 在形成了閘電極(2G6)之後,即在基材⑽)及間電極 的側表面(214)、(215)之上形成第二保護層(道)。形 成第-保4層(2G8)的步驟可包含對問電極(2()6)中接近侧 表面(214)、(215)之部分以及基材(2()1)中接近基材⑽)的 表面之部分的熱氧化。與形成第一保護層(22⑴的一個呈體 2财所使用的熱氧化類似,可利用快速熱氧化或利用 士 L g中進的熱氧化’而執行於形成第二保護層(細) 日讀用的熱氧化,並可執行接續的快速熱退火。 在°亥4氧化中,係以耗用閘電極(206)中鄰接侧表面 L 1 5)的些部分以及基材(201)中接近基材(2〇 u表 =的彳分之方式成長第二保護層(2〇8)。可相應地調整閘 郊^i〇6)的長度及主動區(2〇2)的深度,而預先將上述這些 刀中材料的耗損列入考慮。 …(—)可包έ層(21 9)的材料之氧化物以及基材(2〇1) 、材料之氧化物。在基材(2〇1)的材料包含結晶石夕且問電極 206):材料包含多晶碎的本發明之具體實施例中 係包含二氧化矽。 匕3下列步驟·使塗層(2〇7)暴露於適於選擇 92790 15 200537643 I·生地去陈:層(207)的材料之蝕刻劑,而第一保護層(no 的材料及»二料層(2Q8)的材料錢上 刻劑的影塑。因砼,户丄、 ^ ^J ^ ^ ^ 9 在去除塗層(207)時,係保留了該第一 及弟二保護層’而使閘電極(2〇6)及基材(201)不會受到蝕 劑的影響。 4 使塗層(207)暴露於蝕刻劑之步驟可包含溼式化學蝕 =。該澄式化學㈣可包含下列步驟··使該塗層暴露於熱 破酸。尤其在該塗層⑽)包含氮切的本發明之具體實施 例中可將塗層(207)暴露於熱填gt之步驟使用來選擇性地 去除塗層(207)。 弟2c圖示出该製程的後續階段中之場效電晶體 (2〇〇)。在去除了塗層(2〇7)之後,在基材(2〇1)中鄰接閘電 極(2〇6)處形成延伸源極區(209)及延伸汲極區(2 1 〇)。此步 驟可藉由將摻雜劑材料的離子植入基材(2〇1)而完成。可使 用用來吸收離子的光阻層(圖中未示出)覆蓋於基材(201)中 不進行摻雜的部分。 在本發明的其他具體實施例中,可在去除塗層(207) 之丽先執行延伸源極區(209)及延伸汲極區(210)的形成。因 此’在離子植入時,塗層(2〇7)吸收被導向場效電晶體(2〇〇) 的離子’因而有利地避免了以高能離子照射閘電極(2〇6) 及閘極絕緣層(2〇5)。 在本發明的進一步具體實施例中,可在形成第二保護 層(208)之前先執行延伸源極區(209)及延伸汲極區(210)的 形成。 16 92790 200537643 在基材(201)、上表面(216)、及側表面(214卜(2】5)之 上以保形方式沈積間隔物材料層(211)。由於該保形的沈 ‘·積,所以上表面(216)之上、側表面(214)、(215)之上、以 及基材(201)之上的層(21丨)的各部分之厚度是大致相等 的:可利用物理汽相沈積、化學汽相沈積、或電聚增強化 本A相沈積執行間隔物材料層(2 1丨)的保形沈積。在一具體 實施例中,該間隔物材料可包含氮化矽。 第2(1圖示出在元成該製程之後的場效電晶體(2⑽)之 橫斷面示意圖。在沈積了間隔物材料層(211)之後,即以非 等向性之方式蝕刻該層。該非等向性蝕刻中所用的蝕刻劑 係經調整以選擇性地去除該間隔物材料,但第一保護層 (220)及第二保護層(2〇8)大致上仍不會受到該蝕刻劑的影 響。 對間隔物材料層(211)的非等向性蝕刻可包含乾式蝕 亥J由於忒钱刻製程的非等向性,所以間隔物材料層(211) 籲中大致為水平的各部分(例如,在上表面(2丨6)之上的部分 以及在基材(2〇 1)的表面之上的部分)被去除的速率係快於 間隔物材料層(2 11)中大致為垂直的各部分(例如,在側表 面(214)、(21 5)之上的各部分)。因此,在鄰接該閘電極處 形成了與根據現階段最高技術的場效電晶體〇 〇〇)中之側 壁間隔物(117)、(Π 8)類似的侧壁間隔物(217)、(218)。 因為第一保護層(220)及第二保護層(208)大致上仍不 會文到該姓刻劑的影響,所以該等保護層使基材及閘 私極(206)不會暴露於該钱刻劑。因此,有利地避免了或減 200537643 少了閘電極(206)之侵蝕。 在形成了側壁間隔物(217)、(218)之後,將摻雜劑材料 "的離子植入基材(201),而在基材(201)中形成源極區(212) /及汲極區(213)。在離子植入時,側壁間隔物(217)吸收了離 子,而使得源極區(212)自閘電極(2〇6)間隔開。同樣地,因 為侧土間隔物(21 8)吸收了離子,所以使汲極區(2丨3)自閘電 極(206)間隔開。 φ 最後,可執行退火步驟,以便活化主動區(202)、源極 區(212)、延伸源極區(209)、汲極區(213)、及延伸汲極區 (210)中之摻雜劑。 現在參知、第3 a至3 c圖說明本發明的進一步具體實施 例。第3a圖示出根據本發明的具體實施例的製程第一階段 中之場效電晶體(30〇)。在基材(301)中,形成主動區(302)、 以及溝;^隔離層(3〇3)、(3〇4)。可使用離子植入、沈積、氧 化、及微影的先進技術來形成這些特徵部位。 • 在問極絕緣層(3〇5)及基材(301)之上形成閘電極 (306) ’邊間電極(3〇6)具有側表面(31句、(315)及上表面 (316)’且该上表面係經塗層(3〇7)所覆蓋。可以下文所述之 方式7^成上述步驟。首先,在基材(3 01)之上沈積閘極絕緣 層^〇5)。然後,在閘極絕緣層(305)及基材(301)之上沈積 與第、2a圖所不之層(219)類似的閘電極材料層。在該閘電 極材料層之上沈積塗層(307)。然後,在閘極絕緣層(305)、 =問電極材料層、及塗層(307)中進行圖案化,以便形成閘 包極(306)此步驟可藉由執行微影及蝕刻技術而完成。與 92790 200537643 中^…、第2a至2d圖所述的本發明具體實施例中之余 層(2〇7)類似,可配置塗層陶讚^ 免口入射光與反射光間之干涉而產生的不利效應。 "基材(3〇1)的材料可包含矽。閘極絕緣層(305)可包含二 氧〆夕°亥材料層可包含多晶石夕,且塗層(307)的材料可包 含氮化石夕。 在閘電極(306)的側表面(314)、(315)之上及基材(3〇ι) 之上形成第一保護層(32〇)。與前文中參照第仏至“圖所 述的本發明具體實施例中之第一保護層(220)及第二保護 =(208)的形成類似,該第—保護層(32Q)的形成可包含對間 電極(3〇6)中接近側表面(314)、(315)之部分以及基材(3〇1) 中接近基材(301)的表面之部分的熱氧化。可在爐管中或利 用陕速熱氧化執行該熱氧化,且可接續快速熱退火製程。 在一具體實施例中,第一保護層(32〇)的材料可包含閘 %極(3〇6)的材料之氧化物以及基材(301)的材料之氧化 籲物。在閘電極(3〇6)包含多晶矽且基材(301)的材料包含結晶 矽的本發明之具體實施例中,該第一保護層(32〇)可包含二 氧化矽。 然後,去除塗層(307),可使塗層(307)暴露於適於選擇 ^生地去除盒層(3〇7)的材料之姓刻劑,而完成該去除步驟, 但该第一保護層的材料大致不會受到該姓刻劑的影響。 與前文中參照第2a至2d圖所述的本發明具體實施例 中之塗層(207)的去除步驟類似,塗層(307)之去除步驟可包 έ沒式化學触刻,而該澄式化學钱刻可包含使塗層(3〇7) 92790 19 200537643 暴露於磷酸。⑨式化學蝕刻的有利之處在於可提供對塗層 (307) 的材料之高選擇性飯刻’因而使該㈣製程大致不; 損及閘電極(306) ’或者對該閘電極有最低的損傷。 在去除了塗層⑼7)之後,可去除第—保護層(32〇)。可 藉由使第一保護層(320)暴露於適於選擇性地去除第一保 護層(320)的材料之姓刻劑,但是閘電極(3〇6)的材料及基材 _)的材料大致不會受到該蝕刻劑的影響,@完成此步 驟。 ^可利用溼式化學蝕刻執行對第一保護層(32〇)的去 除。在第-保護層(320)包含二氧化石夕的本發明之具體實施 例中,可ϋ由將場效電晶體(300)浸泡到氫敦酸⑽)的水溶 液中,而完成此步驟。溼式化學蝕刻有利之處為可讓蝕刻 製私有相當鬲的選擇性,因而大致不會損及閘電極或對閘 電極有最小的損傷。 第3b圖示出在該製程的後續階段中之場效電晶體 (300)。在閘電極(306)的側表面(314)、(315)、閘電極0㈧) 的上表面(316)、以及基材(301)的表面之上形成第二保護層 (308) 。可利用熱氧化或利用物理汽相沈積、化學汽相二 積、及/或電漿增強化學汽相沈積執行此步驟。該第二保護 層形成之後,可接續進行快速熱退火,以便密化第二保護 層(308)。該第二保護層的材料可包含二氧化石夕。 在本發明的其他具體實施例_,在形成第二保護層 (308)之前,並不先去除第一保護層(32〇)。反而將第一保護 層(320)保留在閘電極(3〇6)的側表面及基材(3〇1)的表面
Q97QH 200537643 上,且第一保護層(320)係經第二保護層(3〇8)覆蓋’及/或 經合併到第二保護層(308)。此種方式有利之處在於可降低 *場效電晶體(300)的製造成本,這是因為可省略掉使第一保 / 護層(320)暴露於蝕刻劑。 在基材(301)中鄰接閘電極(3〇6)處形成延伸源極區 (309)及延伸汲極區(31〇)。可將摻雜劑材料的離子植入基材 (3〇1)而完成此步驟。可藉由將用來吸收離子的光阻層(圖 中未示出)覆蓋於基材(301)中在場效電晶體(3〇〇)之外將不 攀進行摻雜的部分。 在本發明的其他具體實施例中,可在形成第一保護層 (320)之前,去除第一保護層(32〇)之前,或形成第二保護^ (308)之前,先執行延伸源極區(3〇9)及延伸汲極區的 形成。 吳觔文中參知、弟2 a至2 c圖所述的本發明之具體實施 例類似,在閘電極(306)的側表面(3丨4)、(3丨5)、閘電極(3〇6) #的上表面(316)、以及基材(301)之上以保形方式沈積間隔物 材料層(311)。如第3c圖所示,以非等向性之方式蝕刻間 隔物材料層(311),以形成側壁間隔物(317)、(318)。 間隔物材料層(3 11)的非等向性蝕刻可包含下列步 驟··使間隔物材料層(3 n)暴露於適於選擇性地去除該間隔 物材料的蝕刻劑,但是第二保護層(3〇8)的材料大致不會受 到該蝕刻劑的影響。因此,第二保護層(3〇8)使閘電極 及基材(301)不會暴露於該蝕刻劑,因而有利地避免或減少 閘電極(306)及基材(3〇1)的非期望的侵蝕。 200537643 * /在形成了側壁間隔物(317)、(31δ)之後,即在基材⑽) 中形成源極區(312)及沒極區(313)。可將捧雜劑材料的離子 ’植入。亥基材而完成此步驟。因為側壁間隔物(3 1 7)、(3 18) -吸收了離子’所以使源極區(312)及沒極區⑴3)自問電極 (306)間隔開。 取後,可執行退火步驟以活化主動區(3〇2)、源極區 ()及極區(313)、延伸源極區(309)、及延伸;:及極區(3 1 〇) _中之摻雜劑,而完成場效電晶體(300)。 "本么明並不限於場效電晶體的形成。而是可將本發明 相當廣泛性地應用於與基材上的特徵部位鄰接的側壁間隔 物之形成。例如,可將本發明應用於導電線路的形成。 别文揭示的该等特定實施例只是舉例說明,熟習此項 ,術者在參閱了本發明的教示事項之後將可易於以不同但 寺效之方式修改並實施本發明。例如,可按照不同的順序 執行4文所述的该等製程步驟。此外,除了在最後的申請 ❿專利範圍中所述及者之外,本發明將不限於本說明書中示 出的結構或設計之細g。因此,顯然可改變或修改前文所 揭示的該等特定實施例,且所有此類變化將被視為在本發 明的範圍及精神内。因此,最後的申請專利範圍係述及^ 發明所尋求的保護。 【圖式簡單說明】 藉由參照前文中之說明並配合各附圖,將可了解本發 明,在該等附圖中,相同的代號係識別類似的元件,其中·· 第la至lc圖示出在根據現階段最高技術的製程各階 11 200537643 段中的場效雷$邮 μ 弘日日租之橫斷面示意圖; 弟 2a $ 2d pi - tj, 程各階段中的場二==本發明之-具體實施例的製 制P 圖717出在根據本發a月之另—具體實施例的 衣又中的場效電晶體之橫斷面示意圖。 ^雖然本發明可容許作出各種修改及替代形式 ,但是該
寻圖式中係已以舉例方式示出本發明的特定具體實施例, 舍$本文中。羊細5兒明這些特定具體實施例。然而,我們 备了解’本文對這些特定具體實施例的說明之用意並非將 本=限制在所揭示的料特定形式,相反地,本發明係 涵盍落於最後的申請專利範圍所界定的本發㈣精神及範 圍内之所有修改、等效物、及替代。 【主要元件符號說明】 100?2005300 場效電晶體 1〇1,201,301 基材 102?2025302 主動區 103,104,203,204,303,304 溝槽隔離層 106,206,306 閘電極 114,115,214,215,314,315 側表面 116,216,316 上表面 105,205,305 閘極絕緣層 108 保護層 117,118,217,218,317,318 側壁間隔物 109,209,309 延伸源極區 92790 23 200537643 110.210.310 112.212.312 113.213.313 107 111.211.311 219 220,320 207,307 籲 208,308 延伸;及極區 源極區 >及極區 抗反射塗層 間隔物材料層 材料層 第一保護層 塗層 第二保護層
94 Q2790

Claims (1)

  1. 200537643 十、申請專利範圍: 1 · 種形成側壁間隔物之方法,係包含下列步驟· 在基材之上形成特徵部位(feature),該特徵部位具 有側表面及上表面,且該上表面係由第一保護層及在該 第一保護層之上形成的塗層覆蓋; 在該側表面及該基材之上形成第二保護層; 去除該塗層; 在該基材、該側表面、及該上表面之上以保形方式 (conformally)沈積間隔物材料層;以及 以非等向性之方式蝕刻該間隔物材料層。 2·如申請專利範圍帛!項之方法,其中形成該特徵部位之 该步驟係包含下列步驟: 在該基材之上沈積材料層; 在該材料層之上形成該第一保護層; 在該第一保護層之上沈積該塗層;以及 3 將該材料層、該第一保護層、及該塗層圖案化。 •如申請專利範圍第2項之方法,其中該材料係包含多晶 矽。 4.
    ^申租專利範圍第2項之方法,其中形成該第一保護層 的步驟係包含:對該材料層的一部分執行熱氧化製程。 、申%專利範圍第4項之方法,其中形成該第一保護層 、>馬个進步包含:執行快速熱退火製程。 、申%專利範圍第2項之方法,其中形成該第一保護層 、> ir、包含··執行物理汽相沈積、化學汽相沈積、及 25 92790 200537643 電漿增強化學汽相沈積製程t之至少-者。 7. 如申請專利範圍第丨項之 閘電極。 、 法,,'中该特徵部位係包含 8. 如申請專利範圍第^貝 第二保護層令之至少,、中違弟—保護層及該 9. 如申請專利化./者係由二氧化石夕所構成。 矽。 、方法,其中該塗層係包含氮化 10·如申請專利範圍第〗項之 含氮化石夕。 、/ °亥間隔物材料係包 11·如申請專利範圍第丨項 、 的步驟係包含:對續特 / ,、形成該第二保護層 分執行熱氧化^料位的-部分及該基材的-部 12.如申請專利範圍第u項 層的步驟進—步包 ^ ^ -中形成該第二保護 S.執行快速熱退火製程。 Π.如申請專利範圍第〗項 ^ ^ ^ ^ 、 法,/、中去除該塗層的步驟 丁、包3.執仃滢式化學蝕刻製程。 14. 如申請專利範圍第u項 .. 、方法’其中執行該澄式化學 虫d衣程的步驟係包含涂子 15. 如申請專利範圍第!項:二::於㈤酸。 係包含:執行乾式姓刻=其中去除該塗層的步驟 16. 如申請專利範圍第i項 丄古扣 貝之方法,其中該間隔物材料層的 该保形沈積係包含:執耔^4 了十層的 積、及步將掷找“ 沈積、化學汽相沈 積*d增強化學汽相沈積製程中之至少 17·如申請專利範圍第丨項 、 方法,其中該間隔物材料層的 26 200537643 該非等向性㈣係包含:執行乾式麵。 —種形成側壁間隔物之 " ^ _ L 、包含下列步驟·· 在基材之上形成特徵部位 爲U生r ^知域部位具有側夹面 上表面,且塗層係覆蓋於該上表面· ^側表面及該基材之上形成第二保護層; 去除該塗層; 及該基材之上形成第二保 及該基材之上以保形方式 在該側表面、該上表面 護層;
    在该側表面、該上表面 /尤積間隔物材料層;以及
    以非等向性之方式蝕刻該間 19·如申請專利範圍第18項之方法 之步驟係包含下列步驟: 在該基材之上沈積材料層; 在該材料層之上沈積該塗層 將該材料層及該塗層圖案化 隔物材料層。 ,其中形成該特徵部位 ;以及 2〇:申請專利範圍第19項之方法,其中該材料係包含夕 曰曰.〇 21 •如申請專利範圍第18項之方法,係進一步向人 騍· + 3下列步 A •去除該第一保護層,其中係在去除該塗層之後執〜 去除該第一保護層的步驟。 〜 2·=申請專利範圍帛18項之方法,其中該特徵部位係勺 含閘電極。 ^ 如申睛專利範圍第18項之方法,其中該第一保t被声 一又㈢及 Q97QA 27 200537643 «亥弟—保護層φ > $ , 24,π φ ^ . 之至〉、—者係包含氧化矽。 •士申3月專利範圍第 化矽。 員之方法,其中該塗層係包含氮 其中该間隔物材料係 其中形成該第一保護 25·如申凊專利範圍第18項之方法 包含氮化矽。 〆 26·如申請專利範圍第18 層的步驟係包含.對J方法’…成該第-保 部分執行熱氧化製程。 及孩基材的— 2入如申請專利範圍第26 、 層的步驟係進-步包含:㈣該第—保護 28.如申社直4丨〜/匕3 .執仃快速熱退火製程。 :“巳圍弟18項之方法,其中 脅的步驟係和冬·* JL # g 木一保蠖 部分執行熱氧化製程部位的一部分及該基材的— Hi專:圍::人項::法,其中形成該第二保護 3〇 , . •執行快速熱退火製程。 二:::範圍第18項之方法,其中形成該第二保護 3 : ν私係包含.執行化學汽相沈積製程。 、 申請專利範圍第18項之方法,其中去除該塗層的牛 Μ糸包含··執行溼式化學蝕刻製程。 ' 乂 I申請專利範圍第31項之方法’其中執行該漫式化與 刻的步驟係包含:使該塗層暴露於磷酸。 千 ·:::請專利範圍第18項之方法,其中該間隔物材料層 3亥保形沈積係包含:執行物理汽相沈積、化學汽相: 積、及電漿增強化學汽相沈積製程中之至少一者。/L 92790 28 200537643 34.如申請專利範圍第1 8項之方法,其中該間隔物材料層 的該非等向性蝕刻係包含:執行乾式蝕刻製程。
    1Q 92790
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7311820B1 (en) * 2004-07-30 2007-12-25 Anderson C Arthur Swimming pool recirculating water distribution header
KR100843055B1 (ko) * 2006-08-17 2008-07-01 주식회사 하이닉스반도체 플래쉬 메모리 소자 및 그의 제조방법
US7642147B1 (en) 2008-10-01 2010-01-05 International Business Machines Corporation Methods for removing sidewall spacers
DE102010063778B4 (de) 2010-12-21 2018-05-09 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zur Herstellung einer Gateelektrodenstruktur mit erhöhter Strukturierungsgleichmäßigkeit
TWI515936B (zh) 2011-12-15 2016-01-01 友達光電股份有限公司 發光裝置及其製作方法
CN102637604B (zh) * 2012-04-25 2017-08-08 上海华虹宏力半导体制造有限公司 侧墙、形成侧墙、半导体器件的方法
CN104103645B (zh) * 2014-06-16 2017-03-29 京东方科技集团股份有限公司 一种基板及其制作方法、显示装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6013569A (en) * 1997-07-07 2000-01-11 United Microelectronics Corp. One step salicide process without bridging
US6049114A (en) * 1998-07-20 2000-04-11 Motorola, Inc. Semiconductor device having a metal containing layer overlying a gate dielectric
US6376868B1 (en) * 1999-06-15 2002-04-23 Micron Technology, Inc. Multi-layered gate for a CMOS imager
US6063704A (en) * 1999-08-02 2000-05-16 National Semiconductor Corporation Process for incorporating silicon oxynitride DARC layer into formation of silicide polysilicon contact
US6355546B1 (en) * 1999-08-11 2002-03-12 Advanced Micro Devices, Inc. Thermally grown protective oxide buffer layer for ARC removal
US6200886B1 (en) * 1999-10-28 2001-03-13 United Silicon Incorporated Fabricating process for polysilicon gate
US6534388B1 (en) * 2000-09-27 2003-03-18 Chartered Semiconductor Manufacturing Ltd. Method to reduce variation in LDD series resistance
US6518136B2 (en) * 2000-12-14 2003-02-11 International Business Machines Corporation Sacrificial polysilicon sidewall process and rapid thermal spike annealing for advance CMOS fabrication
US6465853B1 (en) * 2001-05-08 2002-10-15 Motorola, Inc. Method for making semiconductor device
JP2003258248A (ja) * 2002-03-05 2003-09-12 Mitsubishi Electric Corp 半導体装置の製造方法
US7126198B2 (en) * 2002-09-03 2006-10-24 Agere Systems Inc. Protruding spacers for self-aligned contacts
US6777299B1 (en) * 2003-07-07 2004-08-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method for removal of a spacer
DE10339989B4 (de) * 2003-08-29 2008-04-17 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines konformen Abstandselements benachbart zu einer Gateelektrodenstruktur
US7148143B2 (en) * 2004-03-24 2006-12-12 Texas Instruments Incorporated Semiconductor device having a fully silicided gate electrode and method of manufacture therefor

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