KR20060134190A - 측벽 스페이서 제조 방법 - Google Patents

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KR20060134190A
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마커스 렌스키
폴크 그라에츠
카르스텐 레이첼
크리스토프 슈반
헬무트 비어스테트
토르스텐 캄러
마틴 마주르
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Abstract

본 발명은 피쳐(206)를 부식하지 않는, 기판(201)상의 피쳐(206)에 인접한 측벽 스페이서(217, 218)의 형성을 허용한다. 상기 피쳐(206)는 하나 또는 그 이상의 보호층(220, 207)으로 도포된다. 스페이서 물질층(211)은 상기 피쳐(206) 위에 배치되어 이방성으로 식각된다. 상기 이방성 식각에서 사용되는 부식액은 스페이서 물질을 선택적으로 제거하는데 적합하다. 반면에 상기 하나 또는 그 이상의 보호층(220, 207)은 상기 부식액에 의해 사실상 영향을 받지 않는다. 따라서, 상기 하나 또는 그 이상의 보호층(220, 207)은 상기 피쳐를 상기 부식액에 노출되는 것으로부터 보호한다.
전계효과, 트랜지스터, 스페이서, 부식

Description

측벽 스페이서 제조 방법{METHOD OF FORMING SIDEWALL SPACERS}
본 발명은 반도체 장치의 제조 분야에 관한 것으로 특히, 측벽 스페이서(sidewall spacers)의 형성에 관한 것이다.
집적회로는 트랜지스터, 커패시터, 레지스터 등과 같은 많은 수의 개별적인 회로 소자를 포함한다. 이러한 소자는 메모리 장치, 논리 장치 및 마이크로프로세서와 같은 복잡한 회로를 형성하기 위하여 내부적으로 연결된다. 집적회로의 성능을 향상시키기 위해서는 피쳐 사이즈(feature size)를 감소시킬 필요가 있다. 또한 감소된 신호 전달 시간(signal propagation time)으로 인해 동작 속도가 빨라지고, 감소된 피쳐 사이즈는 그 기능을 확대하기 위하여 회로 내에 기능성 소자의 수를 증가시킨다.
도 1c 는 종래 기술의 상태에 따른 전계효과 트랜지스터(field effect transistor;100)의 개략적인 횡단면도이다. 기판(101)은 활성 영역(102)으로 이루어진다. 얕은 트렌치 절연부(shallow trench isolations; 103, 104)는 상기 활성 영역(102)을 인접한 회로 소자로부터 절연한다. 측면(114, 115)과 상면(116)을 가지는 게이트 전극(106)은 기판(101) 위에 형성되고 게이트 절연층(105)에 의해 기판(101)과 절연된다. 보호층(108)은 기판(101)과 상기 게이트 전극(106)의 상기 측 면(114, 115) 위에 제공된다. 상기 게이트 전극(106)은 측벽 스페이서(117, 118)로 측면이 접해 있다.
또한, 상기 전계효과 트랜지스터(100)는 확장된 소오스 영역(109), 확장된 드레인 영역(110), 소오스 영역(112) 및 드레인 영역(113)으로 이루어진다. 상기 확장된 소오스 영역(109)의 일부는 "소오스 확장(source extension)"을 나타내고, 확장된 드레인 영역(110)의 일부는 "드레인 확장(drain extension)"을 나타내며, 상기 측벽 스페이서(117, 118) 밑으로 확장하고 상기 게이트 전극(106)에 인접한다.
상기 전계효과 트랜지스터(100)를 형성하는 방법을 도 1a-1c를 참조하여 개시하였다. 도 1a는 제조 공정의 제 1 단계에 있는 상기 전계효과 트랜지스터(100)의 개략적인 단면도이다.
먼저, 상기 트렌치 절연부(103, 104)와 상기 활성 영역(102)이 상기 기판(101)에 형성된다. 그 다음, 상기 게이트 절연층(105)과 상기 게이트 전극(116)이 상기 기판(102)위에 형성된다. 상기 게이트 전극(106)의 상면은 코팅층(107)으로 덮여진다. 이러한 구조는 이온 주입법(ion implantation), 증착(deposition), 산화(oxidation) 및 포토리소그래피(photholithography)의 개선된 기술을 사용하여 형성될 수 있다.
특히, 상기 게이트 전극(106)은 이미 알려진 포토리소그래피 및 식각 기술을 사용하여 기판(101)과 게이트 전극(105) 위에 게이트 전극 물질층 예를 들면, 폴리실리콘을 패터닝하여 형성된다. 본 기술분야에서 숙련된 자에 의해 잘 알려진 포토 리소그래피는 상기 기판(101) 위에 포토레지스트 층(도시하지 않음)을 증착하는 단계와 상기 포토레지스트 층을 노광하는 단계로 이루어진다. 입사광과 게이트 전극 물질층으로부터 반사된 빛 사이에 간섭으로 인한 역 효과(adverse effects)를 피하기 위하여, 반사 방지(anti-reflective) 코팅층(107)이 게이트 전극 물질층 위에 형성될 수 있다. 상기 코팅층(107)의 표면으로부터 반사된 빛이 상기 코팅층(107)과 게이트 전극 물질층의 표면 사이에 중간면(interface)으로부터 반사된 빛과 치명적으로 간섭하도록 상기 코팅층(107)의 두께가 채택될 수 있다. 따라서, 상기 물질층과 상기 코팅층(107)의 반사율이 효과적으로 감소한다. 상기 포토레지스트 층은 마스크를 정의하기 위하여 알려진 포토리소그래피 기술을 사용하여 패터닝되며 이후, 상기 게이트 전극(156)을 정의하기 위하여 게이트 전극 물질층과 상기 코팅층(107)의 노광된 부분에서 알려진 식각 프로세스가 수행된다.
상기 코팅층(107)으로 상기 게이트 전극(106)을 덮은 다음, 보호층(108)이 상기 기판과 상기 게이트 전극(106)의 측면(114, 115) 위에 형성된다. 이것은 상기 게이트 전극의 일부와 상기 기판(101)의 일부분에 대한 열 산화(thermal oxidation)에 의해 완료될 수 있다. 상기 게이트 전극(106)의 상면(116)은 열 산화시 상기 코팅층(107)으로 덮이기 때문에, 상기 보호층(108)은 상면(106)까지 확장하지 않는다. 그런 다음, 상기 코팅층(107)이 식각된다.
도 1b는 제조 프로세스의 다음 단계를 도시한다. 상기 확장된 소오스 영역(109)과 상기 확장된 드레인 영역(110)은 상기 게이트 전극(106)에 인접한 상기 기판(101)에 도펀트 물질의 이온을 주입함으로써 형성된다. 도핑되지 않은 상기 전 계효과 트랜지스터(100) 외부에 기판(101)의 일부는 이온을 차단하고 흡수하는 포토레지스트 층(도시하지 않음)으로 덮이게 된다.
주입에 후속하여, 상기 측벽 스페이서(117, 118)가 형성된다. 스페이서 물질층(111)은 예를 들면, 화학 기상 증착법(chemical vapor deposition; CVD)에 의해 기판(101) 위에 등각으로(conformal) 증착된다. 등각 증착(conformal deposition)에서, 증착층의 국소적인 두께는 증착된 상기 기판의 국소적인 기울기에 사실상 독립적이다. 특히, 상기 층(111)은 상기 기판(101)의 상기 표면과 상기 게이트 전극(106)의 상면(116)과 같은 수평면과, 상기 게이트 전극(106)의 상기 측면(114, 115)과 같은 수직면에서 사실상 동일한 두께를 가진다.
상기 스페이서 물질층(111)은 이방성으로 에칭된다. 이방성 에칭에 있어서, 수직방향의 식각률은 수평방향의 식각률보다 크다. 따라서, 상기 게이트 전극(106)의 상기 상면(116) 또는 상기 기판(101)의 표면의 상기 층(111)의 부분과 같이, 그 표면이 사실상 수평인, 스페이서 물질층(111)의 부분은 상기 층(111)의 경사진 부분보다 더 빨리 제거된다. 특히, 표면이 사실상 수평인 층(111)의 부분은 예를 들면, 상기 게이트 전극(106)의 상기 측면(114, 115)에 있는 층(111)의 부분과 같이, 사실상 수직인 층(111)의 부분보다 더 빨리 제거된다.
상기 스페이서 물질의 층(111)의 에칭은 수평면을 가지는 상기 층(111)의 부분이 제거되면 정지된다. 수직면을 가지는 상기 층(111)의 부분을 더 천천히 제거하기 때문에, 이들 부분의 나머지 부분은 상기 기판에 남아있고 상기 게이트 전극(106)에 인접한 상기 측벽 스페이서(117, 118)를 형성한다.
상기 측벽 스페이서(117, 118)를 형성한 다음, 상기 소오스 영역(112)과 상기 드레인 영역(113)이 도펀트 물질의 이온주입으로 형성된다. 도 1c는 상기 소오스 영역(112)와 상기 드레인 영역(113)을 형성한 다음의, 상기 전계효과 트랜지스터(100)를 개략적으로 도시한 단면도이다.
마지막으로, 어닐링 단계는 상기 활성 영역(102), 상기 확장된 소오스 영역(109), 상기 확장된 드레인 영역(110), 상기 소오스 영역(112) 및 상기 드레인 영역(113)의 도펀트를 활성화하여 수행될 수 있다.
전계효과 트랜지스터를 형성하는 종래 기술방법의 문제점은 스페이서 물질층(111)을 에칭할 때, 상기 게이트 전극(106)이 부식액에 노출되는 것이었다. 도 1c 의 상기 게이트 전극(106)의 상면에 재그(jagged)의 생성에 의해 개략적으로 나타난 바와 같은 상기 게이트 전극(106)의 부식작용을 가져온다. 상기 게이트 전극(106)의 형태가 제어되지 않는 방식으로 변형되기 때문에, 상기 게이트 전극(106)의 부식은 상기 전계효과 트랜지스터(100)의 형성에 있어 안정성에 불리한 영향을 미친다.
이러한 문제점으로 볼때, 전계효과 트랜지스터의 제조를 허용하는, 상기 측벽 스페이서를 형성하는 동안 상기 게이트 전극의 부식을 감소시켜야 하는 기술이 존재할 필요가 있다.
다음은 본 발명의 몇몇 양상을 이해하기 위한 기본사항을 제공하기 위하여 본 발명에 대한 간략한 요약을 나타낸 것이다. 이러한 요약은 본 발명을 개괄적으로 총망라한 것은 아니다. 이는 본 발명의 핵심 또는 중심 구성요소를 확인하거나 본 발명의 정신을 기술하려는 것의 아니다. 단지 이하 논의될 더욱 상세한 설명 내용에 대한 준비로서 몇몇 개념을 간략화한 형태로 제시하려는 것뿐이다.
본 발명의 예시적인 실시예에 따르면, 측벽 스페이서 형성 방법은 기판 위에 피쳐를 형성하는 단계를 포함한다. 상기 피쳐는 측면과 상면을 가진다. 상기 상면은 제 1 보호층과 코팅층으로 코팅된다. 상기 측면과 상기 기판 위에 제 2 보호층이 형성된다. 상기 코팅층이 제거된다. 스페이서 물질층은 상기 측면, 상기 상면 및 상기 기판 위에 등각으로 증착된다. 상기 스페이서 물질층은 이방성으로 에칭된다.
본 발명의 다른 예시적인 실시예에 따르면, 측면 스페이서를 형성하는 방법은 기판 위에 피쳐를 형성하는 단계를 포함한다. 상기 피쳐는 측면과 상면을 가진다. 상기 상면은 코팅층으로 코팅된다. 상기 측면과 상기 기판 위에 제 1 보호층이 형성된다. 상기 코팅층이 제거된다. 상기 측면, 상기 상면 및 상기 기판 위에 제 2 보호층이 형성된다. 스페이서 물질층은 상기 측면, 상기 상면 및 상기 기판 위에 등각으로 증착된다. 상기 스페이서 물질층은 이방성으로 에칭된다.
이하, 첨부된 도면을 참고로 하여 취해진 후속하는 설명을 통해 본 발명을 이해할 수 있을 것이다. 동일한 구성요소에는 동일한 도면 부호를 부여하였다.
도 1a-1c는 종래 기술 상태에 따른 제조 프로세스 단계의 전계효과 트랜지스터를 개략적으로 도시한 단면도.
도 2a-2d는 본 발명의 일 실시예에 따른 제조 프로세스 단계의 전계효과 트랜지스터를 개략적으로 도시한 단면도.
도 3a-3d는 본 발명의 다른 실시예에 따른 제조 프로세스 단계의 전계효과 트랜지스터를 개략적으로 도시한 단면도.
본 발명은 여러 가지 변형물 및 다른 형태가 가능하며, 첨부 도면을 예로 들어 본 발명을 이하 상세하게 개시할 것이다. 그러나, 이하 개시된 본 발명의 특정 실시예는 본 발명을 개시된 특정한 형태로 한정하려는 것이 아니라, 청구범위에 의해 정의되는 본 발명의 정신 및 양상에 속하는 모든 수정, 등가물 및 변형을 포함한다는 것을 이해할 것이다.
본 발명의 예시적인 실시예들을 이하 개시할 것이다. 실제 실행의 모든 특징을 본 명세서에서 개시하는 것은 아니라는 것을 분명하게 하고자 한다. 이러한 실제 실시예의 개발에 있어서, 많은 실행-특수 결정이 한가지 실행에서 다른 실행으로 변화하게될, 시스템 관련 및 비지니스 관련 구속에 대한 순응하면서 개발자의 특정한 목표를 성취해야만 한다는 것은 물론 당연하다. 더욱이, 위와 같은 개발 노력은 복잡하고 시간 소모적인 것이지만, 그럼에도 불구하고 이 개시내용으로 인해 혜택을 받는 본 기술 분야에서 통상의 지식을 가진 자의 일상적인 업무인 것은 분명하다.
이제 첨부된 도면을 참고하여 본 발명을 설명한다. 반도체 장치의 여러 가지 영역 및 구조를 매우 정확하고 정교한 구성 및 윤곽으로 도시하였음에도 불구하고, 본 기술분야의 숙련된 기술을 가진 자는 실제로, 이러한 영역 및 구조가 도면에 나타낸 것과 정확하게 일치하지 않는다는 것을 인식할 것이다. 또한 도면에 도시한 여러 가지 피쳐 및 도핑 영역의 상대적인 크기는 제조 장치의 이들 피쳐 또는 영역의 크기와 비교하여 볼 때 확대되거나 축소될 수 있다. 그럼에도 불구하고, 첨부 도면은 본 발명의 예시적인 실시예를 나타내고 설명하는 것이다. 이하 사용된 단어 및 문구는 본 관련 기술분야에서 숙련된 자에 의해 사용되는 단어 및 문구의 의미와 동일한 것으로 이해되고 해석되어야만 한다. 용어 또는 문구에 대한 어느 특별한 정의 즉, 본 관련 기술분야에서 숙련된 자에 의해 이해되는 것과 같은 통상의 관용적인 의미와 상이한 정의는, 이하 사용된 용어 또는 문구의 동일한 용어에 함축되는 것은 아니다. 용어 또는 문구가 특별한 의미 즉, 숙련공에 의해 이해되는 것과 다른 의미가 있는 것으로 해석하기까지, 위와 같은 특별한 정의는 상기 용어 또는 문구에 특별한 정의를 직접 그리고 명료하게 제공하는 한정적인 방식으로 본 명세서를 분명하게 설명할 것이다.
본 발명에 따르면, 사실상 게이트 전극의 부식이 없거나, 측벽 스페이서를 형성하는데 상기 게이트 전극의 부식이 적어도 현저하게 감소한 전계효과 트랜지스터를 제조하는 것이 가능해진다. 이 때문에, 게이트 전극과 같이, 기판 위에 있는 피쳐의 상면 위와 측면 위 모두에 하나 또는 그 이상의 보호층이 형성된다. 스페이서 물질층은 상기 측면, 상기 상면 및 상기 기판 위에 등각으로 증착된다. 이에 후속하여, 상기 스페이서 물질층은 이방성으로 에칭되어 상기 피쳐에 인접하여 측벽 스페이서를 형성한다. 상기의 에칭 프로세스에 있어서, 상기 하나 또는 그 이상의 보호층은 상기 피쳐의 부식을 방지할 수 있거나 감소시킬 수 있다.
본 발명의 예시적인 실시예를 도 2a-2d를 참조하여 개시하기로 한다. 도 2a는 제조 프로세스의 제 1 단계의 전계효과 트랜지스터를 개략적으로 도시한 단면도이다. 활성 영역(202)과 트렌치 절연부(203, 204)가 기판(201)에 형성된다. 그 다음, 상기 기판(201) 위에 게이트 절연층(205)이 형성된다. 이에 후속하여, 상기 기판(201)과 상기 게이트 절연층(205) 위에 물질층(219)이 증착된다. 상기 물질 층(219)의 증착은 물리 기상 증착법(physical vapor deposition), 화학 기상 증착법(CVD) 및/또는 플라스마 화학 기상 증착법(plasma enhanced chemical vapor deposition)과 같은 증착 기술을 사용하여 수행될 수 있다.
물리적 증착법에 있어서, 물질은 가스 유동 및 확산과 같은 물리적 프로세스를 통해 소오스에서 증착 표면으로 운반된다. 상기 물질의 화학적 변화는 사실상 없다. 상기 증착 표면은 예를 들면 상기 게이트 절연층(205)의 표면이나 상기 층(219)의 표면일 수 있다. 상기 소오스에 있어서, 상기 물질의 증기를 생성하기 위하여 상기 물질을 열로 증발시킬 수 있다. 상기 증착 표면은 상기 증기에 노출된다. 상기 층(219)의 성장으로 인하여, 증기가 증착 표면에 응결된다. 이와는 달리, 스퍼터링(sputtering)이 물리적 증착법에 적용될 수 있다. 상기 물질로 구성된 타겟은 플라스마에서 추출된 이온으로 충격을 받는다. 이는 타겟으로부터 원자의 방출을 일으켜, 원자는 상기 증착 표면에 증착된다.
화학 증착법에 있어서, 상기 증착된 물질은 상기 증착 표면의 부근 위나 또는 증착 표면의 부근에서 일어나는 가스 반응체 사이에서 화학 반응으로 인해 형성 된다. 상기 반응의 고체 생성물질이 상기 증착 표면 위에 증착된다.
플라스마 화학기상 증착법은 화학 증착법의 변형으로, 상기 화학 반응은 예를 들면, 글로 방전(glow discharge)에 의해 생성될 수 있는 플라스마에서 일어난다. 플라스마 화학기상 증착법은 종래 화학 증착법의 온도보다 낮은 온도에서 물질을 증착할 수 있다는 것이 유리한 점이다.
본 발명의 특정한 실시예에 있어서, 상기 기판(201)의 물질은 다결정 실리콘으로 이루어지며, 상기 게이트 절연층(205)은 이산화실리콘으로 이루어지고, 상기 물질층(219)은 다결정 실리콘으로 이루어진다. 이러한 실시예에 있어서, 상기 층(219)의 층착은 화학 증착법 또는 저전압 화학 증착법 프로세스를 수행함으로써 성취될 수 있다. 상기 반응 가스는 실란(silane; SiH4)으로 이루어진다.
상기 층(219)의 증착에 후속하여, 상기 층(219) 위에 제 1 보호층이 형성된다. 일 실시예에 있어서, 상기 제 1 보호층(220)을 형성하는 단계는 상기 층(219)의 일부에 대한 열 산화 단계를 포함할 수 있다. 열 산화에 있어서, 상기 층(219)은 산소 또는 상승된 온도의 물과 같은 산화 대기(oxidizing ambient)에 노출된다. 그러므로, 상기 물질층(219)과 상기 산화 대기 사이의 화학 반응이 상기 물질의 산화물을 형성하게 한다.
열 산화는 급속한 열 산화에 의해 수행될 수 있다. 급속 열 산화(rapid thermal oxidation)에 있어서, 상기 전계효과 트랜지스터(200)는 상기 산화 대기에 노출되는 짧은 시간 동안 고온으로 가열된다. 이것은 예를 들면, 상기 전계효과 트 랜지스터(200)를 다수의 램프로부터의 방사로 조사함으로써 수행될 수 있다.
이와는 달리, 열 산화는 상기 산화 대기에 노출되는 동안 로(furnace)에서 상기 전계효과 트랜지스터(200)를 가열함으로써 수행될 수 있다. 로에서의 열산화동안, 온도는 급속한 열 산화보다 일반적으로 낮다. 로에서의 열산화 기간은 급속한 열 산화 기간보다 더 길 수 있다.
상기 열 산화에 있어서, 그 표면에 근접한 상기 층(219)의 일부가 산화된다. 그러므로, 상기 제 1 보호층(22)을 형성하는 상기 물질층(219)의 산화가 일어난다. 따라서, 상기 제 1 보호층(220)은 제 1 물질층(219)을 희생하여 성장한다. 상기 층(219)의 물질적인 손실은 상기 층(219)의 두께를 조절하는 것에 대응하여 변화한다. 상기 열 산화 프로세스를 고온에서 적용한다면, 상기 산화는 매우 빠르게 일어난다. 그러므로, 상기 열 산화의 기간 및 상기 적용 온도를 조절함으로써, 상기 제 1 보호층(220)의 두께를 조절할 수 있다. 기간이 더 길어지고 적용 온도가 더 높아진다면, 상기 제 1 보호층(220)의 두께는 더 두꺼워질 것이다.
열 산화는 급속 열 어닐링(rapid thermal annealing)으로 수행될 수도 있다. 급속 열 어닐링에 있어서, 상기 전계효과 트랜지스터는 상기 산화 대기가 없을 때는 고온으로 가열된다. 상기 급속 열 어닐링에서 적용된 온도는 상기 열산화시 적용된 온도보다 높을 수 있다. 상기 어닐링에 있어서, 상기 제 1 보호층(220)의 밀도를 높이기 위하여 상기 제 1 보호층(220)에서 있는 원자를 열 활성으로 재-배열할 수 있다. 이것은 에칭에 대하여 상기 제 1 보호층의 안정성을 증가시키기에 유리하다.
본 발명의 다른 실시예에 있어서, 상기 제 1 보호층을 형성하는 것은 물리기상 증착법, 화학 기상 증착법 및/또는 플라스마 화학기상 증착법을 포함할 수 있다. 이러한 프로세스는 상기 제 1 보호층(220)의 밀도를 높이기 위하여 급속한 열 어닐링으로 수행될 수 있다.
상기 제 1 보호층(220)은 상기 물질층(219)의 산화물을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 상기 물질층(219)은 다결정 실리콘으로 이루어지며, 상기 물질층 (220)은 이산화실리콘(SiO2)로 이루어질 수 있다.
상기 제 1 보호층(220)의 형성에 후속하여, 상기 제 1 보호층위에 코팅층(207)이 예를 들면, 물리적 증착법, 화학 증착법 또는 플라스마 화학기상 증착법에 의해 수행될 수 있다. 상기 코팅층(207)은 실리콘 질화물(silicon nitride) 또는 실리콘 산화질화물(silicon oxynitride)로 구성될 수 있으며, 그 두께는 대략 10-60nm일 수 있다. 그런 다음, 상기 게이트 절연층(205), 상기 층(219), 상기 제 1 보호층(220) 및 상기 코팅층(207)이 패터닝되고, 이는 이미 알려진 포토리소그래피 또는 에칭 프로세스에 의해 성취될 수 있다.
상기 포토리소그래피 패터닝에 있어서, 입사광과 상기 층(219)과 제 1 보호층(220)으로부터 반사된 빛 사이에 간섭이 생성하는 역효과(adverse effects)를 사실상 회피하도록 상기 코팅층(207)이 구성될 수 있다. 이러한 이유로, 상기 코팅층의 표면으로부터 반사된 상기 빛이 상기 코팅층(207)과 상기 제 1 보호층(220) 사이의 간섭 및/또는 상기 제 1 보호층(220)과 상기 층(219) 사이의 간섭으로부터 반 사된 빛과 치명적으로 간섭하도록 상기 코팅층(207)의 두께를 채택할 수 있다. 따라서, 상기 층(219)과 상기 제 1 보호층(220)의 반사율은 효과적으로 감소된다.
본 발명의 다른 실시예에 있어서, 입사광과 반사광 사이의 간섭은 포토리소그래피에서 사용되는 상기 포토레지스트를 관통하는 입사광을 흡수하는 물질의 코팅층(207)을 형성함으로써 사실상 극복할 수 있다. 이것은 상기 층(219)과 상기 제 1 보호층(220)에 의한 빛의 반사를 극복하는데 도움을 준다. 또한 서로 결합할 수 있는 입사광과 반사광 사이의 치명적인 간섭이 있도록 상기 입사광을 흡수하는 물질의 상기 코팅층(207)을 형성하고 상기 코팅층(207)의 상기 두께를 채택한다.
도 2b는 제조 프로세스의 후속 단계의 전계효과 트랜지스터를 개략적으로 도시한 단면도이다. 상기 게이트 절연층(205), 상기 층(219), 상기 제 1 보호층(220) 및 상기 코팅층(207)의 패터닝에 있어서, 상기 기판(201)과 상기 게이트 절연층(205) 위에 게이트 전극(206)이 형성된다. 상기 게이트 전극(206)은 상기 제 1 보호층(220)과 상기 코팅층(207)에 의해 덮여진 상면(216)을 포함한다. 또한, 상기 게이트 전극(206)은 측면(214, 215)을 포함한다.
상기 게이트 전극(206)의 형성에 이어서, 상기 기판(201)과 상기 게이트 전극(206)의 상기 측면(214, 215) 위에 제 2 보호층(208)이 형성된다. 상기 제 2 보호층(208)을 형성하는 것은 상기 측면(214, 215)에 가까운 상기 게이트 전극(206)의 일부와 상기 기판(201)의 표면에 가까운 상기 기판(201)의 일부분을 열 산화하는 단계를 포함할 수 있다. 상기 제 1 보호층(220)의 일 실시예의 형성시 사용되는 상기 열 산화와 유사하게, 상기 제 2 보호층(208)의 형성시 사용되는 상기 열 산화 는 급속 열 산화에 의해 또는 로 내의 열 산화에 의해 수행될 수 있으며, 급속한 열 어닐링이 후속될 수 있다.
상기 열 산화에 있어서, 상기 제 2 보호층(208)은 상기 측면(214, 215)에 인접한 상기 게이트 전극(206)의 일부분과 상기 기판(201)의 표면에 가까운 상기 기판(201)의 일부분을 희생하여 성장한다. 이러한 부분들의 물질적인 손실은 상기 게이트 전극(206)의 길이와 상기 활성 영역(202)의 깊이를 채택하는 것에 대응하여 변화할 수 있다.
상기 층(208)은 상기 층(219) 물질의 산화물과 상기 기판(201) 물질의 산화물을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 상기 기판(201)의 물질은 결정질(crystalline) 실리콘으로 이루어지며, 상기 게이트 전극(206)은 다결정질(polycrystalline) 실리콘으로 이루어지고, 상기 층(208)은 이산화실리콘으로 이루어진다.
상기 제 2 보호층(208)의 형성에 후속하여, 상기 코팅층(207)이 제거된다. 상기 코팅층(207) 제거단계는 상기 코팅층(207)의 물질을 선택적으로 제거하기 위하여 채택된 부식액에 상기 코팅층(207)을 노출하는 단계를 포함하며, 이에 반하여 상기 제 1 보호층(220)의 물질과 상기 제 2 보호층(208)의 물질은 사실상 상기 부식액에 영향을 받지 않고 남아있다. 따라서, 상기 코팅층(207)의 제거시, 상기 제 1 및 상기 제 2 보호층이 보전되고 상기 게이트 전극(206)과 상기 기판(201)을 상기 부식액의 영향으로부터 보호한다.
상기 코팅층(207)을 부식액에 노출하는 단계는 습식 화학 에칭(wet chemical etching)을 포함한다. 상기 습식 화학 에칭은 상기 코팅층을 상기 뜨거운 인산(hot phosphoric acid)에 노출하는 단계를 포함할 수 있다. 특히, 상기 코팅층을 상기 뜨거운 인산에 노출하는 단계는 본 발명의 일 실시예에서 상기 코팅층(207)을 선택적으로 제거하는데 사용될 수 있으며, 상기 코팅층(207)은 실리콘 질화물로 이루어진다.
도 2c는 상기 제조 프로세스의 더 진전된 단계의 상기 전계효과 트랜지스터(200)를 도시한 단면도이다. 상기 코팅층(207)을 제거한 다음, 확장된 소오스 영역(209)과 확장된 드레인 영역(210)이 상기 게이트 전극(206)에 인접한 상기 기판(201)에 형성된다. 이것은 도펀트 물질의 이온을 상기 기판(201)에 주입함으로써 완료된다. 도핑되지 않은 상기 기판(201)의 부분은 이온을 흡수하는 포토레지스트 층(도시하지 않음)으로 덮일 수 있다.
본 발명의 다른 실시예에 있어서, 상기 확장된 소오스 영역(209)과 확장된 드레인 영역(210)의 형성은 상기 코팅층(207)을 제거하기 전에 수행될 수 있다. 따라서, 이온주입시, 활동적인 이온을 가진 상기 게이트 절연층(205)과 상기 게이트 전극(206)의 조사가 효과적으로 극복될 수 있도록 하기 위하여, 상기 코팅층(207)은 상기 전계효과 트랜지스터(200)로 향하는 이온을 흡수한다.
상기 본 발명의 다른 실시예에 있어서, 상기 확장된 소오스 영역(209)과 확장된 드레인 영역(210)의 형성은 상기 제 2 보호층(208)을 형성하기 전에 수행될 수 있다.
스페이서 물질층(211)은 상기 기판(201), 상기 상면(216), 및 상기 측 면(214, 215) 위에 등각으로 증착된다. 상기 등각 증착으로 인하여, 상기 상면(216), 상기 측면(214, 215) 및 상기 기판(201) 위의 층(211)의 두께는 사실상 동일하다. 상기 스페이서 물질층(211)의 등각 증착은 물리 기상 증착법, 화학 기상 증착법 또는 플라스마 화학 기상 증착법에 의해 수행될 수 있다. 예시적인 일 실시예에 있어서, 상기 스페이서 물질은 실리콘 질화물(나이트라이드)로 이루어질 수 있다.
도 2d는 제조 프로세스의 완성 단계의 상기 전계효과 트랜지스터(200)를 도시한 단면도이다. 상기 스페이서 물질층(211)의 증착에 이어서, 이 층은 이방성으로 에칭된다. 상기 스페이서 물질이 선택적으로 제거되도록 하기 위하여, 이방성 에칭에서 사용된 부식액이 채택되고, 상기 제 1 보호층(220)과 상기 제 2 보호층(208)은 상기 부식액에 사실상 영향을 받지 않고 남아있다.
상기 스페이서 물질층(211)의 이방성 에칭은 건식 에칭(dry etching)으로 이루어질 수 있다. 상기 이방성 에칭 프로세스로 인하여, 상기 상면(216)의 부분과 상기 기판(201)의 상기 표면 위의 부분과 같이, 사실상 수평인 상기 스페이서 물질층(211)의 부분은 상기 측면(214, 215) 위의 부분과 같이 사실상 수직인 상기 스페이서 물질층(211)의 부분보다 더욱 빨리 제거된다. 따라서, 종래 기술에 따른 상기 전계효과 트랜지스터(100)에서의 상기 측벽 스페이서(117, 118)과 유사한 측벽 스페이서(217, 218)는 상기 게이트 전극에 인접하여 형성된다.
상기 제 1 보호층(220)과 상기 제 2 보호층(208)은 상기 부식액의 영향을 사실상 받지 않으므로, 상기 기판(201)과 상기 게이트 전극(206)을 상기 부식액에 노 출되는 것으로부터 보호한다. 따라서, 게이트 전극(206)의 부식이 효과적으로 극복되거나 감소된다.
상기 측벽 스페이서(217, 218)의 형성에 후속하여, 도펀트 물질의 이온을 상기 기판(201)에 주입함으로써, 상기 기판(201) 내에 소오스 영역(212)과 드레인 영역(213)이 형성된다. 상기 이온주입시, 상기 소오스 영역(212)이 상기 게이트 전극(206)으로부터 간격을 가지고 분리되도록 하기 위하여 상기 측벽 스페이서(217)는 이온을 흡수한다. 이와 유사하게, 상기 측벽 스페이서(218)가 이온을 흡수하기 때문에, 상기 드레인 영역(213)은 상기 게이트 전극(206)으로부터 간격을 가지고 분리된다.
마지막으로, 어닐링 단계는 상기 활성 영역(202), 상기 소오스 영역(212), 상기 확장된 소오스 영역(209), 상기 드레인 영역(213) 및 상기 확장된 드레인 영역(210)에 있는 도펀트를 활성화하여 수행될 수 있다.
도 3a-3d는 본 발명의 다른 실시예를 도시한 단면도이다. 도 3a는 본 발명의 실시예에 따른 제조 프로세스의 제 1 단계에 있는 전계효과 트랜지스터를 도시한 도면이다. 활성 영역(302)과 트렌치 영역(303, 304)이 기판(301)에 형성된다. 이들 피쳐는 이온 주입, 증착, 산화 및 포토리소그래피의 진보된 기술을 사용하여 형성될 수 있다.
측면(314, 315)과 상면(316)을 구비한 게이트 전극(306)이 게이트 절연층(305)과 상기 기판(301) 위에 형성된다. 상기 상면(316)은 코팅층(307)으로 덮여 있다. 먼저, 상기 게이트 절연층(305)이 상기 기판(301) 위에 증착된다. 그런 다 음, 도 2a에 도시한 층(219)과 유사한 게이트 전극 물질층이 상기 게이트 절연층(305)과 상기 기판(301) 위에 증착된다. 상기 코팅층(307)은 상기 게이트 전극 물질층 위에 증착된다. 이에 후속하여, 상기 게이트 절연층(305), 상기 게이트 전극 물질 층 및 상기 코팅층(307)이 패터닝되어 상기 게이트 전극(306)을 형성한다. 이는 포토리소그래피 및 에칭 기술을 수행하여 완료될 수 있다. 도 2a-2d를 참고하여 개시된 본 발명의 실시예의 상기 코팅층(207)과 유사하게, 포토리소그래피시, 입사광과 반사광 사이의 간섭에서 생기는 역효과를 사실상 극복하기 위하여 상기 코팅층(307)이 구성될 수 있다.
상기 기판(301)을 구성하는 물질은 실리콘으로 이루어질 수 있다. 상기 게이트 절연층(305)은 실리콘 다이옥사이드로 이루어질 수 있다. 상기 물질층은 다결정 실리콘으로 이루어질 수 있으며, 상기 코팅층(307)의 물질은 실리콘 나이트라이드로 이루어질 수 있다.
제 1 보호층(320)이 상기 게이트 전극(306)의 상기 측면(314, 315)의 위와 상기 기판(301)의 위에 형성된다. 도 2a-2d를 참고하여 개시된 본 발명의 실시예의 상기 제 1 보호층(220)과 상기 제 2 보호층(208)의 형성과 유사하게, 상기 제 1 보호층(320)을 형성하는 단계는, 상기 측면(314, 315)과 가까운 상기 게이트 전극(306)의 부분과 상기 기판(301)과 가까운 상기 기판(301)의 부분을 열 산화하는 단계를 포함할 수 있다. 상기 열 산화는 로 내에서 또는 급속한 열 산화에 의해 수행될 수 있으며, 급속한 열 어닐링이 후속될 수 있다.
예시적인 일 실시예에 있어서, 상기 제 1 보호층(320)의 물질은 상기 게이트 전극(306) 물질의 산화물과 상기 기판(301) 물질의 산화물로 이루어질 수 있다. 본 발명의 일 실시예에 있어서, 상기 게이트 전극(306)은 다결정 실리콘으로 이루어지며, 상기 기판(301)의 물질은 결정질 실리콘으로 이루어지고, 상기 제 1 보호층(320)은 실리콘 다이옥사이드로 이루어진다.
이에 후속하여, 상기 코팅층(307)이 제거되는 바, 이는 상기 코팅층(307)을 상기 코팅층(307)의 물질을 선택적으로 제거하기 위하여 채택된 부식액에 노출시킴으로써 완료된다. 반면 상기 제 1 보호층의 물질은 상기 부식액에 사실상 영향을 받지 않는다.
도 2a-2d를 참고하여 개시된 본 발명에 따른 일 실시예에서 코팅층(207)을 제거하는 것과 유사하게, 상기 코팅층(307)을 제거하는 것은 코팅층(307)을 인산에 노출시키는 단계를 포함하는 습식 화학 에칭단계를 포함할 수 있다. 습식 화학 에칭은 상기 코팅층(307)의 물질을 에칭하는데 높은 선택성을 제공하므로, 상기 게이트 전극(306)이 상기 에칭 프로세스에 의해 사실상 손상을 입지 않거나 또는 상기 게이트 전극의 손실이 최소한으로 적어진다.
상기 코팅층(307)을 제거하고 나서, 상기 제 1 보호층(320)을 제거한다. 이것은 상기 제 1 보호층(320)의 물질을 선택적으로 제거하기 위하여 채택된 부식액에 상기 제 1 보호층(320)을 노출함으로써 완료될 수 있으며, 이에 반하여, 상기 게이트 전극(306)의 물질과 상기 기판(301)의 물질은 상기 부식액에 사실상 영향을 받지 않는다.
상기 제 1 보호층(320)을 제거하는 단계는 습식 화학 에칭에 의해 수행될 수 있다. 본 발명의 실시예에 있어서, 상기 제 1 보호층(320)은 실리콘 다이옥사이드로 이루어지며, 이것은 상기 전계효과 트랜지스터(300)를 플루오르화 수소산(hydrofluoric acid)의 수용액에 담금으로서 완료될 수 있다. 습식 화학 에칭은 에칭 프로세스에 대하여 특별하게 높은 선택성을 제공하므로, 상기 게이트 전극이 상기 에칭 프로세스에 의해 사실상 손상을 입지 않거나 또는 상기 게이트 전극의 손실이 최소한으로 적어진다.
도 3b은 상기 제조 프로세스의 다음 단계에 있는 상기 전계효과 트랜지스터(300)를 도시한 도면이다. 상기 게이트 전극(306)의 상기 측면(314, 315), 상기 게이트 전극(306)의 상면 및 상기 기판(301)의 상기 표면 위에 제 2 보호층이 형성된다. 이것은 열 산화에 의해 또는 물리 기상 증착법, 화학 기상 증착법 및/또는 플라스마 화학 기상 증착법에 의해 완료될 수 있다. 상기 제 2 보호층의 물질은 실리콘 다이옥사이드로 이루어질 수 있다.
본 발명의 다른 실시예에 있어서, 상기 제 1 보호층(320)은 상기 제 2 보호층(308)을 형성하기 전에는 제거되지 않는다. 그 대신에, 상기 제 1 보호층(320)은 상기 전극(306)의 상기 측면과 상기 기판(301)의 상기 측면에 남아있고, 상기 제 2 보호층(308)으로 덮여 있으며, 상기 제 2 보호층(308)에 병합(incorporate)된다. 이는 상기 제 1 보호층(320)을 상기 부식액에 노출시키는 단계를 생략할 수 있으므로, 상기 전계효과 트랜지스터(300)의 생산 비용을 줄이는 장점이 있다.
확장된 소오스 영역(309)과 확장된 드레인 영역(310)이 상기 게이트 전극(306)에 인접한 기판(301)에 형성된다. 이것은 상기 기판(301)에 도펀트 물질의 이온을 주입시킴으로써 완료될 수 있다. 도핑되지 않은 상기 전계효과 트랜지스터(300)의 외부에 있는 상기 기판(301)의 부분은 이온을 흡수하는 포토레지스트 층(도시하지 않음)으로 덮일 수 있다.
본 발명의 다른 실시예에 있어서, 상기 제 1 보호층(320)을 형성하는 단계, 상기 제 1 보호층(320)을 제거하는 단계 또는 상기 제 2 보호층(308)을 형성하는 단계 이전에, 상기 확장된 소오스 영역(309)과 확장된 드레인 영역(310)을 형성하는 단계가 수행될 수 있다.
도 2a-2c를 참고하여 개시된 본 발명의 실시예와 유사하게, 스페이서 물질층(311)은 상기 게이트 전극(316)의 상기 측면(314, 315) 상기 게이트 전극(306)의 상기 상면(316) 및 상기 기판(301) 위에 등각으로 증착된다. 상기 스페이서 물질층(311)은 도 3c에 도시한 바와 같이, 측벽 스페이서(317, 318)를 형성하기 위해 이방성으로 에칭된다.
상기 스페이서 물질층(311)의 이방성 에칭은 상기 스페이서 물질을 선택적으로 제거하기 위하여 채택된 부식액에 상기 스페이서 물질층(311)을 노출시키는 단계를 포함할 수 있으며, 이에 반하여 상기 제 2 보호층(308)은 상기 부식액에 사실상 영향을 받지 않는다. 따라서, 상기 제 2 보호층(308)은 상기 게이트 전극(306)과 상기 기판(301)이 상기 부식액에 노출되는 것으로부터 보호하므로, 상기 게이트 전극(306)과 상기 기판(301)의 바람직하지 않은 부식을 극복하거나 감소시키기에 유리하다.
상기 측벽 스페이서(317, 318)를 형성한 다음, 소오스 영역(312) 및 드레인 영역(313)이 상기 기판(301)에 형성된다. 이것은 도펀트 물질의 이온을 상기 기판(301)에 주입시킴으로써 완료될 수 있다. 상기 측벽 스페이서(317, 318)가 이온을 흡수하기 때문에, 상기 소오스 영역(312)과 상기 드레인 영역(313)은 상기 게이트 전극(306)으로부터 간격을 두고 분리된다.
마지막으로, 상기 전계효과 트랜지스터(300)는 상기 활성 영역(302), 상기 소오스 영역(312), 상기 확장된 소오스 영역(309) 및 상기 확장된 드레인 영역(310)의 도펀트를 활성화하는 어닐링 단계를 수행함으로써 완료될 수 있다.
본 발명은 전계효과 트랜지스터의 형성만으로 한정되는 것은 아니다. 그 대신에, 본 발명은 일반적으로 기판 위의 피쳐(feature)에 인접한 측벽의 형성에 더욱 적용될 수 있다. 예를 들면, 본 발명은 전기적인 전도성 라인의 형성에 적용될 수 있다.
앞서 개시한 특정 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명은 본 명세의 내용으로 혜택을 입는 본 기술 분야에서 숙련된 자들에 의해 변형되고 다르지만 등가적인 방식으로 실행될 수 있다. 예를 들면, 앞서 설명한 프로세스 단계는 다른 순서로 수행될 수 있다. 더욱이 개시한 구성이나 설계로 본 발명을 제한하려는 것이 아니고, 이하의 청구범위에 개시된 바와 같다. 따라서, 상기 개시한 특정 실시예는 수정 또는 변형될 수 있으며, 위의 모든 변형은 본 발명의 정신 및 양상내에서 고려되어야 함은 물론이다. 따라서, 여기에서 추구된 보호는 이하의 청구범위 내에서 설명된다.

Claims (15)

  1. 측벽 스페이서를 형성하는 방법으로서,
    측면 및 제 1 보호층과 상기 제 1 보호층 위에 형성된 코팅층으로 덮인 상면을 구비한 피쳐를 기판 위에 형성하는 단계,
    상기 측면과 상기 기판 위에 제 2 보호층을 형성하는 단계,
    상기 코팅층을 제거하는 단계,
    상기 기판 및 상기 측면 위와 상기 상면의 위에 스페이서 물질층을 등각으로 증착하는 단계 및,
    상기 스페이서 물질층을 이방성으로 에칭하는 단계를 포함하는 것을 특징으로 하는 측벽 스페이서 형성방법.
  2. 제 1 항에 있어서, 상기 피쳐를 형성하는 단계는
    상기 기판 위에 물질층을 증착하는 단계,
    상기 물질층 위에 상기 제 1 보호층을 형성하는 단계,
    상기 제 1 보호층 위에 상기 코팅층을 증착하는 단계 및,
    상기 물질층, 상기 제 1 보호층 및 상기 코팅층을 패터닝하는 단계를 포함하는 것을 특징으로 하는 측벽 스페이서 형성방법.
  3. 제 2 항에 있어서, 상기 물질층은 다결정 실리콘인 것을 특징으로 하는 측벽 스페이서 형성방법.
  4. 제 2 항에 있어서, 상기 제 1 보호층을 형성하는 단계는 상기 물질층의 일부에 대한 열산화 프로세스를 수행하는 단계를 포함하는 것을 특징으로 하는 측벽 스페이서 형성방법.
  5. 제 1 항에 있어서, 상기 피쳐는 게이트 전극인 것을 특징으로 하는 측벽 스페이서 형성방법.
  6. 제 1 항에 있어서, 상기 제 1 보호층과 상기 제 2 보호층 중에서 적어도 하나는 실리콘 다이옥사이드로 구성되는 것을 특징으로 하는 측벽 스페이서 형성방법.
  7. 제 1 항에 있어서, 상기 코팅층은 실리콘 나이트라이드를 포함하는 것을 특징으로 하는 측벽 스페이서 형성방법.
  8. 제 1 항에 있어서, 상기 제 2 보호층을 형성하는 단계는 상기 피쳐의 일부와 상기 기판의 일부에 대한 열산화 프로세스를 수행하는 것을 특징으로 하는 측벽 스페이서 형성방법.
  9. 측벽 스페이서를 형성하는 방법으로서,
    측면 및 코팅층으로 덮인 상면을 구비한 피쳐를 기판 위에 형성하는 단계,
    상기 측면과 상기 기판 위에 제 1 보호층을 형성하는 단계,
    상기 코팅층을 제거하는 단계,
    상기 측면, 상기 상면 및 상기 기판 위에 제 2 보호층을 형성하는 단계,
    상기 측면, 상기 상면 및 상기 기판 위에 스페이서 물질층을 등각으로 증착하는 단계 및,
    상기 스페이서 물질층을 이방성으로 에칭하는 단계를 포함하는 것을 특징으로 하는 측벽 스페이서 형성방법.
  10. 제 9 항에 있어서, 상기 피쳐를 형성하는 단계는
    상기 기판 위에 물질층을 증착하는 단계,
    상기 물질층 위에 상기 코팅층을 증착하는 단계 및,
    상기 물질층 및 상기 코팅층을 패터닝하는 단계를 포함하는 것을 특징으로 하는 측벽 스페이서 형성방법.
  11. 제 10 항에 있어서, 상기 물질은 다결정 실리콘인 것을 특징으로 하는 측벽 스페이서 형성방법.
  12. 제 9 항에 있어서, 상기 제 1 보호층을 제거하는 단계를 또한 포함하며, 상 기 제 1 층 제거단계는 상기 코팅층을 제거한 후에 수행되는 것을 특징으로 하는 측벽 스페이서 형성방법.
  13. 제 9 항에 있어서, 상기 피쳐는 게이트 전극인 것을 특징으로 하는 측벽 스페이서 형성방법.
  14. 제 9 항에 있어서, 상기 제 1 보호층을 형성하는 단계는 상기 피쳐의 일부와 상기 기판의 일부에 대한 열산화 프로세스를 수행하는 단계를 포함하는 것을 특징으로 하는 측벽 스페이서 형성방법.
  15. 제 9 항에 있어서, 상기 제 2 보호층을 형성하는 단계는 상기 피쳐의 일부와 상기 기판의 일부에 대한 열산화 프로세스를 수행하는 단계를 포함하는 것을 특징으로 하는 측벽 스페이서 형성방법.
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