JP2009200460A - 半導体素子およびその製造方法 - Google Patents

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Abstract

【課題】半導体素子のゲートパターン形成工程の際にゲート電極膜をパターニングした後、ゲート電極膜の露出した表面、すなわちゲート電極膜の側壁を保護膜で包むことにより、後続の熱工程、洗浄工程およびエッチング工程の際にゲート電極膜の酸化を防止することが可能なフローティングゲート型フラッシュメモリの半導体素子およびその製造方法の提供。
【解決手段】半導体素子は、半導体基板１００上に順次積層されたトンネル絶縁膜１０１、フローティングゲート用導電膜１０２、誘電体膜１０３、コントロールゲート用導電膜１０４、およびタングステン膜で形成されたゲート電極膜１０５、並びに、ゲート電極膜１０５の側壁に、窒化膜１０７ａおよび酸化膜１０７ｂからなる二重膜で形成された保護膜１０７を含む。
【選択図】図６

Description

本発明は、半導体素子およびその製造方法に係り、特に、ゲートパターンを形成するための半導体素子およびその製造方法に関する。
一般に、半導体素子のフラッシュメモリ素子は、フローティングゲート用導電膜、誘電体膜、コントロールゲート用導電膜、およびゲート電極をパターニングしてゲートパターンを形成する。
図１は従来の技術に係る半導体メモリ素子のゲートパターンを形成するための素子の断面図である。
図１を参照すると、半導体基板１０上にトンネル絶縁膜１１、フローティングゲート用導電膜１２、誘電体膜１３、コントロールゲート用導電膜１４、ゲート電極膜１５およびハードマスク膜１６を順次積層して形成する。その後、ハードマスクをパターニングし、これを用いたエッチング工程を行ってゲート電極膜１５をパターニングする。
通常５０ｎｍ以下の半導体素子では、ゲート電極膜１５としてタングステンシリサイド（Ｗｓｉｘ）膜を使用する場合、タングステンシリサイド（Ｗｓｉｘ）膜自体の比抵抗が高くてワードラインの抵抗（Ｒｓ）が増加し、プログラム速度および読み出し速度が低下する。これを解決するためには、タングステンシリサイド（Ｗｓｉｘ）膜の厚さを増加させなければならないが、これは、ワードラインのパターニング工程が難しく、ワードラインを電気的に分離させる素子分離膜内にボイド(Void)が発生するおそれがある。したがって、タングステンシリサイド（Ｗｓｉｘ）膜よりも比抵抗が低いタングステン（Ｗ）膜を用いてゲート電極膜を形成する方法が研究中である。
ところが、タングステン膜は、熱工程によって酸化し易く、洗浄工程の際に洗浄溶液によって腐食し易く或いは酸化して溶解するので、後続工程の制約が多い。
そこで、本発明の目的は、半導体素子のゲートパターン形成工程の際にゲート電極膜をパターニングした後、ゲート電極膜の露出した表面、すなわちゲート電極膜の側壁を保護膜で包むことにより、後続の熱工程、洗浄工程およびエッチング工程の際にゲート電極膜の酸化を防止することが可能な半導体素子およびその製造方法を提供することにある。
上記目的を達成するために、本発明の一実施例に係る半導体素子は、半導体基板上に順次積層されたトンネル絶縁膜、フローティングゲート用導電膜、誘電体膜、コントロールゲート用導電膜、およびゲート電極膜、並びに前記ゲート電極膜の側壁に形成された保護膜を含むことを特徴とする。
前記保護膜は窒化膜である。前記保護膜は窒化膜および酸化膜からなる二重膜で形成することができる。前記窒化膜の厚さは２０Å〜１００Åである。前記酸化膜の厚さは２０Å〜１５０Åである。前記ゲート電極膜はタングステン（Ｗ）から構成される。
本発明の一実施例に係る半導体素子の製造方法は、半導体基板上にトンネル絶縁膜、第１導電膜、誘電体膜、第２導電膜、およびゲート電極膜を順次積層する段階と、前記ゲート電極膜をパターニングして前記第２導電膜を露出させる段階と、前記ゲート電極膜の側壁に保護膜を形成する段階と、露出した前記第２導電膜、誘電体膜、および第１導電膜をエッチングしてゲートパターンを形成する段階とを含む。
前記保護膜は窒化膜および酸化膜の二重膜で形成する。前記窒化膜の厚さは２０Å〜１００Åとし、前記酸化膜の厚さは２０Å〜１５０Åとする。
前記ゲート電極膜を形成した後、ハードマスクパターンを形成する段階をさらに含む。
前記第１導電膜および第２導電膜はポリシリコン膜で形成する。前記誘電体膜は、第１酸化膜、窒化膜および第２酸化膜からなるＯＮＯ構造で形成する。
前記ゲート電極膜はタングステン（Ｗ）で形成する。
また、本発明の一実施例に係る半導体素子の製造方法は、半導体基板上にトンネル絶縁膜、第１導電膜、誘電体膜、第２導電膜、ゲート電極膜、およびハードマスクパターンを順次積層する段階と、前記ハードマスクパターンを用いたエッチング工程を行い、前記ゲート電極膜をパターニングする段階と、後続の工程による前記ゲート電極膜の酸化および水素イオン浸透を抑制するために、前記ゲート電極膜の側壁に第１保護膜を形成する段階と、前記誘電体膜のエッチング工程の際に前記第１保護膜のエッチング損傷を防止するために、前記第１保護膜の表面に第２保護膜を形成する段階と、露出した前記第２導電膜、誘電体膜、および第１導電膜をエッチングしてゲートパターンを形成する段階とを含む。
前記第１保護膜は窒化膜で形成する。前記第２保護膜は酸化膜で形成する。
前記第１保護膜の厚さは２０Å〜１００Åとし、前記第２保護膜の厚さは２０Å〜１５０Åとする。
本発明は、半導体素子のゲートパターン形成工程の際にゲート電極膜をパターニングした後、ゲート電極膜の露出した表面、すなわちゲート電極膜の側壁を保護膜で包むことにより、後続の熱工程、洗浄工程およびエッチング工程の際にゲート電極膜の酸化を防止することが可能な半導体素子およびその製造方法を提供する。
また、本発明は、保護膜を窒化膜および酸化膜からなる二重膜で形成することにより、後続の誘電体膜エッチング工程の際に保護膜のエッチング損傷を抑制することができる。
以下に添付図面を参照しながら、本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は、本発明の開示を完全たるものにし且つ当該技術分野における通常の知識を有する者に本発明の範疇をより完全に知らせるために提供されるものである。なお、本発明の範囲は特許請求の範囲によって理解されるべきである。
図２〜図６は本発明の一実施例に係る半導体素子の製造方法を説明するための素子の断面図である。
図２を参照すると、半導体基板１００上にトンネル絶縁膜１０１、第１導電膜となるフローティングゲート用導電膜１０２、誘電体膜１０３、第２導電膜となるコントロールゲート用導電膜１０４、ゲート電極膜１０５、およびハードマスク膜１０６を順次積層して形成する。
この際、フローティングゲート用導電膜１０２およびコントロールゲート用導電膜１０４はポリシリコン膜を用いて形成することができ、誘電体膜１０３は第１酸化膜１０３ａ、窒化膜１０３ｂ、および第２酸化膜１０３ｃからなるＯＮＯ構造で形成することが好ましい。ゲート電極膜１０５はタングステン（Ｗ）膜で形成することが好ましい。
フローティングゲート用導電膜１０２は、不純物が含有されていない非晶質ポリシリコン膜と、不純物が含有されたポリシリコン膜とからなる二重膜で形成することが好ましい。
図面には示していないが、コントロールゲート用導電膜１０４を形成した後、ゲート電極膜１０５を形成する前に拡散防止膜を形成することが好ましい。
図３を参照すると、ハードディスク膜上にフォトレジストパターンを形成した後、フォトレジストパターンを用いたエッチング工程を行う。すなわち、ハードマスク膜をパターニングしてハードマスクパターン１０６ａを形成する。
その後、ハードマスクパターン１０６ａをエッチングマスクとして用いるエッチング工程を行ってゲート電極膜１０５をパターニングする。この際、エッチング工程の際に第２導電膜となるコントロールゲート用導電膜１０４の上部が露出するように行うことが好ましい。
図４を参照すると、パターニングされたゲート電極膜１０５およびハードマスクパターン１０６ａを含んだ全体構造上に保護膜１０７を形成する。保護膜１０７は、窒化膜のみからなる単一膜で形成可能であるが、窒化膜１０７ａおよび酸化膜１０７ｂからなる二重膜で形成することが好ましい。
窒化膜１０７ａは、２０Å〜１００Åの厚さに形成することが好ましい。酸化膜１０７ｂは、２０Å〜１５０Åの厚さに形成することが好ましい。
図５（ａ）および図５（ｂ）は窒化膜の厚さによるタングステン膜の酸化度および浸透度の増減を示すグラフである。
図５（ａ）および図５（ｂ）を参照すると、図４の保護膜１０７を窒化膜で形成する場合、窒化膜は後続の熱工程によるゲート電極膜（タングステン）の酸化および水素イオン（Ｈ＋）の浸透を効果的に防止するためには一定の厚さ以上に蒸着されなければならない。また、窒化膜は後続の誘電体膜１０３エッチング工程の際にエッチング選択比が高くてエッチング損傷を受け、これを防止するために厚さを増加させなければならない。これにより、ゲートパターン間の距離が狭くなって素子の集積度が減少するおそれがある。このために、図４に示したように、保護膜１０７を第１保護膜となる窒化膜１０７ａおよび第２保護膜となる酸化膜１０７ｂからなる二重膜で形成することが好ましい。すなわち、第２保護膜となる酸化膜１０７ｂが第１保護膜となる窒化膜１０７ａのエッチング損傷を防止して窒化膜１０７ａの厚さを維持することができる。
図６を参照すると、エッチング工程を行い、コントロールゲート用導電膜１０４の上部およびハードマスクパターン１０６ａの上部に形成された保護膜１０７を除去する。すなわち、ゲート電極１０５の側壁に第１保護膜となる保護膜１０７を残留させる。
その後、露出するコントロールゲート用導電膜１０４、誘電体膜１０３、およびフローティングゲート用導電膜１０１をエッチングして半導体素子のゲートパターンを形成する。
本発明の技術思想は前記好適な実施例によって具体的に記述されたが、前述した実施例は、本発明を説明するためのもので、制限するものではないことに留意すべきである。また、本発明の技術分野における通常の知識を有する者であれば、本発明の技術思想の範囲内で多様な実施が可能であることを理解することができるであろう。
本発明の活用例として、半導体素子およびその製造方法に適用出来、特に、ゲートパターンを形成するための半導体素子およびその製造方法に適用出来る。
従来の技術に係る半導体素子の製造方法を説明するための素子の断面図である。 本発明の一実施例に係る半導体素子の製造方法を説明するための素子の断面図である。 本発明の一実施例に係る半導体素子の製造方法を説明するための素子の断面図である。 本発明の一実施例に係る半導体素子の製造方法を説明するための素子の断面図である。 窒化膜の厚さによるタングステン膜の酸化度および浸透度の増減を示すグラフである。 本発明の一実施例に係る半導体素子の製造方法を説明するための素子の断面図である。
符号の説明
１００…半導体基板
１０１…トンネル絶縁膜
１０２…フローティングゲート用導電膜
１０３…誘電体膜
１０４…コントロールゲート用導電膜
１０５…ゲート電極膜
１０６…ハードマスク膜
１０７…保護膜

Claims (19)

  1. 半導体基板上に順次積層されたトンネル絶縁膜、フローティングゲート用導電膜、誘電体膜、コントロールゲート用導電膜、およびゲート電極膜、並びに前記ゲート電極膜の側壁に形成された保護膜を含むことを特徴とする、半導体素子。
  2. 前記保護膜は窒化膜であることを特徴とする、請求項１に記載の半導体素子。
  3. 前記保護膜は窒化膜および酸化膜からなる二重膜であることを特徴とする、請求項１に記載の半導体素子。
  4. 前記窒化膜の厚さは２０Å〜１００Åであることを特徴とする、請求項３に記載の半導体素子。
  5. 前記酸化膜の厚さは２０Å〜１５０Åであることを特徴とする、請求項３に記載の半導体素子。
  6. 前記ゲート電極膜はタングステン（Ｗ）から構成されることを特徴とする、請求項１に記載の半導体素子。
  7. 半導体基板上にトンネル絶縁膜、第１導電膜、誘電体膜、第２導電膜、およびゲート電極膜を順次積層する段階と、
    前記ゲート電極膜をパターニングして前記第２導電膜を露出させる段階と、
    前記ゲート電極膜の側壁に保護膜を形成する段階と、
    露出した前記第２導電膜、前記誘電体膜、および前記第１導電膜をエッチングしてゲートパターンを形成する段階と、
    を含むことを特徴とする、半導体素子の製造方法。
  8. 前記保護膜は窒化膜および酸化膜の二重膜で形成することを特徴とする、請求項７に記載の半導体素子の製造方法。
  9. 前記窒化膜の厚さは２０Å〜１００Åとすることを特徴とする、請求項８に記載の半導体素子の製造方法。
  10. 前記酸化膜の厚さは２０Å〜１５０Åとすることを特徴とする、請求項８に記載の半導体素子の製造方法。
  11. 前記ゲート電極膜を形成した後、ハードマスクパターンを形成する段階をさらに含むことを特徴とする、請求項７に記載の半導体素子の製造方法。
  12. 前記第１導電膜および前記第２導電膜はポリシリコン膜で形成することを特徴とする、請求項７に記載の半導体素子の製造方法。
  13. 前記誘電体膜は、第１酸化膜、窒化膜および第２酸化膜からなるＯＮＯ構造で形成することを特徴とする、請求項７に記載の半導体素子の製造方法。
  14. 前記ゲート電極膜はタングステン（Ｗ）で形成することを特徴とする、請求項７に記載の半導体素子の製造方法。
  15. 半導体基板上にトンネル絶縁膜、第１導電膜、誘電体膜、第２導電膜、ゲート電極膜、およびハードマスクパターンを順次積層する段階と、
    前記ハードマスクパターンを用いたエッチング工程を行い、前記ゲート電極膜をパターニングする段階と、
    後続の工程による前記ゲート電極膜の酸化および水素イオン浸透を抑制するために、前記ゲート電極膜の側壁に第１保護膜を形成する段階と、
    前記誘電体膜のエッチング工程の際に前記第１保護膜のエッチング損傷を防止するために、前記第１保護膜の表面に第２保護膜を形成する段階と、
    露出した前記第２導電膜、前記誘電体膜、および前記第１導電膜をエッチングしてゲートパターンを形成する段階と、
    を含むことを特徴とする、半導体素子の製造方法。
  16. 前記第１保護膜は窒化膜で形成することを特徴とする、請求項１５に記載の半導体素子の製造方法。
  17. 前記第２保護膜は酸化膜で形成することを特徴とする、請求項１５に記載の半導体素子の製造方法。
  18. 前記第１保護膜の厚さは２０Å〜１００Åとすることを特徴とする、請求項１５に記載の半導体素子の製造方法、
  19. 前記第２保護膜の厚さは２０Å〜１５０Åとすることを特徴とする、請求項１５に記載の半導体素子の製造方法。
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