KR101035610B1 - 비휘발성 메모리 소자 및 그 제조방법 - Google Patents

비휘발성 메모리 소자 및 그 제조방법 Download PDF

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Abstract

본 발명은 비휘발성 메모리 셀의 크기를 감소시킬 수 있도록 한 비휘발성 메모리 소자 및 그 제조방법에 관한 것이다.
본 발명에 따른 비휘발성 메모리 소자는 반도체 기판에 교차하도록 형성된 엑티브 층 및 게이트 패턴에 의해 형성되는 복수의 소노스 단위 셀을 포함하는 비휘발성 메모리 소자에 있어서, 상기 소노스 단위 셀 각각은, 상기 엑티브 층으로 이루어진 공통 소스; 상기 공통 소스가 제 1 간격을 가지도록 공통 소스와 교차되게 형성되는 복수의 게이트 패턴 및 공통 소스를 노출시키는 컨택홀을 포함하며, 상기 엑티브 층의 길이 방향으로 인접한 상기 소노스 단위 셀 사이의 간격은 상기 제 1 간격보다 좁은 것을 특징으로 한다.
이러한 구성에 의하여 본 발명은 소노스 단위 셀 간의 간격을 감소시킴으로써 비휘발성 메모리 셀의 크기를 감소시킬 수 있다.
소노스(SONOS), 공통 소스, 단위 셀, 게이트 패턴, 마스크

Description

비휘발성 메모리 소자 및 그 제조방법{NON-VOLATILE MEMORY DEVICE AND METHOD FOR MANUFACTURING THEREOF}
본 발명은 비휘발성 메모리 소자에 관한 것으로, 특히 비휘발성 메모리 셀의 크기를 감소시킬 수 있도록 한 비휘발성 메모리 소자 및 그 제조방법에 관한 것이다.
플래쉬 메모리 장치는 전원이 공급되지 않더라도 메모리 셀에 저장되어 있는 정보를 유지할 뿐만 아니라, 회로기판(Circuit board)에 장착되어 있는 상태로 고속의 전기적 소거가 가능한 비휘발성 메모리 장치이다.
전자적 고쳐 쓰기가 가능한 비휘발성 메모리를 EEPROM(Electrically Erasable Programmable ROM)이라 부르고 있는데, 플로팅 게이트(floating gate)형 셀을 사용하는 구조가 그동안 널리 이용되었다.
최근 고집적화가 급속히 진행됨에 따라, 종래의 플로팅 게이트형 셀의 축소가 매우 절실하게 요구되고 있지만, 프로그램/소거시 높은 전압이 요구되고 터널 정의 등 공정상의 마진 확보가 어렵기 때문에 더 이상의 축소는 거의 불가능하다. 이러한 이유로 플로팅 게이트형 셀을 대체할 비휘발성 메모리소자로서 SONOS, FeRAM, SET, NROM 등 다방면의 연구가 진행 중에 있으며, 그 중 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 셀은 플로팅 게이트형 셀을 대체할 차세대 셀로 가장 주목받고 있다.
도 1은 종래의 소노스 셀 어레이를 나타내는 도면이다.
도 1을 참조하면, 종래의 소노스 셀 어레이는 엑티브 영역에 형성된 공통 소스(10)와 게이트 패턴(20)의 교차되는 영역에 마련된 복수의 소노스 유닛 셀을 포함하여 구성된다. 이때, 공통 소스(10)와 게이트 패턴(20)의 미스 얼라인(Missalign) 및 임계치수(CD)의 변동으로부터 게이트 패턴(20)의 길이를 일정하게 유지하기 위하여, 공통 소스(10)는 게이트 패턴(20)의 측면으로 돌출(a)되도록 형성된다. 이러한, 공통 소스(10)의 돌출(a)로 인하여 비휘발성 메모리 셀의 크기를 증가하는 문제점이 있다.
상기와 같은 문제점을 해결하기 위하여, 본 발명은 비휘발성 메모리 셀의 크기를 감소시킬 수 있도록 한 비휘발성 메모리 소자 및 그 제조방법을 제공하는데 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 비휘발성 메모리 소자는 반도체 기판에 교차하도록 형성된 엑티브 층 및 게이트 패턴에 의해 형성되는 복수의 소노스 단위 셀을 포함하는 비휘발성 메모리 소자에 있어서, 소노스 단위 셀 각각은, 엑티브 층으로 이루어진 공통 소스와, 공통 소스가 제 1 간격을 가지도록 공통 소스와 교차되게 형성되는 복수의 게이트 패턴 및 공통 소스를 노출시키는 컨택홀을 포함하며, 엑티브 층의 길이 방향으로 인접한 소노스 단위 셀 사이의 간격은 상기 제 1 간격보다 좁은 것을 특징으로 한다.
상기 소노스 단위 셀의 엑티브 층을 제외한 엑티브 층은 상기 게이트 패턴을 마스크로 이용한 식각 공정에 의해 제거된 것을 특징으로 한다.
상기 공통 소스는 굴곡을 가지는 것을 특징으로 한다.
본 발명의 실시 예에 따른 비휘발성 메모리 소자의 제조방법은 반도체 기판의 엑티브 영역에 엑티브 층을 형성하는 단계; 상기 반도체 기판 상에 상기 엑티브 층과 교차하는 게이트 패턴을 형성하는 단계; 소노스(SONOS) 단위 셀의 공통 소스 를 형성하기 위하여 상기 게이트 패턴이 형성된 상기 반도체 기판 상에 포토 레지스트 패턴을 형성하는 단계; 상기 게이트 패턴을 마스크로 하여 노출된 액티브 층을 식각하고 상기 포토 레지스트 패턴을 제거하여 상기 소노스 단위 셀의 공통 소스를 형성하는 단계; 및 상기 공통 소스의 엑티브 층이 노출되도록 컨택홀을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
상기 소노스 단위 셀의 게이트 패턴은 제 1 간격을 가지도록 상기 공통 소스의 양 가장자리 부분에 중첩되도록 나란하게 형성되는 것을 특징으로 한다.
상기 엑티브 층의 길이 방향으로 인접한 상기 소노스 단위 셀 사이의 간격은 상기 제 1 간격보다 좁은 것을 특징으로 한다.
상기 포토 레지스트 패턴은 상기 소노스 단위 셀 사이에 상기 게이트 패턴의 일부가 노출되도록 형성된 것을 특징으로 한다.
상기 공통 소스는 굴곡을 가지는 것을 특징으로 한다.
본 발명에 따른 비휘발성 메모리 소자 및 그 제조방법은 소노스 단위 셀 간의 간격을 감소시킴으로써 비휘발성 메모리 셀의 크기를 감소시킬 수 있다.
이하, 첨부된 도면 및 실시 예를 통해 본 발명의 실시 예를 구체적으로 살펴보면 다음과 같다.
도 2는 본 발명의 실시 예에 따른 비휘발성 메모리 소자를 나타내는 평면도이다.
도 2를 참조하면, 본 발명의 실시 예에 따른 비휘발성 메모리 소자는 소자 분리막(102)에 의해 필드 영역과 엑티브 영역으로 정의된 반도체 기판에 교차하도록 형성된 엑티브 층(110) 및 게이트 패턴(120)에 의해 형성되는 복수의 소노스 단위 셀(200)을 포함하는 비휘발성 메모리 소자에 있어서, 소노스 단위 셀(200) 각각은, 엑티브 층(110)으로 이루어진 공통 소스; 제 1 간격(D1)을 가지도록 공통 소스의 양 가장자리 부분에 중첩되도록 나란하게 형성된 2개의 게이트 패턴(120); 및 2개의 게이트 패턴(120) 사이에 형성되어 공통 소스를 노출시키는 컨택홀(140)을 포함하며, 엑티브 층(110)의 길이 방향으로 인접한 소노스 단위 셀(200) 사이의 간격(D2)은 제 1 간격(D1)보다 좁은 것을 특징으로 한다.
이때, 소노스 단위 셀(200)의 엑티브 층(110)을 제외한 엑티브 층(110)은 게이트 패턴(120)을 마스크로 이용한 식각 공정에 의해 제거된다.
이와 같은, 본 발명의 실시 예에 따른 비휘발성 메모리 소자는 게이트 패턴을 마스크로 하여 인접한 소노스 단위 셀(200) 사이의 공통 소스(엑티브 층)을 제거함으로써 인접한 소노스 단위 셀(200) 사이의 간격을 감소시켜 비휘발성 메모리 셀의 크기를 감소시킬 수 있다.
도 3 내지 도 10은 본 발명의 실시 예에 따른 비휘발성 메모리 소자의 제조방법을 단계적으로 나타내는 도면들이다.
도 3 내지 도 10을 참조하여 본 발명의 실시 예에 따른 비휘발성 메모리 소자의 제조방법을 단계적으로 설명하면 다음과 같다.
먼저, 도 3 및 도 4에 도시된 바와 같이, STI(Shallow Trench Isolation) 공 정으로 반도체 기판(100)에 필드 산화막을 형성함으로써 반도체 기판(100) 상에 소자 분리막(102)에 의해 정의되는 엑티브 영역(111)에 엑티브 층(110)을 정의한다.
이어, 반도체 기판(100) 상에 터널링 산화막(tunneling Oxide layer), 트랩 질화막(trap Nitride layer) 및 블록 산화막(block Oxide layer)을 차례로 형성하여 ONO층(115; 도 6 참조)을 형성한다. 그리고, ONO(115)층의 산화막 막질 개선을 위하여 800 ~ 950℃로 어닐링(Annealing) 공정을 실시한다.
이어, 도 5에 도시된 바와 같이, 반도체 기판(100)에 형성된 ONO층(115) 상에 게이트 물질을 형성하고, 패터닝 공정을 통해 반도체 기판(100)의 소자분리막(102) 상에 엑티브 층(110)과 교차하는 게이트 패턴(120)을 형성한다.
이어, 도 6에 도시된 바와 같이, 셀프 얼라인(Self Align) 방법을 통해 소노스 단위 셀의 공통 소스를 형성하기 위하여 포토 레지스트 패턴(130)을 게이트 패턴(120)이 형성된 반도체 기판(110) 상에 형성한다. 이때, 포토 레지스트 패턴(130)은, 도 7에 도시된 바와 같이, 공통 소스와 게이트 패턴(120)으로 이루어진 단위 셀 사이에 게이트 패턴(120)의 일부가 노출되도록 형성된다.
이어, 도 8 및 도 9에 도시된 바와 같이, 별도의 마스크 없이 게이트 패턴(120)을 마스크로 이용한 식각 공정을 진행한 후, 포토 레지스트 패턴(130)을 제거함으로써 소노스 단위 셀 사이에 노출된 엑티브 영역의 엑티브 층(110)을 제거한다. 이에 따라 공통 소스는 굴곡을 가지게 된다.
이어, 반도체 기판(100) 전면에 보호막(미도시)을 형성한다.
이어, 도 10에 도시된 바와 같이, 보호막을 관통하여 게이트 패턴(120) 사이 의 엑티브 층(110)을 노출시키기 위한 컨택홀(140)을 형성한 후, 반도체 기판(100)에 소스 라인(미도시)을 형성함으로써 컨택홀(140)을 통해 소스 라인과 엑티브 층(110)을 접속시킨다.
이와 같은, 본 발명의 실시 예에 따른 비휘발성 메모리 소자 및 그 제조방법은 게이트 패턴을 마스크로 하여 인접한 소노스 단위 셀 사이의 공통 소스(엑티브 층)(도 1의 a 영역)을 제거함으로써 인접한 소노스 단위 셀 사이의 간격(D2)을 감소시켜 비휘발성 메모리 셀의 크기를 감소시킬 수 있다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 종래의 소노스 셀 어레이를 나타내는 도면이고;
도 2는 본 발명의 실시 예에 따른 비휘발성 메모리 소자를 나타내는 평면도이고; 및
도 3 내지 도 10은 본 발명의 실시 예에 따른 비휘발성 메모리 소자의 제조방법을 단계적으로 나타내는 도면들이다.

Claims (8)

  1. 반도체 기판에 교차하도록 형성된 엑티브 층 및 게이트 패턴에 의해 형성되는 복수의 소노스 단위 셀을 포함하는 비휘발성 메모리 소자에 있어서,
    상기 소노스 단위 셀 각각은,
    상기 엑티브 층으로 이루어진 공통 소스;
    상기 공통 소스가 제 1 간격을 가지도록 상기 공통 소스와 교차되게 형성되는 복수의 게이트 패턴; 및
    상기 공통 소스를 노출시키는 컨택홀;
    을 포함하며, 상기 엑티브 층의 길이 방향으로 인접한 상기 소노스 단위 셀 사이의 간격은 상기 제 1 간격보다 좁은 것을 특징으로 하는 비휘발성 메모리 소자.
  2. 제 1 항에 있어서,
    상기 소노스 단위 셀의 엑티브 층을 제외한 엑티브 층은 상기 게이트 패턴을 마스크로 이용한 식각 공정에 의해 제거된 것을 특징으로 하는 비휘발성 메모리 소자.
  3. 제 1 항에 있어서,
    상기 공통 소스는 굴곡을 가지는 것을 특징으로 하는 비휘발성 메모리 소자.
  4. 반도체 기판의 엑티브 영역에 엑티브 층을 형성하는 단계;
    상기 반도체 기판 상에 상기 엑티브 층과 교차하는 게이트 패턴을 형성하는 단계;
    소노스(SONOS) 단위 셀의 공통 소스를 형성하기 위하여 상기 게이트 패턴이 형성된 상기 반도체 기판 상에 포토 레지스트 패턴을 형성하는 단계;
    상기 게이트 패턴을 마스크로 하여 노출된 액티브 층을 식각하고 상기 포토 레지스트 패턴을 제거하여 상기 소노스 단위 셀의 공통 소스를 형성하는 단계; 및
    상기 공통 소스의 엑티브 층이 노출되도록 컨택홀을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 소노스 단위 셀의 게이트 패턴은 제 1 간격을 가지도록 상기 공통 소스의 양 가장자리 부분에 중첩되도록 나란하게 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 엑티브 층의 길이 방향으로 인접한 상기 소노스 단위 셀 사이의 간격은 상기 제 1 간격보다 좁은 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  7. 제 4 항에 있어서,
    상기 포토 레지스트 패턴은 상기 소노스 단위 셀 사이에 상기 게이트 패턴의 일부가 노출되도록 형성된 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  8. 제 4 항에 있어서,
    상기 공통 소스는 굴곡을 가지는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
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