JP5833760B2 - 個別の消去ゲートを有するスプリットゲート不揮発性フローティングゲートメモリセルを製造する方法及びそれによって製造されたメモリセル - Google Patents
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Description
本発明は、フローティングゲートと個別の消去ゲートとを有し、より具体的には、フローティングゲートが、消去作動を容易にする強化縁部を有する不揮発性メモリセルを製造する自己整合方法に関する。
電荷の貯蔵のためのフローティングゲートを有する不揮発性メモリセルは、当業技術で公知である。図１を参照すると、従来技術の不揮発性メモリセル１０の断面図が示されている。メモリセル１０は、Ｐ型のような第１の導電型の単一結晶質基板１２を含む。基板１２の表面で又はその近くには、Ｎ型のような第２の導電型の第１の領域１４がある。第１の領域１４から離間しているのは、同じく第２の導電型の第２の領域１６である。第１の領域１４と第２の領域１６の間には、チャンネル領域１８がある。ポリシリコンで製造されたワード線２０が、チャンネル領域１８の第１の部分の上に位置決めされる。ワード線２０は、（二）酸化珪素層２２によりチャンネル領域１８から離間している。ワード線の間近にあり、かつそこから離間しているのは、同じくポリシリコンで製造され、かつチャンネル領域１８の別の部分の上に位置決めされたフローティングゲート２４である。フローティングゲート２４は、典型的には同じく（二）酸化珪素の別の絶縁層３０によりチャンネル領域１８から分離される。同じくポリシリコンで製造された結合ゲート２６が、フローティングゲート２４の上に位置決めされ、かつ別の絶縁層３２によりこのゲートから絶縁される。フローティングゲート２４の別の側面上にあり、かつこのゲートから離間しているのは、同じくポリシリコンで製造された消去ゲート２８である。消去ゲート２８が、第２の領域１６の上に位置決めされ、かつこの領域から絶縁される。消去ゲート２８も、結合ゲート２６の間近にあるが結合ゲート２６から離間し、かつ結合ゲート２６の側面の間近にある。消去ゲート２８は、フローティングゲート２４上に僅かに覆い被さる。メモリセル１０の作動において、フローティングゲート２４上に貯蔵された電荷（又は、フローティングゲート２４上の電荷の欠如）は、第１の領域１４と第２の領域１６の間の電流の流れを制御する。フローティングゲート２４がその上に電荷を有する場合に、フローティングゲート２４がプログラムされる。フローティングゲート２４がその上に電荷を有していない場合に、フローティングゲート２４は消去される。メモリセル１０は、米国特許第７，８６８，３７５号明細書及び米国特許第６，７４７，３１０号明細書に完全に開示されており、これらの特許の開示は、引用により全体が本明細書に組み込まれている。
メモリセル１０は、以下のように作動する。プログラミング作動中、電荷がフローティングゲート２４上で貯蔵された時に、パルスの形状の第１の正の電圧が、ワード線２０に印加され、ワード線２０下のチャンネル領域１８の部分が導電状態になる。同じくパルスの形状の第２の正の電圧が、結合ゲート２６に印加される。同じくパルスの形状である第３の正の電圧が、消去ゲート２８に印加される。同じくパルスの形状である電圧差が、第１の領域１４と第２の領域１６の間に印加される。第１の正の電圧、第２の正の電圧、第３の正の電圧、及び電圧差の全てが、実質的に同時に印加されて実質的に同時に終了する。第１の領域１４からの電子は、第２の領域１６で正の電圧に引きつけられる。電子がフローティングゲート２４に接近すると、結合ゲート２６及び消去ゲート２８に印加された電圧により引き起こされた電界の急増を受け、電荷がフローティングゲート２４上へ注入される。従って、プログラミングは、高温電子注入の機構を通じて行われる。
消去作動中、電荷がフローティングゲート２４から除去された時に、高い正の電圧が、消去ゲート２８に印加される。接地電圧は、結合ゲート２６及び／又はワード線２０に印加することができる。フローティングゲート２４上の電荷が、フローティングゲート２４と消去ゲート２８の間の絶縁層を通じてトンネリングにより消去ゲート２８に引きつけられる。特に、フローティングゲート２４は、消去ゲート２８に対向する鋭い先端を構成することができ、従って、フローティングゲート２４から先端を通り、かつフローティングゲート２４と消去ゲート２８の間の絶縁層を通って消去ゲート２８上への電子のＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリングが容易にされる。米国特許第７，８６８，３７５号明細書及び米国特許第６，７４７，３１０号明細書に開示されているように、電子が消去作動中にフローティングゲート２４から消去ゲート２８までより容易にトンネリングすることができるように、フローティングゲート２４の側壁とフローティングゲート２４の上面との間に鋭い縁部又は先端を有することが有益である場合がある。
読取作動中、第１の正の電圧が、ワード線２０の下のチャンネル領域１８の部分をオンにするためにワード線２０に印加される。第２の正の電圧が、結合ゲート２６に印加される。電圧差が、第１の領域１４及び第２の領域１６に印加される。フローティングゲート２４がプログラムされていた場合、すなわち、フローティングゲート２４が電子を貯蔵する場合に、結合ゲート２６に印加された第２の正の電圧は、フローティングゲート２４上に貯蔵された負の電子を克服することができず、フローティングゲート２４の下のチャンネル領域１８の部分は、非導電状態のままである。従って、第１の領域１４と第２の領域１６の間には電流が流れないか、又は最小量の電流が流れる。しかし、フローティングゲート２４がプログラムされなかった場合、すなわち、フローティングゲート２４が中立のままであるか、又は恐らくは一部の正孔を貯蔵しさえする場合に、結合ゲート２６に印加された第２の正の電圧は、フローティングゲート２４の下のチャンネル領域１８の部分を導電状態にすることができる。すなわち、電流は、第１の領域１４と第２の領域１６の間を流れると考えられる。
本発明は、上面を有する第１の導電型の単一結晶質基板を有する不揮発性メモリセルを製造する自己整合方法である。第２の導電型の第１の領域が、上面に沿って基板にある。第２の導電型の第２の領域が、第１の領域から離間して上面に沿って基板にある。チャンネル領域は、第１の領域及び第２の領域である。ワード線ゲートは、第１の領域に間近のチャンネル領域の第１の部分の上に位置決めされる。ワード線ゲートは、第１の絶縁層によりチャンネル領域から離間している。フローティングゲートは、チャンネル領域の別の部分の上に位置決めされる。フローティングゲートは、第２の絶縁層によりチャンネル領域から分離された下面と下面の反対側の上面とを有する。フローティングゲートは、ワード線ゲートに隣接するがそこから分離された第１の側壁と、第１の側壁の反対側の第２の側壁とを有する。第２の側壁及び上面は、鋭い縁部を形成し、第２の側壁は、第１の側壁よりも長さが大きい。上面は、第１の側壁から第２の側壁まで上方へ傾斜する。結合ゲートは、フローティングゲートの上面の上に位置決めされ、かつ第３の絶縁層によりこのゲートから絶縁される。消去ゲートは、フローティングゲートの第２の側壁に隣接して位置決めされる。消去ゲートは、第２の領域の上に位置決めされ、かつそこから絶縁される。
本発明は、上述のメモリセルにも関する。
図９を参照すると、本発明の不揮発性メモリセル５０の断面図が示されている。本発明のメモリセル５０は、図１に示すメモリセル１０と類似のものである。従って、同様の数字は、同様の部品を説明するのに使用されることになる。メモリセル５０は、Ｐ型のような第１の導電型の単一結晶質基板１２を含む。好ましい実施形態において、基板１２の導電率は、約１０Ｓ／ｍであり、「Ｓ」は、抵抗率の逆数であり、「ｍ」は、メートルである。基板１２の表面で又はその近くに、Ｎ型のような第２の導電型の第１の領域１４がある。好ましい実施形態において、第１の領域１４の導電率は、約１０5Ｓ／ｍである。第１の領域１４から離間しているのは、第１の領域１４と実質的に同じ導電率濃度を有する同じく第２の導電型の第２の領域１６である。第１の領域１４と第２の領域１６の間には、チャンネル領域１８がある。ポリシリコンで製造されたワード線２０が、チャンネル領域１８の第１の部分の上に位置決めされる。ワード線２０は、（二）酸化珪素層２２によりチャンネル領域１８から離間している。ワード線２０の間近でありかつそこから離間しているのは、同じくポリシリコンで製造され、かつチャンネル領域１８の別の部分の上に位置決めされたフローティングゲート１２４である。フローティングゲート１２４は、典型的には同じく（二）酸化珪素の別の絶縁層３０よりチャンネル領域１８から離間している下面５２を有する。フローティングゲート１２４は、下面５２の反対側の上面５４も有する。フローティングゲート１２４は、ワード線ゲート２０に隣接するがそこから分離された第１の側壁５６も有する。第１の側壁５６の反対側には、第２の側壁５８がある。フローティングゲート１２４の第１の側壁５６の長さは、フローティングゲート１２４の第２の側壁５８の長さよりも小さい。従って、フローティングゲート１２４の上面５４は、第２の側壁５８から第１の側壁５６まで下方に傾斜する。第２の側壁５８及びフローティングゲート１２４の上面５４の接合部には鋭い縁部６０がある。
同じくポリシリコンで製造された結合ゲート２６が、フローティングゲート１２４の上面５４の上に位置決めされ、かつ別の絶縁層３２によってそこから絶縁される。フローティングゲート２４の第２の側壁５８に隣接し、かつそこから離間しているのは、同じくポリシリコンで製造された消去ゲート２８である。消去ゲート２８は、第２の領域１６の上に位置決めされ、かつそこから絶縁される。消去ゲート２８はまた、結合ゲート２６の間近であるがそこから離間し、かつ結合ゲート２６の別の側面に隣接する。消去ゲート２８は、フローティングゲート１２４の上に僅かなオーバーハングを有する。
本発明のメモリセル５０は、以下の処理段階に従って製作することができる。以下の処理段階は、７０ｎｍ処理のメモリセル５０の製作のためのものであるが、本発明は、そのように限定されない。
Ｐ導電型の単一結晶質基板１２が準備される。Ｐ導電率は、１０15／ｃｍ3の濃度を有する。基板１２は、上面を有する。（二）酸化化シリコンの第１の絶縁層３０が、基板１２の上面上にある。絶縁層３０は、構造体を酸化物炉においてを酸化させることによって構成することができ、かつ約３０オングストロームの厚みに形成される。ポリシリコン層１２４は、ほぼ４００オングストロームの厚みを有する。ポリシリコン層１２４は、ポリシリコンの堆積によって構成することができる。その後に、窒化珪素７０の層のようなハードマスク層が、ポリシリコン層１２４上に形成される。窒化珪素７０は、ＳｉＮを堆積させることによって構成することができる。ハードマスク７０は、窒化珪素７０の部分だけがポリシリコン層１２４の選択された領域上に残るように、パターン化及びエッチングされる。得られる構造体は、図２に示されている。
その後に、露出したポリシリコン層１２４を有する図２に示す構造体は、等方性ポリシリコンエッチ処理を受け、従って、ポリシリコン層１２４の上面５４は、ＳｉＮ７０から離れる方向に下向きを傾斜する。好ましい実施形態において、等方性エッチ処理は、２５０Ｗの電力で化学ドライエッチング（ＣＤＥ）（Ｓｈｉｂａｕｒａ ＣＤＥ）を使用して行われるか、又は誘導結合高周波プラズマ（ＩＣＰ）エッチングが、１５秒間、ＣＦ４／０２を使用して８００ｍＴｏｒｒの圧力及び１５０Ｗの電力で行われる。勿論、これらのパラメータを変えて望ましい傾斜プロフィールを生成することができる。処理が等方性エッチングであるので、ＳｉＮ７０に最も近いポリシリコン１２４が、影響を受ける量が最も少なく、ＳｉＮから最も遠くに離れたポリシリコン１２４が、エッチング量が最も多い。これは、ポリシリコン１２４がＳｉＮ７０に最も近いと最も厚く、かつ下方に傾斜し、ＳｉＮ７０から最も遠く離れると最も薄いプロフィールをもたらす。得られる構造体は、図３に示されている。
その後に、（二）酸化珪素の薄層７２（厚みは約１５０オングストローム）が、構造体上に堆積される。これは、低圧ＴＥＯＳ堆積により行うことができる。その後に、構造体の（二）酸化珪素層７２は、異方性エッチングされ、従って、スペーサが、ハードマスク７０の側面に隣接して形成される。得られる構造体は、図４に示されている。
絶縁材料の複合層３２が、図４に示す構造体上に、特に第１のポリシリコン１２４の上に堆積される。複合層３２は、二酸化珪素−窒化珪素−二酸化珪素又はＯＮＯを含む。複合層３２は、ＯＮＯ層３２を形成するために、二酸化珪素をＨＴＯ処理で堆積させ、その後に、減圧ＣＶＤ ＳｉＮ堆積処理、次に、再び二酸化珪素の別の層を堆積させるＨＴＯ酸化処理によりＳｉＮを堆積させることによって形成される。ＯＮＯ層３２は、約１６０オングストロームの厚みを有する。その後に、第２のポリシリコン層２６が、ＯＮＯ層３２上に堆積される。第２のポリシリコン層２６は、約２，０００オングストロームの厚みを有し、かつＣＶＤポリシリコン堆積処理によって構成することができる。その後に、第２のポリシリコン層２６は、第２のポリシリコン層２６の上部がＳｉＮ７０の上部と「面一」であるようにＣＭＰ（化学機械研磨）処理を受ける。その後に、ポリシリコン２６は、エッチバック処理を受け、それによってポリシリコン２６の上部は、その後にＳｉＮ７０の上部レベルの下方にある。得られる構造体は、図５に示されている。
その後に、二酸化珪素層８０が、図５に示す構造体の上に堆積される。層８０を形成する処理は、ＨＴＯ処理による堆積とすることができる。層８０は、１，０００オングストロームの程度である。その後に、二酸化珪素層８０は、異方的エッチングされ、従って、スペーサ８０が、ＳｉＮ７０の側面に沿ってＯＮＯ層３２に隣接して形成される。得られる構造体は、図６に示されている。
マスクとしてスペーサ８０を使用して、図６に示す構造体は、異方性エッチングされ、露出した第２のポリシリコン層２６、第２のポリシリコン層２６の下の絶縁層（ＯＮＯ）３２、ＯＮＯ３２の下の第１のポリシリコン層１２４を切断し、第１の絶縁層３０で停止する。スペーサ８０（二酸化珪素）がエッチストップとして使用されるが、ＯＮＯ層３２を通るエッチングの処理において、スペーサ８０の僅かな部分もエッチングされることになる。しかし、スペーサ８０が比較的肉厚であるので（１，０００オングストロームの程度）、スペーサ８０のこの僅かなエッチングは取るに足らない。エッチングは、二酸化珪素３０の別の層である第１の絶縁層３０で止まる。その後に、二酸化珪素で構成されたスペーサ８４が、構造体上に形成される。これは、二酸化珪素の層を堆積させ、次に、層の異方性エッチングすることによって行うことができ、ＳｉＮ７０が露出した時に止まり、スペーサ８４をもたらす。スペーサ８４は、第１のポリシリコン１２４（最終的なフローティングゲート）及び第２のポリシリコン２６（最終的な結合ゲート）をワード線ゲートに隣接して形成されることになるものから絶縁する。勿論、二酸化珪素の代わりに、あらゆる他のタイプの絶縁材料又は複合絶縁材料をスペーサ８４として使用することができる。例えば、スペーサ８４は、ＳｉＮ／Ｓｉ０２で製造することができ、これによってＳｉＮハードマスクを除去する付加的なマスキング段階が必要になると考えられる。得られる構造体は、図７に示されている。
ＳｉＮハードマスク７０が除去される。これは、ＳｉＮの異方性ドライエッチ、次に、Ｈ３Ｐ０４を使用するウェットエッチにより行うことができる。図７に示す構造体の残りの全ては、二酸化珪素により保護されるので、それらの構造体のエッチングは行われない。その後に、露出した第１のポリシリコン１２４が、第１の絶縁層３０に到達するまで異方性エッチングされる。その後に、ＳｉＮ７０が除去された領域を除いて、構造体の全てを覆うマスキング段階が実行される。第２の領域１６を形成するインプラント段階が実行される。僅かな酸化珪素のウェットエッチ後に、二酸化珪素８６の薄い層が、露出したポリシリコン１２４を酸化させる構造体のＨＴＯ酸化によって形成される。得られる構造体は、図８に示されている。
これには、ＳｉＮが位置していた領域だけを覆うマスキング段階が続く。これには、異方性エッチングにより露出した二酸化珪素３０のエッチングが続く。その後に、薄い二酸化珪素層２２が、拡散炉により成長し、ワード線ゲート２０から離間したチャンネル領域１８の上に形成する。その後に、ポリシリコンが、ＳｉＮ７０が除去された領域内を含む至る所に堆積され、並びにスペーサ８４に隣接して堆積される。第１の領域１４が基板１２内に形成されると考えられる位置をポリシリコン内に開く別のマスキング段階が行われる。第１の領域１４を形成してワード線ゲート２０及び消去ゲート２８をドープするインプラントが行われる。得られる構造体は、図９に示されている。
以上により、スプリットゲート不揮発性フラッシュメモリセルを製造する自己整合処理が示されたことを見ることができる。更に、不揮発性フラッシュメモリセルは、消去作動を強化する消去ゲートに隣接する鋭い縁部を有するフローティングゲートにより特徴付けられる。
１２ 基板
３０ 第１の絶縁層
５０ 不揮発性メモリセル
７０ 窒化珪素
１２４ ポリシリコン層
３０ 第１の絶縁層
５０ 不揮発性メモリセル
７０ 窒化珪素
１２４ ポリシリコン層
Claims (8)
- 上面を有する第１の導電型の単一結晶質基板と、
前記上面に沿って前記基板にある第２の導電型の第１の領域と、
前記第１の領域から離間して前記上面に沿って前記基板にある前記第２の導電型の第２の領域と、
前記第１の領域と前記第２の領域の間のチャンネル領域と、
前記第１の領域の間近で前記チャンネル領域の第１の部分の上に位置決めされ、第１の絶縁層によって該チャンネル領域から離間したワード線ゲートと、
前記チャンネル領域の別の一部の上に位置決めされたフローティングゲートであって、該フローティングゲートが、第２の絶縁層によって該チャンネル領域から分離された下面と、該下面の反対側の上面とを有し、該フローティングゲートが、前記ワード線ゲートに隣接するがそこから分離された第１の側壁と、該第１の側壁の反対側の第２の側壁とを有し、該第２の側壁及び該上面が、鋭い縁部を形成し、該第２の側壁が、該第１の側壁よりも長さが大きく、該上面が、該第１の側壁から該第２の側壁まで上方に傾斜した湾曲形状を有する前記フローティングゲートと、該第１の側壁の反対側の第２の側壁とを有し、
前記フローティングゲートの前記上面の上に位置決めされ、かつそこから第３の絶縁層によって絶縁された結合ゲートであって、
前記ワード線ゲートに隣接するがそれから分離された第1の側壁と、前記フローティングゲートの前記上方に傾斜した上面の上方に配設されかつ、前記結合ゲートの前記第１の側壁から前記結合ゲートの第２の側壁に向かって上方に傾斜した湾曲形状を有する少なくとも１つの部分を有する結合ゲートと、
前記フローティングゲートの前記第２の側壁に隣接して位置決めされた消去ゲートであって、前記第２の領域の上に位置決めされてそこから絶縁された前記消去ゲートであって、前記フローティングゲートの一部分に覆い被さっている消去ゲートと、
を含むことを特徴とする不揮発性メモリセル。 - 不揮発性メモリセルを製作する方法であって、
第１のポリシリコン層を単一結晶質基板上の第１の絶縁層上に形成する段階と、
ハードマスクを前記第１のポリシリコン層の上に該ハードマスクが該第１のポリシリコン層の一部分の上に位置決めされるように形成する段階と、
前記第１のポリシリコン層を該ポリシリコンの上面が前記ハードマスクから離れる方向に下向きに傾斜するように湾曲した手法でエッチングする段階と、
第２の絶縁層を前記第１のポリシリコン層の上に形成する段階と、
第２のポリシリコン層を前記第２の絶縁層上に形成する段階であって、前記第２のポリシリコン層が下面を有し、該下面の一部が前記第１のポリシリコン層の前記上方に傾斜した表面の上方に配置されかつ、湾曲した手法で前記ハードマスクから離れる方向に下向きに傾斜する下面を有する、前記第２のポリシリコン層を前記第２の絶縁層上に形成する段階と、
前記第２のポリシリコン層、前記第２の絶縁層、及び前記第１のポリシリコン層をマスキングして切断する段階と、
前記ハードマスクを除去する段階と、
前記ハードマスクが除去された領域で前記第１のポリシリコン層をエッチングする段階と、
前記第１のポリシリコン層がエッチングされた前記領域で該第１のポリシリコン層の上にトンネリング層を形成する段階と、
前記第１のポリシリコンがエッチングされた前記領域に、かつ前記第２のポリシリコン層、前記第２の絶縁層、及び前記第１のポリシリコン層が切断された位置に隣接する部分に消去ゲートを形成する段階と、
ソース領域及びドレイン領域を前記基板に形成する段階と、
を含むことを特徴とする方法。 - 前記ハードマスクは、窒化珪素であることを特徴とする請求項２に記載の方法。
- 前記第１の絶縁層は、二酸化珪素であることを特徴とする請求項２に記載の方法。
- 前記第２の絶縁層は、二酸化珪素、窒化珪素、及び二酸化珪素の複合絶縁層であることを特徴とする請求項２に記載の方法。
- 前記トンネリング層は、二酸化珪素であることを特徴とする請求項２に記載の方法。
- 前記エッチングする段階は、前記第２の絶縁層の間近の前記第１のポリシリコン層の表面とエッチングされた該第１のポリシリコン層との間の該第１のポリシリコン層に鋭い縁部を形成することを特徴とする請求項２に記載の方法。
- 前記マスキングして切断する段階は、
犠牲層を形成する段階と、
前記犠牲層を異方的にエッチングし、前記ハードマスクに隣接して犠牲スペーサを形成する段階と、
マスキングして切断するために前記犠牲スペーサを使用する段階と、
を更に含む、
ことを特徴とする請求項２に記載の方法。
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