KR102587440B1 - 스페이서 한정된 플로팅 게이트 및 분리되어 형성된 폴리실리콘 게이트들을 갖는 분할 게이트 플래시 메모리 셀을 형성하는 방법 - Google Patents

스페이서 한정된 플로팅 게이트 및 분리되어 형성된 폴리실리콘 게이트들을 갖는 분할 게이트 플래시 메모리 셀을 형성하는 방법 Download PDF

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Abstract

반도체 기판 위에 제1 폴리실리콘 침착을 사용하여 제1 폴리실리콘 층을 형성하는 단계, 제1 폴리실리콘 층 상에 절연 스페이서를 형성하는 단계, 및 절연 스페이서 아래에 제1 폴리실리콘 블록을 남기도록 제1 폴리실리콘 층의 일부를 제거하는 단계를 포함하는 메모리 디바이스를 형성하는 방법. 소스 영역이 제1 폴리실리콘 블록의 제1 측부 표면에 인접하게 기판에 형성된다. 제2 폴리실리콘 침착을 사용하여 제2 폴리실리콘 층이 형성된다. 제2 폴리실리콘 층은 부분적으로 제거되어, 기판 위에 그리고 제1 폴리실리콘 블록의 제2 측부 표면에 인접하게 제2 폴리실리콘 블록을 남긴다. 제3 폴리실리콘 침착을 사용하여 제3 폴리실리콘 층이 형성된다. 제3 폴리실리콘 층은 부분적으로 제거되어, 소스 영역 위에 제3 폴리실리콘 블록을 남긴다. 드레인 영역이 제2 폴리실리콘 블록에 인접하게 기판에 형성된다.

Description

스페이서 한정된 플로팅 게이트 및 분리되어 형성된 폴리실리콘 게이트들을 갖는 분할 게이트 플래시 메모리 셀을 형성하는 방법
관련 출원
본 출원은 2019년 7월 4일자로 출원되고 발명의 명칭이 "Method Of Forming Split-Gate Flash Memory Cell With Spacer Defined Floating Gate And Discretely Formed Polysilicon Gates"인 중국 특허출원 제201910598339.9호, 및 2020년 2월 20일자로 출원되고 발명의 명칭이 "Method Of Forming Split-Gate Flash Memory Cell With Spacer Defined Floating Gate And Discretely Formed Polysilicon Gates"인 미국 특허출원 제16/796,412호의 이익을 주장한다.
기술분야
본 발명은 분리형 게이트 비휘발성 메모리 셀들에 관한 것이다.
3개의 게이트를 갖는 분리형 게이트 비휘발성 메모리 셀들이 알려져 있다. 예를 들어, 미국 특허 제7,315,056호를 참조하는데, 이는 반도체 기판 내의 소스 및 드레인 영역들 - 이때 채널 영역이 그들 사이에 연장됨 -, 채널 영역의 제1 부분 위의 플로팅 게이트, 채널 영역의 제2 부분 위의 제어 게이트(워드 라인 게이트로도 지칭됨), 및 소스 영역 위의 프로그래밍/소거(program/erase, P/E) 게이트를 각각 갖는 분리형 게이트 메모리 셀들을 개시한다.
메모리 셀들의 다양한 요소들의 형성을 더 잘 제어하기 위해 제조 방법 개선들이 요구된다.
전술된 문제들 및 요구는 다음을 포함하는 메모리 디바이스를 형성하는 방법에 의해 해결된다:
반도체 기판 위에 있고 그로부터 절연되는 제1 폴리실리콘 침착을 사용하여 제1 폴리실리콘 층을 형성하는 단계;
제1 폴리실리콘 층 상에 절연 스페이서를 형성하는 단계;
절연 스페이서 아래에 제1 폴리실리콘 층의 블록을 남기도록 제1 폴리실리콘 층의 일부를 제거하는 단계 - 제1 폴리실리콘 층의 블록은 대향하는 제1 측부 표면 및 제2 측부 표면들을 가짐 -;
제1 측부 표면에 인접하게 기판에 소스 영역을 형성하는 단계;
기판 위에 제2 폴리실리콘 침착을 사용하여 제2 폴리실리콘 층을 형성하는 단계;
기판 위에 있고 그로부터 절연되는 제2 폴리실리콘 층의 블록을 남기도록, 그리고 제2 측부 표면에 인접한 그리고 그로부터 절연된 제2 폴리실리콘 층의 일부를 제거하는 단계;
기판 위에 제3 폴리실리콘 침착을 사용하여 제3 폴리실리콘 층을 형성하는 단계;
소스 영역 위에 있고 그로부터 절연되는 제3 폴리실리콘 층의 블록을 남기도록 제3 폴리실리콘 층의 일부를 제거하는 단계; 및
제2 폴리실리콘 층의 블록에 인접하게 기판에 드레인 영역을 형성하는 단계.
본 발명의 다른 목적들 및 특징들이 명세서, 청구범위 및 첨부 도면의 검토에 의해 명백해질 것이다.
도 1a 내지 도 1c는 분리 영역(isolation region)들을 형성하는 데 있어서의 단계들을 도시하는 측단면도들이다.
도 2a 내지 도 2e는 메모리 셀들을 형성함에 있어서의 단계들을 도시하는 측단면도들이다.
도 3a 내지 도 3c는 분리 영역들을 형성하기 위한 대안의 실시예의 단계들을 도시하는 측단면도들이다.
도 4a 내지 도 4d는 제1 대안의 실시예에 따른 메모리 셀들을 형성함에 있어서의 단계들을 도시하는 측단면도들이다.
도 5a 내지 도 5c는 제2 대안의 실시예에 따른 메모리 셀들을 형성함에 있어서의 단계들을 도시하는 측단면도들이다.
도 6a 내지 도 6d는 제3 대안의 실시예에 따른 메모리 셀들을 형성함에 있어서의 단계들을 도시하는 측단면도들이다.
도 7 내지 도 10은, 플로팅 게이트들이 평면 상부 표면들을 갖는, 도 2e, 도 4d, 도 5c 및 도 6d의 메모리 셀들을 각각 도시하는 측단면도들이다.
본 발명은 메모리 셀당 3개의 게이트들을 갖는 비휘발성 분리형 게이트 메모리 셀들을 형성하는 개선된 방법이다. 도면들은 한 쌍의 메모리 셀들만이 형성되는 것을 도시하지만, 공정 동안 그러한 메모리 셀들의 어레이가 형성된다는 것이 인식되어야 한다. 공정은 반도체 기판(10)의 상부 표면 상에 이산화규소(본 명세서에서 "산화물"로도 지칭됨)와 같은 절연 층(12)을 형성하는 것으로 시작하여, 먼저 분리 영역들을 형성함으로써 시작된다. 폴리실리콘(본 명세서에서 "폴리(poly)"로도 지칭됨)과 같은 전도성 층(14)이 산화물 층(12) 상에 형성된다. 실리콘 질화물(본 명세서에서 "질화물"로도 지칭됨)과 같은 절연 층(16)이 폴리 층(14) 상에 형성된다. 이들 층들은 도 1a에 도시되어 있다.
포토레지스트가 구조물 위에 형성되고 포토리소그래피(마스킹) 공정(즉, 포토레지스트 형성, 포토레지스트의 선택적 노출, 하부 재료의 부분들을 노출된 채로 남겨두는 포토레지스트의 선택적 부분들의 제거)을 사용하여 패턴화된다. 여기서, 질화물 층(16)의 부분들이 노출된 채로 남겨진다. 질화물 층(16), 폴리 층(14), 산화물 층(12)을 통해 기판(10) 내로 연장되는 트렌치들을 형성하기 위해, 포토레지스트에 의해 노출된 채로 남겨진 그들 영역들에서 일련의 에칭들이 수행된다. 이어서, 트렌치들은, 도 1b에 도시된 바와 같이(포토레지스트 제거 후), 산화물 침착에 의해 그리고 산화물 화학 기계적 연마(chemical mechanical polish, CMP)에 의해 절연 재료(18)(예컨대, 산화물)로 충전된다. 산화물(18)의 상단들을 낮추기 위해 산화물 건조 또는 습식 에칭 폴리싱이 사용된다. 이어서, 도 1c에 도시된 바와 같이, 질화물 에칭이 사용되어 질화물(16)을 제거한다. 산화물(18)의 상단들은 바람직하게는 폴리 층(14)의 상단 표면과 평평하거나 또는 약간 더 낮다. 이러한 방식으로 트렌치들 내에 형성된 산화물(18)은 당업계에 얕은 트렌치 분리(shallow trench isolation, STI)로서 알려져 있고, 기판(10)의 활성 영역들의 컬럼(column)들을 한정하는 데 사용되는데, 이때 인접한 활성 영역 컬럼들은 STI 산화물(18)에 의해 서로 절연된다.
절연 재료(20)(예컨대, 질화물)의 블록들이 활성 영역들 각각에서 폴리 층(14) 상에 형성된다. (한 쌍의 메모리 셀들을 형성하기 위해 사용되는) 각각의 블록(20)은, 예를 들어 폴리 층(14) 상에 질화물의 층을 형성하고, 마스킹 단계를 수행하여 질화물 층의 부분들을 포토레지스트로 선택적으로 커버하면서 다른 부분들을 노출된 채로 남기고, 이방성 질화물 에칭을 사용하여 질화물 층의 노출된 부분들을 제거하여 블록들(20)을 폴리 층(14) 상에 남김으로써 형성될 수 있다. 이어서, 폴리실리콘 경사 에칭(polysilicon sloped etch)이 사용되어 폴리 층(14)의 상부 표면을 에칭하여, 폴리 층(14)에 대한 경사진 상부 표면을 생성하는데, 여기서 상부 표면은 그것이 질화물(20)의 각각의 블록에 접근함에 따라 상향으로 경사진다. 원하는 경우, 플로팅 게이트 임계 전압을 제어하기 위해, 이어서 폴리 층(14)의 노출된 부분들 상에 주입이 수행될 수 있다. 질화물 블록들 중 하나에 대한 생성된 구조물이 도 2a에 도시되어 있고, 이는 활성 영역들 중 하나의 부분 단면도(즉, 도 1a 내지 도 1c의 활성 영역에 대한 직교 단면도)이다.
절연 스페이서들(22)(예컨대, 산화물로 형성됨)이 폴리 층(14) 상에 형성된다. 스페이서들의 형성은 잘 알려져 있고, 재료의 침착에 뒤이어 재료의 이방성 에칭을 수반하며, 그에 의해 재료는 수직으로 배향된 구조물들에 맞닿는 그의 부분들을 제외하고 제거된다. 스페이서의 상부 표면은 전형적으로 둥글다. 이러한 경우에, 산화물이 침착되고, 뒤이어 이방성 산화물 에칭이 이어져, 질화물 블록(20)의 측벽들에 맞닿는 산화물 스페이서들(22)을 남긴다. 도 2b에 도시된 바와 같이, 폴리 에칭이 수행되어 산화물 스페이서들(22) 및 질화물 블록(20)에 의해 보호되지 않은 폴리 층(14)의 부분들을 제거한다. 워드 라인 임계 전압을 제어하기 위해, 이때에 (기판 표면 상의 산화물 층(12)을 버퍼 층으로서 사용하여) 질화물 블록(20) 및 산화물 스페이서들(22)에 의해 보호되지 않은 기판(10)의 부분들 내로 주입이 수행될 수 있다.
절연 스페이서들(24)이 폴리 층(14)의 노출된 단부들 상에 형성되는데, 이는 결국 완성된 메모리 셀들의 플로팅 게이트들과 워드 라인 게이트들 사이의 주요 분리부일 것이다. 절연 스페이서들(24)은 (고온 산화물(high temperature oxide, HTO) 침착과 같은 산화물 침착 및 이방성 산화물 에칭을 수행함으로써) 산화물로 형성될 수 있다. 절연 스페이서들(24)은 대신에, (산화물 침착 및 에칭 후에 질화물 침착 및 에칭을 수행함으로써) 산화물과 질화물의 조합으로 형성될 수 있다. 절연 스페이서(24)는 폴리 층(14)의 제1 단부들에(즉, 제1 측부 표면들(15a)을 따라) 배치된다. 이어서, 전도성 스페이서들(26)이 스페이서들(22/24)의 외측 측면들 상에, 바람직하게는 폴리실리콘 침착 및 폴리실리콘 에칭에 의해 형성된다. 전도성 스페이서들(26)의 형성은, 폴리 층(14)의 형성 후의 그리고 폴리실리콘 스페이서 에칭 전의 버퍼 산화물 침착 및 산화물 에칭을 포함할 수 있다. 생성된 구조물이 도 2c에 도시되어 있다.
질화물 에칭이 수행되어 질화물 블록(20)을 제거하여, 산화물 스페이서들(22) 사이에 폴리 층(14)의 일부분을 노출된 채로 남긴다. 이어서, 폴리 에칭이 수행되어 폴리 층(14)의 노출된 부분을 제거하여, 산화물 스페이서들(22) 아래에 별개의 폴리 블록들(14a)을 남긴다. 각각의 폴리 블록(14a)은 제1 측부 표면(15a) 반대편의 제2 측부 표면(15b)의 단부에서 날카로운 에지(sharp edge)(14b)로 종단되는 상향으로 경사진 상부 표면을 갖는다. 산화물 스페이서들(22) 사이의 그리고 폴리 블록들(14a) 사이의 기판(10)에 소스 영역(28)을 형성하기 위해 주입 공정이 뒤따른다(즉, 소스 영역(28)은 산화물 스페이서들(22) 사이에 존재하는 갭 및 폴리 블록들(14a) 사이에 존재하는 갭 아래에 형성됨). 이러한 시점에서 또는 그 후에 어닐링이 수행될 수 있고, 이는 소스 영역(28)이 폴리 블록(14a) 아래에서 부분적으로 연장되게 할 것이다. 이어서, 날카로운 에지들(14b)에 인접한 폴리 블록들(14a)의 노출된 단부들을 포함하여, 구조물들 상에 산화물 층(30)이 침착된다. 산화물 층(30)은 터널 산화물 층으로 지칭될 수 있는데, 이는 완성된 메모리 셀들에 대한 소거 동작 동안 전자들이 이러한 층을 통해 터널링할 것이기 때문이다. 생성된 구조물이 도 2d에 도시되어 있다.
이어서, 폴리실리콘의 층이 구조물 위에 형성된다. 이러한 폴리 층은 동일한 기판의 논리 영역(즉, 논리 디바이스들이 형성되는 동일한 기판의 영역)에서 동시에 형성될 수 있다. 폴리 층 두께가 논리 영역보다 메모리 어레이 영역(여기서 메모리 셀들)에서 더 두꺼운 것이 요구되는 경우, 캡 산화물 층이 폴리실리콘 층 상에 형성되고 디바이스의 메모리 영역으로부터 캡 산화물 층을 제거하도록 패턴화될 수 있으며, 뒤이어 메모리 영역에서 폴리 층을 두껍게 하기 위해 추가 폴리실리콘의 침착이 이어진다. 논리 영역 내의 캡 산화물 층 상의 추가 폴리실리콘은 폴리 화학 기계적 연마(CMP)에 의해 나중에 제거될 수 있다. 이어서, 폴리 에칭이 수행되어, 산화물 스페이서들(22) 사이에 배치된 폴리 층의 블록(32)을 제외하고, 메모리 어레이 영역 내의 폴리 층을 제거한다. 이어서, 도 2e에 도시된 바와 같이, 주입이 수행되어 폴리 스페이서들(26)에 인접하게 기판에 드레인 영역들(34)을 형성한다.
도 2e에 도시된 바와 같이, 전술된 방법은 메모리 셀들(36)의 쌍들을 형성한다. 각각의 메모리 셀 쌍은 공유된 소스 영역(28) 및 2개의 드레인 영역들(34)을 포함하고, 이때 2개의 채널 영역들(38)이 각각 소스 영역(28)과 드레인 영역들(34) 중 하나 사이에 연장된다. 소거 게이트(32)가 소스 영역(28) 위에 배치되고 산화물 층들(12, 30)에 의해 그로부터 절연된다. 각각의 메모리 셀(36)은 채널 영역(38)의 제1 부분 위에 배치되고 그로부터 절연된(그리고 그의 전도도를 제어하는) 플로팅 게이트(14a), 및 채널 영역(38)의 제2 부분 위에 배치되고 그로부터 절연된(그리고 그의 전도도를 제어하는) 워드 라인 게이트(26)를 포함한다. 플로팅 게이트(14a)는 소거 게이트(32)에 형성된 노치(notch)(32a)를 대면하는 (경사 표면으로부터 생성된) 날카로운 팁(14b)을 갖는다. 날카로운 팁(14b)은 터널 산화물 층(30)에 의해 소거 게이트(32)로부터 절연된다. 소거 게이트(32) 아래의 전체 절연부(산화물 층들(12, 30))는 플로팅 게이트(14a) 아래의 전체 절연부(산화물 층(12))보다 더 크다.
예시적인(비제한적인) 동작 전압들 및 전류가 하기 표 1에 요약되어 있는데, 여기서 프로그래밍되거나, 소거되거나 판독되고 있는 메모리 셀(선택됨-SEL)에 인가된 전압들/전류, 및 다른 메모리 셀들(선택되지 않음-UnSEL))에 인가된 전압들이 나타내어진다.
[표 1]
메모리 셀들(36)의 쌍들을 형성하는 전술된 공정은 몇 가지 이점들을 갖는다. 플로팅 게이트들(14)은 STI 산화물(18)에 자가 정렬되고, (더 나은 제어를 위해) 산화물 스페이서들(22)에 의해 한정되는 채널 방향에서의 치수들을 갖는다. 워드 라인 게이트들(26)은 플로팅 게이트들(14a)에 자가 정렬된다. 각각의 메모리 셀(36)은 3개의 전도성 게이트들(14a, 26, 32)을 갖고, 이들 각각은 상이한 폴리실리콘 층 침착을 사용하여 형성되고 따라서 각각의 높이는 독립적으로 최적화될 수 있다. 플로팅 게이트(14a)는 향상된 소거 성능을 위해 소거 게이트(32)를 대면하는 날카로운 에지(14b)를 갖는다. (채널 영역의 방향에서) 각각의 워드 라인 게이트(26)의 길이는, 더 나은 치수 제어를 위해 그리고 별도의 마스킹 단계를 요구하지 않고서 게이트 자체의 스페이서 형성에 의해 결정된다. 플로팅 게이트(14a)와 워드 라인 게이트(26) 사이의 분리(산화물 또는 산화물/질화물)는 스페이서 형성에 의해 독립적으로 최적화될 수 있다. 마지막으로, 터널 산화물(30)이 플로팅 게이트(14a)의 날카로운 팁(14b) 주위를 둘러싸는 단일 층으로서 형성된다. 위의 방법을 사용하면, 소거 효율과 워드 라인 게이트 성능이 독립적으로 최적화될 수 있다.
도 3a 내지 도 3c는 STI 산화물(18)을 형성하기 위한 대안의 실시예를 예시한다. 공정은 도 1a에 도시된 바와 동일한 층들을 형성함으로써 시작되지만 도 3a에 도시된 바와 같이 질화물 층(16)과 산화물 층(12) 사이에 폴리 층(14)이 없다. 질화물 층(16)이 패턴화되고(포토레지스트 형성, 노출, 선택적 제거, 질화물 에칭), 뒤이어 산화물 및 실리콘이 에칭되어 질화물 층(16), 산화물 층(12)을 통해 기판(10) 내로 연장되는 트렌치들을 형성한다. 이어서, 트렌치들은, 도 3b에 도시된 바와 같이(포토레지스트 제거 후), 절연 재료(18)(예컨대, 산화물)로 충전된다. 질화물 에칭이 사용되어 질화물 층(16)을 제거하고, 폴리 침착 및 에칭에 의해 STI 산화물(18) 사이의 산화물 층(12) 상에 폴리 층(14)이 형성된다. 산화물 에칭 및/또는 화학 기계적 연마가, 도 3c에 도시된 바와 같이, 폴리 층(14)의 상단 표면과 평평하거나, 또는 약간 더 낮게 STI 산화물(18)의 상단들을 낮추는 데 사용되며, 이는 도 1c에 도시된 구조물과 동등하다.
도 4a 내지 도 4d는 메모리 셀들(36)을 형성하기 위한 대안의 실시예를 예시하는데, 이는 도 4a에 도시된 바와 같이, 폴리 스페이서들(26)의 형성이 없는 것을 제외하고는, 도 2c의 동일한 구조물로 시작된다. 폴리실리콘의 층(40)이 구조물 위에 형성된다. 마스킹 단계가 수행되어, 질화물 블록(20) 위의 그러한 부분뿐만 아니라 노출된 채로 남겨지는, 질화물 블록(20)에 인접한 산화물 스페이서들(22)의 일부 위의 추가 부분을 제외하고, 폴리 층(40)을 포토레지스트로 커버한다. 폴리 층(40)의 이러한 노출된 부분은, (포토레지스트 제거 후) 도 4b에 도시된 바와 같이, 폴리 에칭에 의해 제거된다. 이어서, 질화물 에칭이 수행되어 질화물 블록(20)을 제거하여, 산화물 스페이서들(22) 사이의 폴리 층(14)의 일부분을 노출된 채로 남긴다. 이어서, 폴리 에칭이 수행되어 폴리 층(14)의 노출된 부분을 제거하여, 산화물 스페이서들(22) 아래에 별개의 폴리 블록들(14a)을 남긴다. 산화물 스페이서들(22) 사이에서 그리고 폴리 블록들(14a) 사이에서 기판(10)에 소스 영역(28)을 형성하기 위한 주입 공정이 뒤따른다. 이러한 시점에서 또는 그 후에 어닐링이 수행될 수 있고, 이는 소스 영역(28)이 폴리 블록들(14a) 아래에서 부분적으로 연장되게 할 것이다. 이어서, 날카로운 에지들(14b)에 인접한 폴리 블록들(14a)의 노출된 단부들 및 폴리 층(40)의 노출된 표면들을 포함하여, 구조물들 상에 산화물 층(30)이 침착된다. 이어서, 폴리실리콘의 층(42)이 구조물 위에 형성된다. 생성된 구조물이 도 4c에 도시되어 있다. 이어서, 폴리실리콘 및 산화물 에칭들이 사용되어, 산화물 스페이서들(22) 사이의 폴리 층(42)의 나머지 부분으로서 폴리 블록(42a)을, 그리고 폴리 층(40)의 나머지 부분들로서 스페이서들(22/24)의 외측 측부들 상의 폴리 스페이서들(40a)을 제외하고, 폴리실리콘 층들(40, 42) 및 산화물 층(30)의 부분들을 제거하여, 드레인 주입을 위해 노출된 기판의 부분들을 남긴다. 산화물 층(44)이 구조물 위에 형성된다. 이어서, 주입이 수행되어 폴리 스페이서들(40a)에 인접하게 기판(10)에 드레인 영역들(34)을 형성한다. 최종 구조물이 도 4d에 도시되어 있다.
도 5a 내지 도 5c는 도 4c의 구조물로 시작되는, 메모리 셀(36)을 형성하기 위한 다른 대안의 실시예를 예시한다. 도 5a에 도시된 바와 같이, 화학 기계적 연마(CMP)가 사용되어, 산화물 스페이서들(22)의 상단 표면까지 아래로 구조물의 상단 표면을 평탄화한다(따라서, 각각의 산화물 스페이서(22)의 적어도 일부분 상에 폴리실리콘이 없고, 그에 따라 산화물 스페이서들(22) 사이의 폴리 층(42)의 나머지 부분으로서 별개의 폴리 블록(42a)을 한정함).
마스킹 단계가 수행되어 폴리 블록(42a) 및 폴리 층(40)의 부분들을 포토레지스트(46)로 커버하지만, 구조물의 나머지는 노출된 채로 남긴다. 도 5b에 도시된 바와 같이, 폴리 및 산화물 에칭들이 수행되어 폴리 층들(42/40) 및 산화물 층(30)의 노출된 부분들을 제거하여, 스페이서들(22/24)의 외측 측부들 상의 폴리 층(40)의 나머지 부분들로서 폴리 블록(40b)을 남긴다. 포토레지스트 제거 후에, 산화물 층(48)이 구조물 위에 형성된다. 이어서, 주입이 수행되어 폴리 블록들(40b)에 인접하게 기판에 드레인 영역들(34)을 형성한다. 최종 구조물이 도 5c에 도시되어 있다. 이러한 실시예는 추가 마스킹 단계를 포함하지만, 그것은 리소그래피 마스킹 공정에 의해 한정되는 채널 영역 방향에서의 길이들을 갖는 워드 라인 게이트들을 제공한다.
도 6a 내지 도 6d는 도 4a의 구조물로 시작되는, 메모리 셀들(36)을 형성하기 위한 다른 대안의 실시예를 예시한다. 폴리실리콘의 층(52)이 구조물 위에 형성된다. 산화물 층(54)이 폴리 층(52) 상에 형성된다. 이어서, 도 6a에 도시된 바와 같이, 화학 기계적 연마가 사용되어 질화물 블록(20) 위에 있는 그리고 산화물 스페이서들(22) 위에 있는 산화물(54) 및 폴리(52)의 부분들을 제거한다. 구조물은 선택적으로 산화되어 폴리 층(52)의 노출된 상단 부분들 상에 산화물 층(56)을 형성하여, 아래에 기술된 폴리 층(14)의 후속 에칭으로부터 폴리 층(52)을 보호한다. 산화물 층(56)이 생략되는 경우, 폴리 층(14)의 에칭은 폴리 층(52)의 상단 부분들이 제거되는 결과를 초래할 것이고, 따라서 폴리 층(52)으로부터 더 짧은 워드 라인 게이트들을 초래할 것이다. 질화물 에칭이 수행되어 질화물 블록(20)을 제거하여, 산화물 스페이서들(22) 사이에 폴리 층(14)의 일부분을 노출된 채로 남긴다. 이어서, 폴리 에칭이 수행되어 폴리 층(14)의 노출된 부분을 제거하여, 산화물 스페이서들(22) 아래에 별개의 폴리 블록들(14a)을 남긴다. 산화물 스페이서들(22) 사이에서 그리고 폴리 블록들(14a) 사이에서 기판(10)에 소스 영역(28)을 형성하기 위한 주입 공정이 뒤따른다. 이러한 시점에서 또는 그 후에 어닐링이 수행될 수 있고, 이는 소스 영역(28)이 폴리 블록(14a) 아래에서 부분적으로 연장되게 할 것이다. 생성된 구조물이 도 6b에 도시되어 있다.
이어서, 날카로운 에지들(14b)에 인접한 폴리 블록들(14a)의 노출된 단부들을 포함하여, 구조물들 상에 산화물 층(30)이 침착된다. 이어서, 도 6c에 도시된 바와 같이, 폴리실리콘의 층이 구조물 위에 형성되고, 뒤이어 스페이서들(22) 사이에 배치된 폴리 블록(58)을 제외하고는 이러한 폴리실리콘 층을 제거하는 폴리 에칭이 이어진다. 마스킹 단계가 수행되어 폴리 블록(58) 및 폴리 층(52)의 부분들을 포토레지스트로 커버하지만, 구조물의 나머지는 노출된 채로 남긴다. 폴리 및 산화물 에칭들이 수행되어 폴리 층(52) 및 산화물 층들(56/54)의 노출된 부분들을 제거하여, 스페이서들(22/24)의 외측 측부들 상의 폴리 층(52)의 나머지 부분들로서 폴리 블록들(52a)을 남긴다. 포토레지스트 제거 후에, 이어서, 주입이 수행되어 폴리 블록들(52a)에 인접하게 기판에 드레인 영역들(34)을 형성한다. 최종 구조물이 도 6d에 도시되어 있다.
플로팅 게이트(14a)의 상단 표면의 경사 에칭이 소거 효율을 향상시키기 위해 바람직하지만, 그 경사 에칭은 향상된 소거 효율이 요구되지 않는 경우 생략될 수 있다는 점에 유의해야 한다. 예를 들어, 도 2a와 관련하여 전술된 경사 에칭이 생략되면, 도 2e에 도시된 최종 메모리 셀 구조물은 대신에 도 7에 도시된 것일 것이고, 여기서 플로팅 게이트(14a)는 평면 상부 표면을 갖는다. 유사하게, 도 4d에 도시된 최종 메모리 셀 구조물은 대신에 도 8에 도시된 것일 것이고, 도 5c에 도시된 최종 메모리 셀 구조물은 대신에 도 9에 도시된 것일 것이고, 도 6d에 도시된 최종 메모리 셀 구조물은 대신에 도 10에 도시된 것일 것이다.
본 발명은 전술되고 본 명세서에 예시된 실시예(들)로 제한되는 것이 아니라, 임의의 청구항들의 범위에 속하는 임의의 그리고 모든 변형들을 포괄한다는 것이 이해되어야 한다. 예를 들어, 본 명세서에서 본 발명에 대한 언급은 임의의 청구항 또는 청구항 용어의 범위를 제한하는 것이 아니라, 대신에 단지 청구항들 중 하나 이상에 의해 커버될 수 있는 하나 이상의 특징들에 대해 언급하는 것으로 의도된다. 전술된 재료들, 공정들, 및 수치 예들은 단지 예시적인 것일 뿐이며, 청구항들을 제한하는 것으로 간주되어서는 안 된다. 또한, 모든 방법 단계들이 예시되거나 청구된 정확한 순서로 수행될 필요는 없으며, 오히려 본 발명의 비휘발성 메모리 셀의 적절한 형성을 허용하는 임의의 순서로 수행되면 된다. 재료의 단일 층들이 그러한 또는 유사한 재료들의 다수의 층들로서 형성될 수 있고, 그 반대도 마찬가지이다. 마지막으로, 본 명세서에서 사용된 바와 같은 용어 "형성하는" 및 "형성되는"은 재료 퇴적, 재료 성장, 또는 개시되거나 청구된 바와 같은 재료를 제공함에 있어서의 임의의 다른 기술을 포함할 것이다.
본 명세서에서 사용된 바와 같이, 용어들 "~ 위에" 및 "~ 상에" 둘 모두는 "직접적으로 ~ 상에"(어떠한 중간 재료들, 요소들 또는 공간도 사이에 배치되지 않음)와 "간접적으로 ~ 상에"(중간 재료들, 요소들 또는 공간이 사이에 배치됨)를 포괄적으로 포함한다는 것에 유의하여야 한다. 마찬가지로, 용어 "인접한"은 "직접적으로 인접한"(어떠한 중간 재료들, 요소들 또는 공간도 사이에 배치되지 않음)과 "간접적으로 인접한"(중간 재료들, 요소들 또는 공간이 사이에 배치됨)을 포함하고, "~에 실장되는"은 "직접적으로 ~에 실장되는"(어떠한 중간 재료들, 요소들 또는 공간도 사이에 배치되지 않음)과 "간접적으로 ~에 실장되는"(중간 재료들, 요소들 또는 공간이 사이에 배치됨)을 포함하고, "전기적으로 결합되는"은 "직접적으로 ~에 전기적으로 결합되는"(요소들을 함께 전기적으로 접속시키는 어떠한 중간 재료들 또는 요소들도 사이에 없음)과 "간접적으로 ~에 전기적으로 결합되는"(요소들을 함께 전기적으로 접속시키는 중간 재료들 또는 요소들이 사이에 있음)을 포함한다. 예를 들어, "기판 위에" 요소를 형성하는 것은 어떠한 중간 재료들/요소들도 사이에 갖지 않고서 직접적으로 기판 상에 요소를 형성하는 것뿐만 아니라, 하나 이상의 중간 재료들/요소들을 사이에 갖고서 간접적으로 기판 상에 요소를 형성하는 것을 포함할 수 있다.

Claims (12)

  1. 메모리 디바이스를 형성하는 방법으로서,
    반도체 기판 위에 있고 그로부터 절연되는 제1 폴리실리콘 침착을 사용하여 제1 폴리실리콘 층을 형성하는 단계;
    상기 제1 폴리실리콘 층 바로 위에 절연 스페이서를 형성하는 단계;
    상기 절연 스페이서 아래에 상기 제1 폴리실리콘 층의 블록을 남기도록 상기 제1 폴리실리콘 층의 일부를 제거하는 단계 - 상기 제1 폴리실리콘 층의 블록은 대향하는 제1 측부 표면 및 제2 측부 표면들을 가짐 -;
    상기 제2 측부 표면에 인접하게 상기 기판에 소스 영역을 형성하는 단계;
    상기 기판 위에, 상기 제1 폴리실리콘 침착과는 상이한, 제2 폴리실리콘 침착을 사용하여 제2 폴리실리콘 층을 형성하는 단계;
    상기 기판 위에 있고 그로부터 절연되는 상기 제2 폴리실리콘 층의 블록을 남기도록, 그리고 상기 제1 측부 표면에 인접한 그리고 그로부터 절연된 상기 제2 폴리실리콘 층의 일부를 제거하는 단계;
    상기 제2 폴리실리콘 층 위의 부분들을 포함하는 상기 기판 위에, 상기 제1 폴리실리콘 침착 및 제2 폴리실리콘 침착과는 상이한, 제3 폴리실리콘 침착을 사용하여 제3 폴리실리콘 층을 형성하는 단계;
    상기 소스 영역 위에 있고 그로부터 절연되는 상기 제3 폴리실리콘 층의 블록을 남기도록 상기 제3 폴리실리콘 층의 일부를 제거하는 단계; 및
    상기 제2 폴리실리콘 층의 블록에 인접하게 상기 기판에 드레인 영역을 형성하는 단계를 포함하고,
    상기 제2 폴리실리콘 층의 일부를 제거하는 단계 및 상기 제3 폴리실리콘 층의 일부를 제거하는 단계는,
    상기 제3 폴리실리콘 층을 형성하기 전에, 상기 절연 스페이서의 제1 측면 상에서 상기 제2 폴리실리콘 층의 제1 부분을 제거하기 위해 제1 폴리실리콘 에칭을 수행하는 단계; 및
    상기 절연 스페이서의 제1 측면에 대향하는 상기 절연 스페이서의 제2 측면 상에서 상기 제2 폴리실리콘 층의 제2 부분을 제거하기 위해, 그리고, 상기 소스 영역 위에 있고 그로부터 절연되는 상기 제3 폴리실리콘 층의 블록을 남기도록 상기 제3 폴리실리콘 층의 일부를 제거하기 위해, 제2 폴리실리콘 에칭을 수행하는 단계 - 상기 제2 폴리실리콘 에칭은 상기 제3 폴리실리콘 층을 형성한 후에 수행됨 - 를 포함하는, 방법.
  2. 제1항에 있어서, 상기 절연 스페이서를 형성하는 단계는,
    상기 제1 폴리실리콘 층 상에 절연 재료의 블록을 형성하는 단계;
    상기 제1 폴리실리콘 층 상에 그리고 상기 절연 재료의 블록 상에 절연 재료의 층을 형성하는 단계; 및
    상기 제1 폴리실리콘 층 상에 배치되고 상기 절연 재료의 블록의 측부 표면에 맞닿는 상기 절연 재료의 층의 상기 절연 스페이서를 남기도록 상기 절연 재료의 층의 일부를 제거하는 단계를 포함하는, 방법.
  3. 제2항에 있어서, 상기 제1 폴리실리콘 층의 일부를 제거하는 단계는,
    상기 절연 스페이서의 제1 측면과 정렬된 상기 제1 측부 표면을 한정하기 위해 제1 폴리실리콘 에칭을 수행하는 단계;
    상기 제1 폴리실리콘 에칭 후 상기 절연 재료의 블록을 제거하는 단계; 및
    상기 절연 스페이서의 제2 측면과 정렬된 상기 제2 측부 표면을 한정하기 위해 상기 절연 재료의 블록을 제거한 후 제2 폴리실리콘 에칭을 수행하는 단계를 포함하는, 방법.
  4. 제2항에 있어서,
    상기 제1 폴리실리콘 층의 상부 표면의 일부분이, 상기 상부 표면의 일부분이 상기 절연 재료의 블록에 접근함에 따라, 상향으로 경사지도록 상기 제1 폴리실리콘 층 상에서 폴리실리콘 경사 에칭(polysilicon sloped etch)을 수행하는 단계를 추가로 포함하고,
    상기 절연 스페이서는 상향으로 경사진 상기 상부 표면의 일부분 상에 형성되는, 방법.
  5. 제4항에 있어서,
    상기 제1 폴리실리콘 층의 블록은 상기 제2 측부 표면에서 날카로운 에지(sharp edge)로 종단되는 상기 상향으로 경사진 상부 표면을 포함하는, 방법.
  6. 제5항에 있어서, 상기 제3 폴리실리콘 층의 블록은 상기 날카로운 에지로부터 절연되고 이를 대면하는 노치(notch)를 갖는 측부 표면을 포함하는, 방법.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 제1항에 있어서, 상기 제2 폴리실리콘 층의 블록은 폴리실리콘의 스페이서인, 방법.
  11. 삭제
  12. 삭제
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