CN103748686A - 具有高k电介质和金属栅的非易失性存储器单元 - Google Patents
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Abstract
一种非易失性存储器，包括第一导电类型的衬底，在其中形成的第二导电类型的第一和第二分隔开的区，在其间的沟道区。多晶硅金属栅字线被设置在沟道区的第一部分的上方并通过高K电介质层与其分隔开。字线的金属部分紧密地邻近于高K电介质层。多晶硅浮栅紧密地邻近于字线并与其分隔开，并且被设置在沟道区的另一部分的上方并与其绝缘。多晶硅耦合栅被设置在浮栅的上方并与其绝缘。多晶硅擦除栅被设置在浮栅的另一侧并与其绝缘，被设置在第二区的上方并与其绝缘，并且紧密地邻近于耦合栅的另一侧但与其分隔开。
Description
技术领域
本发明涉及具有作为字线的一部分的金属栅和在字线与沟道区之间的高K电介质的非易失性存储器单元。
背景技术
使用浮栅来存储电荷的非易失性存储器单元在本领域是公知的。参考图1，示出了现有技术的非易失性存储器单元10的截面图。存储器单元10包括诸如P型的第一导电类型的单晶衬底12。在衬底12的表面处或靠近衬底12的表面的是诸如N型的第二导电类型的第一区14。与第一区14分隔开的是也为第二导电类型的第二区16。在第一区14与第二区16之间的是沟道区18。由多晶硅制成的字线20被设置在沟道区18的第一部分的上方。字线20通过氧化硅（二氧化硅）层22与沟道区18分隔开。紧密地邻近于字线20并与字线20分隔开的是浮栅24，其也由多晶硅制成，并且被设置在沟道区18的另一部分的上方。浮栅24通过通常也为氧化硅（二氧化硅）的另一个绝缘层30与沟道区18分开。也由多晶硅制成的耦合栅26被设置在浮栅24的上方，并且通过另一个复合绝缘层32与其绝缘。用于复合绝缘层32的通常的材料是二氧化硅-氮化硅-二氧化硅或ONO。在浮栅24的另一侧并与其分隔开的是也由多晶硅制成的擦除栅28。擦除栅28被设置在第二区16的上方并与其绝缘。擦除栅28也紧密地邻近于耦合栅26但与耦合栅26分隔开，并且紧密地邻近于耦合栅26的另一侧。
存储器单元10如下进行操作。在编程操作期间，当将电荷存储在浮栅24上时，将第一正电压施加至字线20，引起字线20下方的沟道区18的部分导电。将第二正电压施加至耦合栅26。将第三正电压施加至第二区16。将电流施加至第一区14。电子被吸引至在第二区16处的正电压。随着它们靠近浮栅24，它们经历了由施加至耦合栅26的电压引起的电场的突然增加，引起电荷被注入到浮栅24上。因此，编程通过热电子注入的机制而发生。在当电荷被从浮栅24去除时的擦除操作期间，将高的正电压施加至擦除栅28。可以将负电压或接地电压施加至耦合栅26和/或字线20。由通过在浮栅24与擦除栅28之间的绝缘层的隧穿来将浮栅24上的电荷吸引至擦除栅28。特别地，浮栅24可以用面向擦除栅28的锐利尖端来形成，从而促进从浮栅24通过尖端并通过在浮栅24与擦除栅28之间的绝缘层到擦除栅28上的电子的Fowler-Nordheim（福勒-诺得海姆）隧穿。在读取操作期间，将第一正电压施加至字线20，以接通在字线20之下的沟道区18的部分。将第二正电压施加至耦合栅26。将电压差动施加至第一区14和第二区16。如果浮栅24被编程，即浮栅24存储电子，则施加至耦合栅26的第二正电压不能够胜过在浮栅24上存储的负电子，并且在浮栅24之下的沟道区18的部分保持不导电。因此，没有电流或最小量的电流将在第一区14与第二区16之间流动。然而，如果浮栅24没有被编程，即，浮栅24保持中性或也许甚至存储正电荷（缺少电子），则施加至耦合栅26的第二正电压能够引起浮栅24之下的沟道区18的部分导电。因此，电流将在第一区14与第二区16之间流动。
存储器单元10已经迄今被证明对于90nm范围中的工艺节点是可行的。然而，随着缩放比例增加，即工艺几何尺寸减小，缩放比例将由于字线氧化层22的厚度而变成挑战，不可缩放。这可能引起通过氧化层22的泄露，其可能引发编程扰乱情况。此外，如果氧化层22不可缩放，则其对用1.2伏特及以下的Vcc进行读取可能成为挑战，从而有必要使用电荷泵，这可能引起较慢的读取、读取延迟以及占据对于电荷泵的有价值的基板面（real estate）。此外，在未选定存储器单元10的擦除状态下，这可能引起通过在字线20之下的沟道区18的高亚阈值单元电流，从而挑战用于编程、读取和编程扰乱的高温操作。因此，期望的是，找到对工艺缩放比例的问题的解决方案，使得存储器单元10可以在基本上不背离存储器单元10的设计的情况下被定尺度为更小的几何尺寸。
发明内容
因此，在本发明的第一实施例中，非易失性闪速存储器单元具有诸如P型的第一导电类型的单晶衬底。在衬底表面处或靠近衬底表面的是诸如N型的第二导电类型的第一区。与第一区分隔开的是也为第二导电类型的第二区。在第一区与第二区之间的是沟道区。由多晶硅和金属栅制成的字线被设置在沟道区的第一部分的上方。字线通过高K电介质层与沟道区18分隔开。字线的金属部分紧密地邻近于高K电介质层。紧密地邻近于字线并与字线分隔开的是浮栅，其也由多晶硅制成，并且被设置在沟道区的另一部分的上方。浮栅通过通常也为氧化硅（二氧化硅）的另一个绝缘层与沟道区分开。也由多晶硅制成的耦合栅被设置在浮栅的上方，并且通过另一个绝缘层与其绝缘。在浮栅的另一侧并与其分隔开的是也由多晶硅制成的擦除栅。擦除栅被设置在第二区的上方并与其绝缘。擦除栅也紧密地邻近于耦合栅但与耦合栅分隔开，并且紧密地邻近于耦合栅的另一侧。
在本发明的第二实施例中，存储器单元类似于第一实施例，除了第二实施例存储器单元进一步具有在字线与邻近的浮栅和耦合栅之间的沿着字线的侧壁的高K电介质材料，其中字线的金属部分进一步邻近于沿着字线的侧壁的高K电介质。
在本发明的第三实施例中，存储器单元类似于第二实施例，除了第三实施例存储器单元进一步具有在擦除栅与邻近的浮栅和耦合栅之间的沿着擦除栅的侧壁的高K电介质材料，其中擦除栅的金属部分邻近于沿着擦除栅的侧壁的高K电介质材料。擦除栅进一步具有在擦除栅与第二区之间的高K电介质层，其中，擦除栅的金属部分邻近于在擦除栅与第二区之间的高K电介质层。
附图说明
图1是现有技术的闪速存储器单元的截面图。
图2是本发明的闪速存储器单元的第一实施例的截面图。
图3是本发明的闪速存储器单元的第二实施例的截面图。
图4是本发明的闪速存储器单元的第三实施例的截面图。
图5（a-g）是制备本发明的闪速存储器单元的第三实施例的本发明的工艺流程中使用的步骤的截面图。
图6是本发明的工艺流程中使用的步骤中的一个的顶视图。
具体实施方式
参考图2，示出了本发明的存储器单元50的第一实施例。存储器单元50类似于图1中示出的存储器单元10。因此，相似的部分将用相同的数字来标明。存储器单元50包括诸如P型的第一导电类型的单晶衬底12。在衬底12的表面处或靠近衬底12的表面的是诸如N型的第二导电类型的第一区14。与第一区14分隔开的是也为第二导电类型的第二区16。在第一区14与第二区16之间的是沟道区18。字线20被设置在沟道区18的第一部分的上方。字线20通过高K电介质层52与沟道区18分隔开。用于高K电介质层52的通常的材料是二氧化铪。可以通过原子层沉积（ALD）将诸如氧化镧（La2O3）的盖层53沉积在高K电介质层52上。字线20包括两个部分：由诸如氮化钛的金属材料制成的第一部分54紧密地邻近于高K电介质层52（或邻近于盖层53），以及由多晶硅制成的第二部分56。第一部分54和第二部分56共同地形成字线20。盖层53的目的是实现接近于字线20的NMOS目标功函数的平带电压漂移。紧密地邻近于字线20并与字线20分隔开的是浮栅24，其也由多晶硅制成，并且被设置在沟道区18的另一部分的上方。浮栅24通过通常也为氧化硅（二氧化硅）的另一个绝缘层30来与沟道区18分开。也由多晶硅制成的耦合栅26被设置在浮栅24的上方，并且通过另一个绝缘层32与其绝缘。在浮栅24的另一侧并与其分隔开的是也由多晶硅制成的擦除栅28。擦除栅28被设置在第二区16的上方并与其绝缘。擦除栅28也紧密地邻近于耦合栅26但与耦合栅26分隔开，并且紧密地邻近于耦合栅26的另一侧。
参考图3，示出了本发明的存储器单元150的第二实施例。存储器单元150类似于图2中示出的存储器单元50。因此，相似的部分将用相同的数字来标明。存储器单元150包括诸如P型的第一导电类型的单晶衬底12。在衬底12的表面处或靠近衬底12的表面的是诸如N型的第二导电类型的第一区14。与第一区14分隔开的是也为第二导电类型的第二区16。在第一区14与第二区16之间的是沟道区18。字线20被设置在沟道区18的第一部分的上方。字线20通过高K电介质层52与沟道区18分隔开。用于高K电介质层52的通常的材料是二氧化铪。可以通过原子层沉积（ALD）将诸如氧化镧（La2O3）的盖层53沉积在高K电介质层52上。字线20包括两个部分：由诸如氮化钛的金属材料制成的第一部分54紧密地邻近于高K电介质层52（或邻近于盖层53），以及由多晶硅制成的第二部分56。第一部分54和第二部分56共同地形成字线20。盖层53的目的是实现接近于字线20的NMOS目标功函数的平带电压漂移。紧密地邻近于字线20并与字线20分隔开的是浮栅24，其也由多晶硅制成，并且被设置在沟道区18的另一部分的上方。浮栅24通过通常也为氧化硅（二氧化硅）的另一个绝缘层30与沟道区18分开。也由多晶硅制成的耦合栅26被设置在浮栅24的上方，并且通过另一个绝缘层32与其绝缘。字线20也通过高K电介质材料的层52（以及另一个盖层53）与浮栅24和耦合栅26分隔开。此外，金属层54也沿着字线20的侧壁延伸并沿着字线20的侧面紧密地邻近于高K电介质层52（或邻近于盖层53）。所以，高K电介质层沿着字线20的底部并邻近于字线20。盖层53也可以在高K层52与字线20之间。最终，金属栅54沿着字线20的底部和侧壁。在浮栅24的另一侧并与其分隔开的是也由多晶硅制成的擦除栅28。擦除栅28被设置在第二区16的上方并与其绝缘。擦除栅28也紧密地邻近于耦合栅26但与耦合栅26分隔开，并且紧密地邻近于耦合栅26的另一侧。
参考图4，示出了本发明的存储器单元250的第三实施例。存储器单元250类似于图3中示出的存储器单元150。因此，相似的部分将用相同的数字来标明。存储器单元250包括诸如P型的第一导电类型的单晶衬底12。在衬底12的表面处或靠近衬底12的表面的是诸如N型的第二导电类型的第一区14。与第一区14分隔开的是也为第二导电类型的第二区16。在第一区14与第二区16之间的是沟道区18。字线20被设置在沟道区18的第一部分的上方。字线20通过高K电介质层52与沟道区18分隔开。用于高K电介质层52的通常的材料是二氧化铪。盖层53可以在高K电介质层52上。字线20包括两个部分：由诸如氮化钛的金属材料制成的第一部分54紧密地邻近于高K电介质层52（或邻近于盖层53），以及由多晶硅制成的第二部分56。第一部分54和第二部分56共同地形成字线20。紧密地邻近于字线20并与字线20分隔开的是浮栅24，其也由多晶硅制成，并且被设置在沟道区18的另一部分的上方。浮栅24通过通常也为氧化硅（二氧化硅）的另一个绝缘层30来与沟道区18分开。也由多晶硅制成的耦合栅26被设置在浮栅24的上方，并且通过另一个绝缘层32与其绝缘。字线20也通过高K电介质材料的层52来与浮栅24和耦合栅26分隔开。此外，盖层53也可以在字线20与邻近的高K层52之间。金属层54也沿着字线20的侧壁延伸，并且沿着字线20的侧面紧密地邻近于高K电介质层52（或邻近于盖层53）。因此，金属栅54沿着字线20的底部和侧壁。在浮栅24的另一侧并与其分隔开的是擦除栅28。擦除栅28被设置在第二区16的上方并通过高K电介质材料60的层与其绝缘，所述高K电介质材料60可以与高K电介质材料52相同。盖层53也可以在擦除栅28与高K层60之间。擦除栅28也紧密地邻近于耦合栅26但与耦合栅26分隔开，并且紧密地邻近于耦合栅26的另一侧。在擦除栅28与浮栅24和耦合栅26之间的是高K电介质材料60的另一个层，所述高K电介质材料60也可以是与高K电介质材料52相同的材料。另一个盖层53也可以在擦除栅28与邻近的高K电介质层60之间，所述高K电介质层60邻近于浮栅24和耦合栅26。擦除栅28包括两个部分：金属栅62，其沿着擦除栅28的底部并紧密地邻近于高K电介质层60（或邻近于盖层53），以及在擦除栅62与浮栅24和耦合栅26之间沿着擦除栅28的侧壁，紧密地邻近于高K电介质层60（或邻近于盖层53）。
现在将描述一种制造本发明的存储器单元250的方法。工艺开始于下面的步骤，其是用来制备图1中所示的存储器单元10的相同的工艺步骤。
1. DIFF掩模和蚀刻——这包括浅沟槽隔离的形成以及衬垫氮化物的去除
2. 浮栅氧化、多晶硅沉积和多晶硅注入
3. 浮栅多晶硅平坦化
4. MCEL掩模和多晶硅回蚀
5. ONO和控制栅的堆叠形成
6. 控制栅的掩模和蚀刻
7. 控制栅S/W间隔物（spacer）的形成
8. 浮栅多晶硅蚀刻
9. MCEL-2掩模和字线的Vt注入
10. 浮栅高温氧化物间隔物的形成
11. 高压氧化物沉积
12. HVII掩模、HVII注入和氧化物蚀刻
13. 隧道氧化物的形成
14. LVOX掩模和氧化物蚀刻
图5A中示出了得到的结构。光致抗蚀剂80被去除。然后可以将可选的氧化层施加至该结构。此后，接着施加高K电介质材料的层22。该工艺可以通过高K电介质材料的原子层沉积（ALD）来完成，其包括但不限于二氧化铪、硅酸铪、二氧化锆和硅酸锆。可以通过原子层沉积（ALD）来将诸如氧化镧（La2O3）的盖层53沉积在高K电介质层52上。然后沉积金属层54。这可以通过金属栅材料的气相沉积（PVD）并接着进行快速热处理（RTP）的高温退火来完成。图5B中示出了得到的结构。
然后，在图5B中示出了在该结构的上方沉积多晶硅层82。接着在多晶硅层82上进行磷或砷的注入。这可以通过将诸如磷或砷的N+掺杂剂注入到多晶硅层中并接着进行RTP的高温退火来完成。图5C中示出了所得到的结构。
然后，使图5C中示出的结构经受CMP（化学机械抛光）蚀刻处理。图5D中示出了得到的结构。
通过用光致抗蚀剂84施加掩模来使图5D中示出的结构经受掩模步骤，使得多晶硅层82可以被蚀刻。图5E中示出了得到的结构。
去除光致抗蚀剂84。通过施加二氧化硅的层并接着对其进行各向异性蚀刻来形成二氧化硅间隔物86。图5F中示出了得到的结构。
执行NNII（N+）掩模和NNII（N+）注入。结果是第一区14的形成。图5G中示出了得到的结构。
如图5B中所示，在盖层53上并且在高K电介质层52上（如果不存在盖层53）沉积的金属层54也沿着浮栅24和耦合栅26的侧壁进行沉积。修整掩模被用来使耦合栅26的末端开放并修整掉金属栅54，使得字线20将不与擦除栅28或其它字线20短接。这在图6中示出，其是结构的顶视图，示出了金属层54的修整所发生的位置。
在图5G中所示的结构形成之后，执行下面的工艺步骤。这些工艺步骤是与图1中示出的存储器单元10的形成中使用的相同的工艺步骤。
1. PPII（P+）掩模和PPII（P+）注入
2. CGCT掩模和蚀刻
3. 自对准多晶硅化物（Salicide）的形成——在字线多晶硅56、擦除栅多晶硅28、位线硅（未示出）、高压/逻辑栅多晶硅（未示出），和高压/逻辑扩散区域（未示出）上。
4. ILD沉积和CMP
5. CONT掩模
6. MTL1掩模
7. VIA1掩模
8. MTL2掩模
9. BPAD掩模
10. APAD掩模
11. BPAD掩模。
Claims (20)
1.一种非易失性存储器单元，包括：
基本上第一导电类型的单晶半导体衬底；
沿着所述衬底的表面的第二导电类型的第一区；
与所述第一区分隔开的沿着所述衬底的所述表面的所述第二导电类型的第二区；
在所述衬底中沿着其表面的在所述第一区与所述第二区之间的沟道区；所述沟道区具有第一部分和第二部分，其中所述第一部分邻近于所述第一区；
具有底部和侧面的字线，其中所述底部与所述沟道区的所述第一部分分隔开；所述字线包括多晶硅部分和金属部分，其中所述金属部分沿着最接近于所述沟道区的所述第一部分的所述字线的所述底部；
在所述字线的所述底部与所述沟道区的所述第一部分之间的高K电介质绝缘物；
浮栅，其与所述沟道区的所述第二部分分隔开，并且与所述字线分隔开并邻近于所述字线；
耦合栅，其与所述浮栅分隔开，并且与所述字线分隔开并邻近于所述字线；以及
与所述第二区分隔开的擦除栅，所述擦除栅邻近于所述耦合栅和所述浮栅并与所述耦合栅和所述浮栅分隔开。
2.权利要求1所述的存储器单元，其中所述字线的所述金属部分沿着所述字线的所述侧面延伸，并且在多晶硅部分与所述浮栅和所述耦合栅之间。
3.权利要求2所述的存储器单元，其中所述高K电介质绝缘物沿着所述字线的所述侧面延伸，并且在所述金属部分与所述浮栅和所述耦合栅之间。
4.权利要求3所述的存储器单元，其中所述高K电介质绝缘物包括选自以下的材料：二氧化铪、硅酸铪、二氧化锆和硅酸锆。
5.权利要求4所述的存储器单元，其中所述金属部分包括氮化钛。
6.权利要求5所述的存储器单元，其中所述金属部分进一步包括盖层。
7.权利要求6所述的存储器单元，其中所述盖层包括氧化镧。
8.权利要求3所述的存储器单元，其中所述擦除栅具有底部和侧面，并且包括多晶硅部分和金属部分，其中所述金属部分在所述擦除栅与所述浮栅和所述耦合栅之间沿着所述擦除栅的所述侧面，并且沿着最接近于所述第二区的所述擦除栅的所述底部；
高K电介质绝缘物，其在沿着所述擦除栅的所述侧面的所述擦除栅的所述金属部分与所述浮栅和所述耦合栅之间，并且在沿着所述擦除栅的所述底部的所述金属部分与所述第二区之间。
9.权利要求8所述的存储器单元，其中所述高K电介质绝缘物包括选自以下的材料：二氧化铪、硅酸铪、二氧化锆和硅酸锆。
10.权利要求9所述的存储器单元，其中所述金属部分包括氮化钛。
11.权利要求10所述的存储器单元，其中所述金属部分进一步包括盖层。
12.权利要求11所述的存储器单元，其中所述盖层包括氧化镧。
13.一种在基本上第一导电类型的单晶半导体衬底上形成非易失性存储器单元的方法，所述单晶半导体衬底具有沿着所述衬底的表面的第二导电率的第一区，所述方法包括：
在所述衬底的所述表面上，形成邻近于所述第一区的堆叠栅结构，所述堆叠栅结构具有两个侧壁，第一侧壁和第二侧壁，所述堆叠栅结构包括与所述衬底的所述表面绝缘的浮栅，以及在所述浮栅上并与其绝缘的耦合栅；
在所述堆叠栅结构上方并在所述衬底上方沉积高K电介质材料的层；所述高K电介质材料沿着所述第一侧壁和所述第二侧壁并邻近于其而形成，并且在邻近于所述堆叠栅结构的所述衬底的所述表面上形成；
紧密地邻近于所述高K电介质层来沉积金属层，所述金属层沿着所述第一侧壁和所述第二侧壁并紧密地邻近于所述高K电介质层而形成，并且在邻近于所述堆叠栅结构的所述衬底的所述表面的上方的所述高K电介质层上形成；
紧密地邻近于所述堆叠栅结构的一侧的金属层，并且在所述衬底的上方并与其绝缘地形成第一多晶硅栅；
紧密地邻近于所述堆叠栅结构的另一侧的金属层，并且在所述第一区的上方并与其绝缘地形成第二多晶硅栅；并且
在所述衬底中紧密地邻近于所述第一多晶硅栅来形成第二区。
14.权利要求13所述的方法，其中在相同的步骤中形成所述第一多晶硅栅和第二多晶硅栅。
15.权利要求14所述的方法，其中所述高K电介质材料包括选自以下的材料：二氧化铪、硅酸铪、二氧化锆和硅酸锆。
16.权利要求15所述的方法，其中，所述金属层包括氮化钛。
17.权利要求16所述的方法，其中，所述金属层进一步包括盖层。
18.权利要求17所述的方法，其中，所述盖层包括氧化镧。
19.权利要求14所述的方法，其中，所述堆叠栅结构进一步具有在所述第一侧壁与所述第二侧壁之间的顶表面，其中将所述高K电介质材料沉积在所述顶表面上，并且将所述金属层沉积在所述顶表面上的所述高K电介质材料上，并且
其中通过在所述堆叠栅结构的所述顶表面的上方、邻近于所述堆叠栅结构的所述第一侧壁和所述第二侧壁并且在所述衬底上沉积多晶硅的层来在相同的步骤中形成所述第一多晶硅栅和第二多晶硅栅。
20.权利要求19所述的方法，进一步包括用来去除在所述堆叠栅结构的所述顶表面上的所述多晶硅、所述高K电介质材料和所述金属层的去除步骤，以便形成所述第一多晶硅栅和所述第二多晶硅栅。
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