KR20140053783A - 로직 트랜지스터 및 비휘발성 메모리(nvm) 셀의 제조 방법 - Google Patents

로직 트랜지스터 및 비휘발성 메모리(nvm) 셀의 제조 방법 Download PDF

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KR20140053783A
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메훌 디. 쉬로프
마크 디. 홀
프랭크 케이. 주니어 바커
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프리스케일 세미컨덕터, 인크.
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Abstract

산화물 함유층(18)이 NVM 영역(14) 내의 반도체층(12) 바로 위에 형성되고, 제1 재료의 제1 부분층(20)이 NVM 영역 내의 산화물 함유층 상에 형성된다. 제1 고유전율 유전체층(22)이 로직 영역(16) 내의 반도체층 바로 위에 형성된다. 제1 전도층(24)이 로직 영역 내의 제1 유전체층 상에 형성된다. 제1 재료의 제2 부분층(26)이 NVM 영역 내의 제1 부분층 바로 위에 그리고 로직 영역 내의 제1 전도층 상에 형성된다. 로직 디바이스는 로직 영역 내에 형성된다. NVM 영역 내에 NVM 셀이 형성되는데, 제1 부분층 및 제2 부분층이 함께 이용되어 셀이 플로팅 게이트 셀인 경우에는 전하 저장층(28) 또는 셀이 스플릿 게이트 셀인 경우에는 선택 게이트(28) 중 하나를 형성한다.

Description

로직 트랜지스터 및 비휘발성 메모리(NVM) 셀의 제조 방법{METHOD OF MAKING A LOGIC TRANSISTOR AND A NON-VOLATILE MEMORY(NVM) CELL}
본 발명은 일반적으로 반도체 제조, 보다 구체적으로는 로직 트랜지스터들과 NVM 셀들의 제조에 관한 것이다.
비휘발성 메모리(NVM)들은 다른 기능들도 수행하는 집적 회로 위에 주로 존재한다. 이 경우, NVM의 성능을 위하여 로직 성능을 희생하는 것은 바람직하지 않다. 또한, 로직 및 NVM 모두를 위한 고성능을 달성하는 데 있어서 추가 비용을 방지하거나 최소화하는 것이 중요하다. 소스/드레인들의 형성을 위해 더미 게이트를 이용하고, 그 후에 높은 전도도 및 최적화된 일함수(work function)를 갖는 게이트 등의 고성능 게이트로 더미 게이트를 교체함으로써 성능을 향상시키는 기법인 대체 게이트(replacement gate)가 성능을 향상시키는 데 유망함을 보여왔다. 대체 게이트 프로세스는 게이트 유전체에 대해 고유전율(high-k) 유전체와 금속 게이트 양자 모두의 이용을 허용함에 있어서, 특히 유용하다.
따라서, 고성능을 달성하는 데 추가적인 개선을 제공하면서, 또한 NVM과 로직을 모두 구비하는 집적 회로들에서 비용 증가 문제들을 다룰 필요가 존재하며, 특히 대체 게이트의 맥락에서 그러하다.
본 발명은 제한이 아닌 예시로서 설명되며, 첨부 도면에서, 유사한 참조번호들은 유사한 요소들을 지칭한다. 도면들의 요소들은 단순성 및 명료성을 위해 도시되어 있고, 반드시 일정한 비율로 도시된 것은 아니다.
도 1은 비휘발성 메모리 셀과 대체 게이트 트랜지스터의 제1 실시예에 따른 처리 단계에서의 단면도.
도 2는 도 1의 비휘발성 메모리 셀과 대체 게이트 트랜지스터의 후속 처리 단계에서의 단면도.
도 3은 도 2의 비휘발성 메모리 셀과 대체 게이트 트랜지스터의 후속 처리 단계에서의 단면도.
도 4는 도 3의 비휘발성 메모리 셀과 대체 게이트 트랜지스터의 후속 처리 단계에서의 단면도.
도 5는 도 4의 비휘발성 메모리 셀과 대체 게이트 트랜지스터의 후속 처리 단계에서의 단면도.
도 6은 도 5의 비휘발성 메모리 셀과 대체 게이트 트랜지스터의 후속 처리 단계에서의 단면도.
도 7은 도 6의 비휘발성 메모리 셀과 대체 게이트 트랜지스터의 후속 처리 단계에서의 단면도.
도 8은 도 7의 비휘발성 메모리 셀과 대체 게이트 트랜지스터의 후속 처리 단계에서의 단면도.
도 9는 도 8의 비휘발성 메모리 셀과 대체 게이트 트랜지스터의 후속 처리 단계에서의 단면도.
도 10은 도 9의 비휘발성 메모리 셀과 대체 게이트 트랜지스터의 후속 처리 단계에서의 단면도.
도 11은 도 10의 비휘발성 메모리 셀과 대체 게이트 트랜지스터의 후속 처리 단계에서의 단면도.
도 12는 도 11의 비휘발성 메모리 셀과 대체 게이트 트랜지스터의 후속 처리 단계에서의 단면도.
도 13은 비휘발성 메모리 셀과 대체 게이트 트랜지스터의 도 10에 도시된 구조에 후속하는 제2 실시예에 따른 처리 단계에서의 단면도.
도 14는 도 13의 비휘발성 메모리 셀과 대체 게이트 트랜지스터의 후속 처리 단계에서의 단면도.
일 양태에서, 로직 트랜지스터와 NVM 셀은 동일한 반도체 기판 위에 집적되는데, 이 로직 트랜지스터는 고유전율 게이트 유전체와 금속 게이트를 가지며, 이 금속 게이트는 대체 게이트 방식을 이용하여 이루어진다. NVM 셀은 선택 게이트가 2개의 상이한 피착(deposition)들에 의해 이루어진 스플릿 게이트 타입(split gate type)이거나, 전하 저장층이 2개의 상이한 피착들에 의해 이루어진 플로팅 게이트 타입(floating gate type)일 수 있다. 어떤 경우에도 2개의 피착들은, 로직 트랜지스터 형성에 대한 프로세스 내의 동일한 또는 실질적으로 동일한 지점에서 이루어진다. 이것은 도면들과 이하의 발명의 상세한 설명을 참조함으로써 보다 명확히 이해될 것이다.
본 명세서에서 기술된 반도체 기판은 갈륨 비소, 실리콘 게르마늄, 실리콘-온-인슐레이터(SOI), 실리콘, 단결정 실리콘 등과 이들의 조합들과 같은 임의의 반도체 재료 또는 이들 재료들의 조합일 수 있다.
도 1에는 NVM 영역(14)과 로직 영역(16)을 갖는 반도체 기판(12)을 포함하는 반도체 구조(10)가 도시되어 있다. 실리콘일 수 있는 반도체 기판(12) 위에는 비교적 고온에서 성장할 수 있는 산화물층일 수 있는 게이트 유전체층(18) 및 전하 저장 재료 또는 게이트 재료일 수 있는 층(20)이 형성되어 있다. 층(20)은 전하 저장을 위해 또는 선택 게이트 등의 게이트로 이용될 수 있는 폴리실리콘으로 이루어질 수 있다. 층(20)을 위한 재료 선택에 대한 대안들이 존재한다. 일례로서, 층(20)이 전하 저장층으로서 효과적인 질화물일 수 있다. 고유전율 유전체들의 이용에는 이점들이 존재하지만, 만약 이들이 이용되지 않는 경우에는, 섭씨 900도 등의 고온에서 성장한 산화물이, 일반적으로 반도체 제조에서 이용가능한 최고 품질의 절연체이고, 따라서 층(18)에 바람직하다. 이러한 고온은 반도체 제조 프로세스의 후반부에서의 이용을 어렵게 하거나 불가능하게 한다. 층(18)에 효과적일 수 있는 하나의 대안은 열적으로 성장 또는 피착될 수 있는 실리콘 산화질화물(silicon oxynitride)이다. 효과적일 수 있는 다른 대안은 층(18)이 피착된 산화물이 되는 것이다. 층(18)은, 예컨대 10 내지 120 옹스트롬으로 두께가 현저하게 변할 수 있다. 층(20)은, 예컨대 200 내지 500 옹스트롬으로, 층(18)보다 두꺼울 수 있다. 두 경우들에서의 범위들은 이들보다 더 클 수 있다.
도 2에는 로직 영역(16)으로부터 층(18)과 층(20)을 제거한 이후의 반도체 구조(10)가 도시되어 있다. 이것은 NVM 영역(14)을 포토레지스트로 마스킹하는 동안에 에칭함으로써 형성될 수 있다.
도 3에는 고유전율 유전체(22)와 배리어(barrier) 금속(24)을 피착한 이후의 반도체 구조(10)가 도시되어 있다. 고유전율 유전체층(22)은 두께가 약 10 내지 50 옹스트롬일 수 있는 하프늄 산화물(hafnium oxide)일 수 있다. 배리어 금속(24)은 100 내지 300 옹스트롬 사이일 수 있다. 이들은, 또한 이 범위들을 벗어날 수도 있다. 배리어 금속(24)은 게이트 형성 이전의 반도체 프로세싱에 요구되는 비교적 고온들을 견딜 수 있고, 또한 MOS 트랜지스터들의 일함수를 설정하는데 유용한 탄탈륨 질화물(tantalum nitride) 또는 그 외 금속들일 수 있다.
도 4에는 고유전율 유전체(22)와 배리어 금속(24)이 NVM 측(14)으로부터 제거된 이후의 반도체 구조(10)가 도시되어 있으며, 이에 후속하여 특히 NVM 영역에서 유용한 층(20)의 표면을 세정하기 위한 HF-기반 세정 등의 세정이 뒤따른다. 이 제거는 포토레지스트로 로직 영역(16)을 마스킹하는 동안에 에칭함으로써 달성될 수 있다.
도 5에는 NVM 영역(14) 내의 층(20) 위에 그리고 로직 영역(16) 내의 층(24) 위에 층(26)을 피착 및 평탄화한 이후의 반도체 구조(10)가 도시되어 있다. 층(26)은 층(20)과 동일한 재료이다. 예를 들어, 층(20)이 폴리실리콘이면 층(26)도 폴리실리콘이고, 층(20)이 질화물이면 층(26)도 질화물이다. 층(26)은 두께가 약 500 내지 2000 옹스트롬일 수 있고, 그 범위를 벗어날 수도 있다. 층(20)과층(26)이 동일한 재료이기 때문에, 그들 사이의 라인은 식별하기 어려울 수 있다.
도 6에는 층(26) 위에 하드 마스크(30)를 형성한 이후의 반도체 구조(10)가 도시되어 있다. 하드 마스크(30)는 층(26)에 대해 에칭 또는 화학적 기계적 연마(CMP)의 선택을 제공할 수 있는 질화물 또는 그 외 재료일 수 있다. 또한, 이것은 층(20)과 층(26)이 단일층(28)을 형성하는 것을 보여주는데, 이는 층(20)과 층(26)이 동일한 재료로 이루어졌기 때문이다.
도 7에는 대체 게이트 프로세스를 수행하기 위한 준비로, 트랜지스터 피처들을 갖는 구조를 형성하도록 로직 영역(16)을 프로세싱하고, 그 후에 포토레지스트층(42)으로 로직 영역(16)을 피복한 이후의 반도체 구조(10)가 도시되어 있다. 로직 영역(16) 내의 결과로서 층(26)과 하드 마스크층(30)으로 형성된 대체가능한 게이트가 형성된다. 대체가능한 게이트 주위에 층(26)과 층(30)의 잔여 부분들로 형성된 측벽 스페이서(36)가 포함된다. 기판(12) 내에는 소스/드레인 영역들(32,34)이 대체 게이트와 측벽 스페이서들을 주입 마스크들로 이용하여 형성된다. 소스/드레인 영역들(32,34) 위에는 실리사이드 영역들(38,40)이 각각 존재한다. 또한, 도 6과 도 7에 대해 서술된 프로세싱 이후에, 특히 층(20)과 층(26) 사이의 라인은 알아보기 힘들며, 따라서 단일층(28)으로서 도시된다.
도 8에는 기판(12) 상에(over) 층(28)으로 이루어진 구조가 남을 수 있도록 층(28)과 층(28)에 정렬된 층(18)을 패터닝하고, 층(28)으로 형성된 구조 주위에 층간 절연체(ILD)(44)를 형성한 이후의 반도체 구조(10)가 도시되어 있다. 포토레지스트층(42)은 제거되고, 후속하는 피착 단계 및 평탄화 단계들의 결과 층(28)과 그 주위의 ILD(44)의 구조를 생성한다.
도 9에는 층(28)으로 이루어진 구조를 기존 높이의 약 3분의 1로 에치백(etch-back)한 이후의 반도체 구조(10)가 도시되어 있다. 로직 영역(16)은 이 에칭 동안에 마스킹된다.
도 10에는 NVM 영역(14)으로부터 ILD(44)를 제거한 이후의 반도체 구조(10)가 도시되어 있다. 이것은 고온을 이용하여 형성된, 바람직하게는, 고품질 산화물인 층(18) 상의 층(28)의 구조를 남긴다. 로직 영역(16)은 이 제거 동안에 마스킹된다.
도 11에는 산화물, 질화물 및 산화물의 합성물(ONO)일 수 있는 유전체층(46)을 형성하고, 그 후에 이를 로직 영역(16)의 상부로부터 제거한 후의 반도체 구조(10)가 도시되어 있다. 유전체층(46)은 플로팅 게이트와 제어 게이트 사이의 절연체로서 특히 유용하다.
도 12에는 유전체층(46) 상에 전도층(48)을 형성하고 로직 영역(16)과 NVM 영역(14) 상에 모두 금속층(48)을 피착하고 CMP를 수행함으로써, 층(26)으로 형성된 대체가능한 게이트를 배리어 층(24) 상의 대체 게이트(48)로 대체한 후의 반도체 구조(10)가 도시되어 있다. 층(26)으로 형성된 대체가능한 게이트의 대체는 금속층(48)의 피착에 앞서 층(26)으로 형성된 대체 가능한 게이트를 제거함으로써 수행된다. 로직 영역(16)의 결과는 금속 게이트 로직 트랜지스터이다. NVM 영역(14)에서, 층(48) 위에 에칭이 수행되어 도 12에서 왼쪽으로부터 오른쪽으로 이어지는 워드 선(word line)들을 형성한다. 필요한 경우에는, 워드 선들의 시트 저항을 줄이도록 추가적인 금속을 NVM 영역(14)에 피착하는 옵션이 이용가능하다. 층(28)로부터의 잔여 구조는, 층(28)이 폴리실리콘인 경우에는 플로팅 게이트 타입의 전하 저장층일 수 있거나, 또는 층(28)이 질화물인 경우에는 질화물 트랩 기반 전하 저장층일 수 있다.
도 13에는 층(28)이 폴리실리콘인 경우에 대해 도 11에서 처음 형성되어 도시된 유전체층(46) 대신에 질화물 또는 나노크리스탈의 상부 및 하부에 유전체층들을 갖는 질화물층 또는 나노크리스탈층(60)을 형성한 후의 반도체 구조(10)가 도시되어 있다. 이 경우에, 도 13에 도시된, 층(28)으로 이루어진 폴리실리콘 구조는 스플릿 게이트 NVM 셀 내에 선택 게이트를 형성하기 위함이다. 금속층(48)의 피착 이후에는 로직 영역(16)에서도 동일하다. 질화물층 또는 나노크리스탈층(60)은 기판 상에 그리고 층(28)의 잔여 구조 상에 존재하고, 층(48)의 피착 이전에 로직 영역(16)으로부터 제거된다. 상부층이 배리어층(24)과 유사하므로 질화물층 또는 나노크리스탈층(60)은 또한 배리어층을 포함할 수 있다.
도 14에는 측벽 스페이서들(62), 기판(12) 내의 소스/드레인 영역(64,66)을 갖는 스플릿 게이트 타입의 메모리 셀을 형성하는 단계들을 수행한 후의 반도체 구조(10)가 도시되어 있다. 질화물 또는 나노크리스탈은 층(48)의 잔여 구조로 덮여있지 않은 영역들에서 제거된다. 또한, 소스/드레인 영역(64)의 상부의 실리사이드 영역(68), 소스/드레인 영역(66)의 상부의 실리사이드 영역(70) 및 측벽 스페이서(62)에 인접한 층(28) 상의 실리사이드 영역(72)이 형성되어 있다.
따라서, NVM 셀은 로직 트랜지스터와 결합하여 형성되며, NVM 셀의 상당 부분은 개재 단계들(intervening steps)을 이용한, 동일한 재료의 두 가지 상이한 피착들의 조합으로서 형성될 수 있음을 알 수 있다. 일례로서, 상당 부분은 전하 저장 영역으로서, 폴리실리콘인 경우에는 전도성이거나, 질화물인 경우에는 비전도성일 수 있다. 폴리실리콘인 경우에는, 상당 부분은 대안적으로 스플릿 게이트 NVM 셀의 선택 게이트일 수 있다. 따라서, 전하 저장층 또는 스플릿 게이트 메모리 셀의 선택 게이트 하부의 게이트 유전체에 대한 고품질 고온 산화물의 옵션을 유지하면서도 대체 게이트 로직 트랜지스터를 획득하는 것이 가능하다.
일 대체 예에서는, 층(28)의 구조는 리세스(recess)되지 않고, 완전한 두께로서 남는다. 이 경우에는, 유전체층(46) 또는 나노크리스탈층(60)의 피착 및 패터닝에 후속하여, 분리된 금속 게이트층 피착 및 패터닝 단계들은, 전술된 것들을 트래킹하는, 로직 및 NVM 영역들을 위해 이용된다.
본 명세서에서 특정 실시예들을 참조하여 본 발명을 기술하였지만, 이하의 청구범위에 개시된 바와 같이, 본 발명의 범위 내에서 다양한 수정들 및 변경들이 이루어질 수 있다. 예를 들어, 특정 치수들은 변경될 수 있고, 재료의 변화들도 가능할 수 있다. 따라서, 명세서 및 도면들은 제한적인 의미보다는 예시적인 것으로 간주되어야 하며, 그러한 변형들 모두는 본 발명의 범위 내에 포함되는 것으로 의도된다. 특정 실시예들과 관련하여 본 명세서에서 기술된 임의의 이점들, 장점들, 또는 문제의 해결책들은 청구범위의 부분 또는 전부의 결정적인, 필수적인, 또는 본질적인 특징 또는 요소로 해석되도록 의도된 것은 아니다.
지금까지 비휘발성 메모리(NVM) 영역과 로직 영역을 갖는 반도체 구조를 형성하는 방법이 개시되었다는 것이 이해될 것이다. 본 방법은 NVM 영역 내의 반도체층 바로 위에(directly on) 산화물 함유층을 형성하는 단계를 포함한다. 본 방법은 NVM 영역 내의 산화물 함유층 상에 제1 재료의 제1 부분층을 형성하는 단계를 더 포함한다. 본 방법은 로직 영역 내의 반도체층 바로 위에 고유전율을 갖는 제1 유전체층을 형성하는 단계를 더 포함한다. 본 방법은 로직 영역 내의 제1 유전체층 상에 제1 전도층을 형성하는 단계를 더 포함한다. 본 방법은 NVM 영역 내의 제1 부분층 바로 위에 그리고 로직 영역 내의 제1 전도층 상에 제1 재료의 제2 부분층을 형성하는 단계를 더 포함한다. 본 방법은 로직 영역 내에 로직 디바이스를 형성하는 단계를 더 포함하는데, 이 로직 디바이스는 제1 전도층과 제1 유전체층의 부분을 포함한다. 본 방법은 산화물 함유층, 제1 부분층 및 제2 부분층을 이용하여 NVM 영역 내에 NVM 셀을 형성하는 단계를 더 포함하는데, 제1 부분층 및 제2 부분층이 함께 이용되어, NVM 셀이 플로팅 게이트 NVM 셀인 경우에는 전하 저장층, 또는 NVM 셀이 스플릿 게이트 NVM 셀인 경우에는 선택 게이트 중 하나를 형성한다. 본 방법은 로직 영역 내에 로직 디바이스를 형성하는 단계가 제2 부분층, 제1 전도층 및 제1 유전체층을 패터닝하여 로직 영역 내에 로직 스택(stack)을 형성하는 단계와 제2 부분층을 로직 스택 내의 제2 전도층으로 대체하는 단계를 포함하는 추가적인 특징을 가질 수 있다. 본 방법은 NVM 셀이 플로팅 게이트 NVM 셀이고, 제1 재료는 질화물인 추가적인 특징을 가질 수 있다. 본 방법은 제1 재료는 폴리실리콘인 추가적인 특징을 가질 수 있다. 본 방법은 제1 전도층이 금속을 포함하는 추가적인 특징을 가질 수 있다. 본 방법은 제1 전도층은 로직 영역 내의 로직 디바이스의 일함수를 설정하도록 동작하는 추가적인 특징을 가질 수 있다. 본 방법은 산화물 함유층을 형성하는 단계 및 제1 부분층을 형성하는 단계가, NVM 영역과 로직 영역 내의 반도체층 위에 산화물 함유층을 성장시키는 단계, NVM 영역과 로직 영역 내의 산화물 함유층 상에 제1 부분층을 피착하는 단계 및 산화물 함유층과 제1 부분층을 로직 영역으로부터 제거하는 단계를 포함하는 추가적인 특징을 가질 수 있다. 본 방법은 제1 유전체층을 형성하는 단계 및 제1 전도층을 형성하는 단계가, NVM 영역 내의 제1 부분층 상에 그리고 로직 영역 내의 반도체층 위에 제1 유전체층을 피착하는 단계, NVM 영역과 로직 영역 내의 제1 유전체층 상에 제1 전도층을 피착하는 단계 및 NVM 영역 내의 제1 부분층을 에칭 정지층으로서 이용하여 제1 전도층 및 제1 유전체층을 NVM 영역으로부터 제거하는 단계를 포함하는 추가적인 특징을 가질 수 있다. NVM 셀이 플로팅 게이트 NVM 셀인 경우, 본 방법은 제2 부분층, 제1 전도층 및 제1 유전체층을 패터닝하여 로직 영역 내에 로직 스택을 형성하는 단계, 제1 부분층 및 제2 부분층을 패터닝하여 NVM 영역 내에 플로팅 게이트 NVM 셀의 전하 저장층을 형성하는 단계, NVM 영역 내의 전하 저장층 상에 제2 유전체층을 형성하는 단계, 로직 영역 내의 로직 스택으로부터 제2 부분층을 제거하는 단계, NVM 영역 내의 제2 유전체층 상에 그리고 로직 영역 내의 로직 스택의 제1 전도층 상에 제2 전도층을 형성하는 단계 및 NVM 영역 내의 제2 전도층을 패터닝하여 플로팅 게이트 NVM 셀의 제어 게이트를 형성하는 단계를 더 포함하는 추가적인 특징을 가질 수 있다. NVM 셀이 스플릿 게이트 NVM 셀인 경우, 본 방법은 제2 부분층, 제1 전도층 및 제1 유전체층을 패터닝하여 로직 영역 내에 로직 스택을 형성하는 단계, 제1 부분층 및 제2 부분층을 패터닝하여 NVM 영역 내에 스플릿 게이트 NVM 셀의 선택 게이트를 형성하는 단계, NVM 영역 내의 선택 게이트 상에 제2 유전체층을 형성하는 단계, 로직 영역 내의 로직 스택으로부터 제2 부분층을 제거하는 단계, NVM 영역 내의 제2 유전체층 상에 그리고 로직 영역 내의 로직 스택의 제1 전도층 상에 제2 전도층을 형성하는 단계 및 NVM 영역 내의 제2 전도층을 패터닝하여 스플릿 게이트 NVM 셀의 제어 게이트를 형성하는 단계를 더 포함하는 추가적인 특징을 가질 수 있다.
또한, 비휘발성 메모리(NVM) 영역과 로직 영역을 갖는 반도체 구조를 형성하는 방법이 개시되어 있다. 본 방법은 NVM 영역과 로직 영역 내의 반도체층 위에 산화물 함유층을 형성하는 단계를 포함한다. 본 방법은 NVM 영역과 로직 영역 내의 산화물 함유층 상에 제1 재료의 제1 부분층을 형성하는 단계를 더 포함한다. 본 방법은 로직 영역으로부터 산화물 함유층 및 제1 부분층을 제거하는 단계를 더 포함한다. 본 방법은 NVM 영역 내의 제1 부분층 상에 그리고 로직 영역 내의 반도체층 상에 고유전율을 갖는 제1 유전체층을 형성하는 단계를 더 포함한다. 본 방법은 NVM 영역과 로직 영역 내의 제1 유전체층 상에 제1 전도층을 형성하는 단계를 더 포함한다. 본 방법은 NVM 영역으로부터 제1 유전체층 및 제1 전도층을 제거하는 단계를 더 포함한다. 본 방법은 NVM 영역 내의 제1 부분층 바로 위에 그리고 로직 영역 내의 제1 전도층 상에 제1 재료의 제2 부분층을 형성하는 단계를 더 포함한다. 본 방법은 제2 부분층을 더미 게이트로 이용하여 로직 영역 내에 로직 디바이스를 형성하는 단계를 더 포함하는데, 이 로직 디바이스는 제1 전도층과 제1 유전체층의 부분을 포함한다. 본 방법은 산화물 함유층, 제1 부분층 및 제2 부분층을 이용하여 NVM 영역 내에 NVM 셀을 형성하는 단계를 더 포함하는데, 제1 부분층 및 제2 부분층은 함께 이용되어, NVM 셀이 플로팅 게이트 NVM 셀인 경우에는 전하 저장층, 또는 NVM 셀이 스플릿 게이트 NVM 셀인 경우에는 선택 게이트 중 하나를 형성한다. 본 방법은 NVM 영역과 로직 영역 내에 제2 전도층을 형성하는 단계를 더 포함할 수 있는데, 제2 전도층은 NVM 영역 내의 제2 부분층 상에 형성되고, 로직 영역 내의 로직 디바이스의 더미 게이트를 대체하는 데 이용된다. 본 방법은 NVM 영역과 로직 영역 내의 반도체층 위에 산화물 함유층을 형성하는 단계는 NVM 영역과 로직 영역 내의 반도체층 위에 산화물 함유층을 성장시키는 단계를 포함하는 추가적인 특징을 가질 수 있다. 본 방법은 NVM 셀은 플로팅 게이트 NVM 셀이고, 제1 재료는 질화물인 추가적인 특징을 가질 수 있다. 본 방법은 제1 재료는 폴리실리콘인 추가적인 특징을 가질 수 있다. 본 방법은 제1 전도층은 금속을 포함하는 추가적인 특징을 가질 수 있다. 본 방법은 제1 전도층이 로직 영역 내의 로직 디바이스의 일함수를 설정하도록 동작하는 추가적인 특징을 가질 수 있다.
또한, 비휘발성 메모리(NVM) 영역과 로직 영역을 갖는 반도체 구조를 형성하는 방법이 개시되어 있다. 본 방법은 NVM 영역 내의 반도체층 바로 위에 산화물 함유층을 형성하는 단계를 포함한다. 본 방법은 NVM 영역 내의 산화물 함유층 상에 제1 폴리실리콘층을 형성하는 단계를 더 포함한다. 본 방법은 로직 영역 내의 반도체층 바로 위에 고유전율을 갖는 제1 유전체층을 형성하는 단계를 더 포함한다. 본 방법은 로직 영역 내의 제1 유전체층 상에 제1 전도층을 형성하는 단계를 더 포함한다. 본 방법은 NVM 영역 내의 제1 폴리실리콘층 바로 위에 그리고 로직 영역 내의 제1 전도층 상에 제2 폴리실리콘층을 형성하는 단계를 더 포함한다. 본 방법은 로직 영역 내에 로직 디바이스를 형성하는 단계를 더 포함하는데, 로직 디바이스는 제1 전도층과 제1 유전체층의 부분을 포함한다. 본 방법은 산화물 함유층, 제1 폴리실리콘층 및 제2 폴리실리콘층을 이용하여 NVM 영역 내에 NVM 셀을 형성하는 단계를 더 포함하는데, 제1 폴리실리콘층 및 제2 폴리실리콘층이 함께 이용되어, NVM 셀의 공통층을 형성한다. 본 방법은 로직 영역 내에 로직 디바이스를 형성하는 단계가 제2 폴리실리콘층, 제1 전도층 및 제1 유전체층을 패터닝하여 로직 영역 내에 로직 스택을 형성하는 단계, 로직 스택으로부터 제2 폴리실리콘층을 제거하는 단계, NVM 영역 내의 NVM 셀의 공통층 상에 그리고 로직 스택의 제1 전도층 상에 제2 전도층을 형성하는 단계 및 제2 전도층을 패터닝하여 공통층 상에 NVM 셀의 제어 게이트를 형성하는 단계를 더 포함하는 추가적인 특징을 가질 수 있다. 본 방법은 NVM 셀의 공통층은 NVM 셀의 선택 게이트 또는 NVM 셀의 전하 저장층 중 하나로 특징지어지는 추가적인 특징을 가질 수 있다.
본 명세서에서 이용된 "결합된(coupled)"이라는 용어는 직접적인 결합 또는 기계적인 결합에 한정되지 않는다.
또한, 본 명세서에서 부정 관사("a" 또는 "an")로 이용된 용어들은, 하나 또는 그 이상으로 정의된다. 또한, 청구항 내의 "적어도 하나" 및 "하나 이상" 등의 문두의 구문들은, 동일한 청구항이 상기 문두의 구문들 "하나 또는 이상" 또는 "적어도 하나" 및 부정 관사("a" 또는 "an" 등의)를 포함하는 경우에도, 부정 관사("a" 또는 "an")에 의한 다른 청구항 요소의 도입이 그러한 도입된 청구항 요소를 갖는 임의의 특정 청구항을, 그러한 하나의 요소만을 갖는 발명들로 제한되는 것을 의미하도록 해석되어서는 아니된다. 이것은 정관사들의 이용의 경우에도 동일하다.
다른 방식으로 기술되지 않는 이상, "제1" 및 "제2" 등의 용어들은 그러한 용어들이 기술하는 요소들을 임의적으로 구분하기 위해 이용된다. 따라서, 이러한 용어들은 반드시 그러한 요소들의 시간적인 또는 다른 우선순위를 나타내기 위해 의도된 것은 아니다.

Claims (20)

  1. 비휘발성 메모리(NVM) 영역과 로직 영역을 갖는 반도체 구조를 형성하는 방법으로서,
    상기 NVM 영역 내의 반도체층 바로 위에(directly on) 산화물 함유층을 형성하는 단계;
    상기 NVM 영역 내의 상기 산화물 함유층 상에(over) 제1 재료의 제1 부분층을 형성하는 단계;
    상기 로직 영역 내의 상기 반도체층 바로 위에 고유전율을 갖는 제1 유전체층을 형성하는 단계;
    상기 로직 영역 내의 상기 제1 유전체층 상에 제1 전도층을 형성하는 단계;
    상기 NVM 영역 내의 상기 제1 부분층 바로 위에 그리고 상기 로직 영역 내의 상기 제1 전도층 상에 상기 제1 재료의 제2 부분층을 형성하는 단계;
    상기 로직 영역 내에 로직 디바이스를 형성하는 단계 - 상기 로직 디바이스는 상기 제1 전도층과 상기 제1 유전체층의 부분을 포함함 - ; 및
    상기 산화물 함유층, 상기 제1 부분층 및 상기 제2 부분층을 이용하여 상기 NVM 영역 내에 NVM 셀을 형성하는 단계 - 상기 제1 부분층 및 상기 제2 부분층은 함께 이용되어, 상기 NVM 셀이 플로팅(floating) 게이트 NVM 셀인 경우에는 전하 저장층 또는 상기 NVM 셀이 스플릿(split) 게이트 NVM 셀인 경우에는 선택 게이트 중 하나를 형성함 -
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 로직 영역 내에 상기 로직 디바이스를 형성하는 단계는,
    상기 제2 부분층, 상기 제1 전도층 및 상기 제1 유전체층을 패터닝하여 상기 로직 영역 내에 로직 스택(stack)을 형성하는 단계; 및
    상기 제2 부분층을 상기 로직 스택 내의 제2 전도층으로 대체하는 단계
    를 포함하는, 방법.
  3. 제1항에 있어서,
    상기 NVM 셀은 플로팅 게이트 NVM 셀이고, 상기 제1 재료는 질화물인, 방법.
  4. 제1항에 있어서,
    상기 제1 재료는 폴리실리콘인, 방법.
  5. 제1항에 있어서,
    상기 제1 전도층은 금속을 포함하는, 방법.
  6. 제1항에 있어서,
    상기 제1 전도층은 상기 로직 영역 내의 상기 로직 디바이스의 일함수(work function)를 설정하도록 동작하는, 방법.
  7. 제1항에 있어서,
    상기 산화물 함유층을 형성하는 단계 및 상기 제1 부분층을 형성하는 단계는,
    상기 NVM 영역과 상기 로직 영역 내의 상기 반도체층 위에 상기 산화물 함유층을 성장시키는 단계;
    상기 NVM 영역과 상기 로직 영역 내의 상기 산화물 함유층 상에 상기 제1 부분층을 피착하는 단계; 및
    상기 산화물 함유층과 상기 제1 부분층을 상기 로직 영역으로부터 제거하는 단계
    를 포함하는, 방법.
  8. 제1항에 있어서,
    상기 제1 유전체층을 형성하는 단계 및 상기 제1 전도층을 형성하는 단계는,
    상기 NVM 영역 내의 상기 제1 부분층 상에 그리고 상기 로직 영역 내의 상기 반도체층 위에 상기 제1 유전체층을 피착하는 단계;
    상기 NVM 영역과 상기 로직 영역 내의 상기 제1 유전체층 상에 상기 제1 전도층을 피착하는 단계; 및
    상기 NVM 영역 내의 상기 제1 부분층을 에칭 정지층으로서 이용하여 상기 제1 전도층 및 상기 제1 유전체층을 상기 NVM 영역으로부터 제거하는 단계
    를 포함하는, 방법.
  9. 제1항에 있어서,
    상기 NVM 셀이 플로팅 게이트 NVM 셀인 경우, 상기 방법은,
    상기 제2 부분층, 상기 제1 전도층 및 상기 제1 유전체층을 패터닝하여 상기 로직 영역 내에 로직 스택을 형성하는 단계;
    상기 제1 부분층 및 상기 제2 부분층을 패터닝하여 상기 NVM 영역 내에 상기 플로팅 게이트 NVM 셀의 상기 전하 저장층을 형성하는 단계;
    상기 NVM 영역 내의 상기 전하 저장층 상에 제2 유전체층을 형성하는 단계;
    상기 로직 영역 내의 상기 로직 스택으로부터 상기 제2 부분층을 제거하는 단계;
    상기 NVM 영역 내의 상기 제2 유전체층 상에 그리고 상기 로직 영역 내의 상기 로직 스택의 상기 제1 전도층 상에 제2 전도층을 형성하는 단계; 및
    상기 NVM 영역 내의 상기 제2 전도층을 패터닝하여 상기 플로팅 게이트 NVM 셀의 제어 게이트를 형성하는 단계
    를 더 포함하는 방법.
  10. 제1항에 있어서,
    상기 NVM 셀이 스플릿 게이트 NVM 셀인 경우, 상기 방법은,
    상기 제2 부분층, 상기 제1 전도층 및 상기 제1 유전체층을 패터닝하여 상기 로직 영역 내에 로직 스택을 형성하는 단계;
    상기 제1 부분층 및 상기 제2 부분층을 패터닝하여 상기 NVM 영역 내에 상기 스플릿 게이트 NVM 셀의 상기 선택 게이트를 형성하는 단계;
    상기 NVM 영역 내의 상기 선택 게이트 상에 제2 유전체층을 형성하는 단계;
    상기 로직 영역 내의 상기 로직 스택으로부터 상기 제2 부분층을 제거하는 단계;
    상기 NVM 영역 내의 상기 제2 유전체층 상에 그리고 상기 로직 영역 내의 상기 로직 스택의 상기 제1 전도층 상에 제2 전도층을 형성하는 단계; 및
    상기 NVM 영역 내의 상기 제2 전도층을 패터닝하여 상기 스플릿 게이트 NVM 셀의 제어 게이트를 형성하는 단계
    를 더 포함하는 방법.
  11. 비휘발성 메모리(NVM) 영역과 로직 영역을 갖는 반도체 구조를 형성하는 방법으로서,
    상기 NVM 영역과 상기 로직 영역 내의 반도체층 위에 산화물 함유층을 형성하는 단계;
    상기 NVM 영역과 상기 로직 영역 내의 상기 산화물 함유층 상에 제1 재료의 제1 부분층을 형성하는 단계;
    상기 로직 영역으로부터 상기 산화물 함유층 및 상기 제1 부분층을 제거하는 단계;
    상기 NVM 영역 내의 상기 제1 부분층 상에 그리고 상기 로직 영역 내의 상기 반도체층 상에 고유전율을 갖는 제1 유전체층을 형성하는 단계;
    상기 NVM 영역과 상기 로직 영역 내의 상기 제1 유전체층 상에 제1 전도층을 형성하는 단계;
    상기 NVM 영역으로부터 상기 제1 유전체층 및 상기 제1 전도층을 제거하는 단계;
    상기 NVM 영역 내의 상기 제1 부분층 바로 위에 그리고 상기 로직 영역 내의 상기 제1 전도층 상에 상기 제1 재료의 제2 부분층을 형성하는 단계;
    상기 제2 부분층을 더미 게이트로 이용하여 상기 로직 영역 내에 로직 디바이스를 형성하는 단계 - 상기 로직 디바이스는 상기 제1 전도층과 상기 제1 유전체층의 부분을 포함함 - ; 및
    상기 산화물 함유층, 상기 제1 부분층 및 상기 제2 부분층을 이용하여 상기 NVM 영역 내에 NVM 셀을 형성하는 단계 - 상기 제1 부분층 및 상기 제2 부분층은 함께 이용되어, 상기 NVM 셀이 플로팅 게이트 NVM 셀인 경우에는 전하 저장층 또는 상기 NVM 셀이 스플릿 게이트 NVM 셀인 경우에는 선택 게이트 중 하나를 형성함 -
    를 포함하는 방법.
  12. 제11항에 있어서,
    상기 NVM 영역과 상기 로직 영역 내에 제2 전도층을 형성하는 단계를 더 포함하고,
    상기 제2 전도층은 상기 NVM 영역 내의 상기 제2 부분층 상에 형성되고, 상기 로직 영역 내의 상기 로직 디바이스의 상기 더미 게이트를 대체하는 데 이용되는,
    방법.
  13. 제11항에 있어서,
    상기 NVM 영역과 상기 로직 영역 내의 상기 반도체층 위에 상기 산화물 함유층을 형성하는 단계는,
    상기 NVM 영역과 상기 로직 영역 내의 상기 반도체층 위에 상기 산화물 함유층을 성장시키는 단계를 포함하는, 방법.
  14. 제11항에 있어서,
    상기 NVM 셀은 플로팅 게이트 NVM 셀이고, 상기 제1 재료는 질화물인, 방법.
  15. 제11항에 있어서,
    상기 제1 재료는 폴리실리콘인, 방법.
  16. 제11항에 있어서,
    상기 제1 전도층은 금속을 포함하는, 방법.
  17. 제11항에 있어서,
    상기 제1 전도층은 상기 로직 영역 내의 상기 로직 디바이스의 일함수를 설정하도록 동작하는, 방법.
  18. 비휘발성 메모리(NVM) 영역과 로직 영역을 갖는 반도체 구조를 형성하는 방법으로서,
    상기 NVM 영역 내의 반도체층 바로 위에 산화물 함유층을 형성하는 단계;
    상기 NVM 영역 내의 상기 산화물 함유층 상에 제1 폴리실리콘층을 형성하는 단계;
    상기 로직 영역 내의 상기 반도체층 바로 위에 고유전율을 갖는 제1 유전체층을 형성하는 단계;
    상기 로직 영역 내의 상기 제1 유전체층 상에 제1 전도층을 형성하는 단계;
    상기 NVM 영역 내의 상기 제1 폴리실리콘층 바로 위에 그리고 상기 로직 영역 내의 상기 제1 전도층 상에 제2 폴리실리콘층을 형성하는 단계;
    상기 로직 영역 내에 로직 디바이스를 형성하는 단계 - 상기 로직 디바이스는 상기 제1 전도층과 상기 제1 유전체층의 부분을 포함함 - ; 및
    상기 산화물 함유층, 상기 제1 폴리실리콘층 및 상기 제2 폴리실리콘층을 이용하여 상기 NVM 영역 내에 NVM 셀을 형성하는 단계 - 상기 제1 폴리실리콘층 및 상기 제2 폴리실리콘층이 함께 이용되어 상기 NVM 셀의 공통층을 형성함 -
    를 포함하는 방법.
  19. 제18항에 있어서,
    상기 로직 영역 내에 상기 로직 디바이스를 형성하는 단계는,
    상기 제2 폴리실리콘층, 상기 제1 전도층 및 상기 제1 유전체층을 패터닝하여 상기 로직 영역 내에 로직 스택을 형성하는 단계;
    상기 로직 스택으로부터 상기 제2 폴리실리콘층을 제거하는 단계;
    상기 NVM 영역 내의 상기 NVM 셀의 상기 공통층 상에 그리고 상기 로직 스택의 상기 제1 전도층 상에 제2 전도층을 형성하는 단계; 및
    상기 제2 전도층을 패터닝하여 상기 공통층 상에 상기 NVM 셀의 제어 게이트를 형성하는 단계
    를 포함하는, 방법.
  20. 제19항에 있어서,
    상기 NVM 셀의 상기 공통층은 상기 NVM 셀의 선택 게이트 또는 상기 NVM 셀의 전하 저장층 중 하나로 특징지어지는, 방법.
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