CN108140669A - 具有整合式高k金属栅的非易失性分离栅存储单元及其制作方法 - Google Patents

具有整合式高k金属栅的非易失性分离栅存储单元及其制作方法 Download PDF

Info

Publication number
CN108140669A
CN108140669A CN201680058271.XA CN201680058271A CN108140669A CN 108140669 A CN108140669 A CN 108140669A CN 201680058271 A CN201680058271 A CN 201680058271A CN 108140669 A CN108140669 A CN 108140669A
Authority
CN
China
Prior art keywords
control gate
grid
polysilicon layer
layer
insulation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201680058271.XA
Other languages
English (en)
Other versions
CN108140669B (zh
Inventor
周锋
X.刘
J-W.杨
C-S.苏
N.杜
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Silicon Storage Technology Inc
Original Assignee
Silicon Storage Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Silicon Storage Technology Inc filed Critical Silicon Storage Technology Inc
Publication of CN108140669A publication Critical patent/CN108140669A/zh
Application granted granted Critical
Publication of CN108140669B publication Critical patent/CN108140669B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42332—Gate electrodes for transistors with a floating gate with the floating gate formed by two or more non connected parts, e.g. multi-particles flating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种形成存储单元对的方法，该方法包括：在半导体基板上方形成多晶硅层并且与半导体基板绝缘；在多晶硅层上方形成导电控制栅对并且与多晶硅层绝缘；形成第一和第二绝缘层，其沿着控制栅的内侧和外侧表面延伸；移除多晶硅层的与控制栅的外侧表面相邻的部分；在该结构上形成HKMG层并且移除其在控制栅之间的部分，移除多晶硅层的与控制栅的内侧表面相邻的部分；在与控制栅的内侧表面相邻的基板中形成源区；在源区上方形成导电抹除栅并且与源区绝缘；形成导电字线栅，其横向地与控制栅相邻，以及在与字线栅相邻的基板中形成漏区。

Description

具有整合式高K金属栅的非易失性分离栅存储单元及其制作 方法
相关申请
本申请要求2015年10月1日提交的美国临时申请No. 62/236,101的权益，并且该美国临时申请通过引用结合于本文。
技术领域
本发明涉及非易失性存储器件。
背景技术
分离栅非易失性存储器件在本领域中是公知的。例如，美国专利7，927，994（其通过引用结合于本文以用于所有目的）公开了一种分离栅非易失性存储单元。图1图示了在半导体基板12上形成的这样的分离栅存储单元的示例。源区16和漏区14被形成为基板12中的扩散区，并且在它们之间限定了沟道区18。存储单元包括四个导电栅：浮动栅22，其被设置于沟道区18的第一部分和源区16的一部分的上方并且与所述沟道区18的第一部分和源区16的一部分绝缘；控制栅26，其被设置于浮动栅22的上方并且与所述浮动栅22绝缘；抹除栅24，其被设置于源区16的上方并且与所述源区16绝缘；以及选择栅20，其被设置于沟道区18的第二部分的上方并且与所述沟道区18的第二部分绝缘。可以形成导电触点10来电连接到漏区14。
将存储单元布置成阵列，其中这样的存储单元的列被隔离区的列分离。隔离区是绝缘材料被形成在其中的基板的部分。逻辑（核心）器件和高电压器件可以被形成在与存储阵列相同的芯片上，通常共享相同处理步骤中的一些来形成。还已知的是制作高K金属材料（HKMG—在金属层下方的高K电介质）的存储单元栅和逻辑栅和高电压栅。然而，已经发现在逻辑器件处理期间，存储单元结构的堆叠可能劣化。
本发明是一种用于在与逻辑器件和高电压器件相同的芯片上形成分离栅非易失性存储器件的技术，该分离栅非易失性存储器件具有较少的存储单元结构劣化。
发明内容
通过形成存储单元对的方法来解决前述问题和需要，该方法包括：
在半导体基板上方形成多晶硅层并且与所述半导体基板绝缘；
在所述多晶硅层上方形成一对间隔开的导电控制栅并且与所述多晶硅层绝缘，其中所述控制栅具有面对彼此的内侧表面以及背对彼此的外侧表面；
形成第一绝缘层，其直接沿着所述控制栅的内侧表面和外侧表面延伸；
形成第二绝缘层，其直接沿着所述第一绝缘层延伸；
移除所述多晶硅层的与所述控制栅的外侧表面相邻的部分；
形成第一绝缘间隔物，其直接沿着所述第二绝缘层并且间接沿着所述控制栅的外侧表面延伸；
形成第二绝缘间隔物，其直接沿着所述第二绝缘并且间接沿着所述控制栅的内侧表面延伸；
形成HKMG层，其沿着所述第一和第二绝缘间隔物并且沿着所述基板的与所述控制栅的外侧表面相邻的部分延伸，其中所述HKMG层包括：
高K绝缘材料层，以及
在所述高K绝缘材料层上的金属材料层；
移除所述HKMG层的沿着所述第二绝缘间隔物延伸的部分；
移除所述第二绝缘间隔物；
移除所述多晶硅层的与所述控制栅的内侧表面相邻的部分；
在与所述控制栅的内侧表面相邻的基板中形成源区；
在所述源区上方形成导电抹除栅并且与所述源区绝缘，其中所述抹除栅通过至少所述第一绝缘层和所述第二绝缘层来与所述控制栅中的每一个绝缘；
形成导电字线栅，其横向地与所述第一绝缘间隔物相邻，其中对于所述字线栅中的每一个，所述HKMG层包括第一部分和第二部分，所述第一部分设置于所述第一绝缘间隔物之一与所述字线栅之间，并且所述第二部分设置于所述字线栅与所述基板之间；以及
在所述基板中形成漏区，每个漏区被设置得与所述字线栅之一相邻。
本发明的其他目的和特征将通过回顾说明书、权利要求书和附图而变得显而易见。
附图说明
图1是常规的非易失性存储单元的侧面横截面视图。
图2A和2C是半导体基板的顶视图。
图2B和2D-2F是图示了在半导体基板中形成有源区和隔离区的步骤的侧面横截面视图。
图3A和3R是图示了形成非易失性存储单元的步骤的侧面横截面视图。
附图说明
本发明通过在同一芯片上形成的逻辑器件的形成和处理期间保护存储单元结构来解决上文所提到的问题。在图2A到2F、3A到3R中图示了形成这样的存储单元的方法。该方法以半导体基板12开始，该半导体基板12优选地为P型并且在本领域中是公知的。
隔离区形成
图2A到2F图示了在基板上形成隔离区的公知的STI方法。参照图2A，示出了半导体基板12（或半导体井）的俯视平面图，该半导体基板12优选地为P型并且在本领域中是公知的。在基板上形成（例如，生长或沉积）第一材料层30和第二材料层31。例如，第一层30可以是二氧化硅（下文称为“氧化物”），其通过诸如氧化或氧化物沉积（例如，化学气相沉积或CVD）之类的任意公知的技术在基板12上形成。也可以使用掺氮氧化物或其他绝缘电介质。第二层31可以是氮化硅（下文称为“氮化物”），其优选地通过CVD或PECVD（等离子体增强CVD）在氧化物层30的上方形成。图2B图示了结果得到的结构的截面图。
一旦已经形成了第一层30和第二层31，就将适合的光阻材料32施加在氮化物层31上，并且执行掩模步骤来从Y方向或列方向延伸的某些区（长条33）中选择性地移除光阻材料，如在图2C中示出的。在光阻材料32被移除之处，使用标准蚀刻技术（即，各项异性氮化物和氧化物/电介质蚀刻过程）在长条33中蚀刻掉暴露的氮化物层31和氧化物层30以在结构中形成沟槽34。然后使用硅蚀刻过程来使沟槽34向下延伸到硅基板12中，如在图2D中示出的。在光阻32未被移除之处，保持有氮化物层31和氧化物层30。在图2D中所图示的结果得到的结构现在限定了与隔离区36交错的有源区35。
进一步处理该结构来移除剩余的光阻32。然后，通过沉积厚的氧化物层来在沟槽34中形成诸如二氧化硅之类的绝缘材料，之后通过化学机械抛光或CMP蚀刻（使用氮化物层31作为蚀刻停止）来移除除了沟槽34中的氧化物区块38之外的氧化物层，如在图2E中示出的。然后使用氮化物/氧化物蚀刻过程将剩余的氮化物层31和氧化物层30移除，留下沿着隔离区36延伸的STI氧化物区块38，如在图2F中示出的。
图2A至2F图示了基板的存储单元阵列区，其中存储单元的列将在被隔离区36分离的有源区35中形成。应当注意的是，基板12还包括至少一个外围区，其中形成控制电路，所述控制电路将被用来操作在存储单元阵列区中形成的存储单元。优选地，在上文所描述的同一STI过程期间，还在该外围区中形成隔离区38。
存储单元形成
将图2F中示出的结构进一步按以下处理。图3A至3R示出了在执行本发明的过程中的后续步骤时，从正交于图2F的视角（沿着在图2C和2F中示出的线3A-3A）的有源区35中的结构的横截面图。
从图3A开始，示出了基板12上的二氧化硅层40的形成。在此之后，在二氧化硅层40上沉积或形成第一多晶硅（或非晶硅）层42。随后，以平行于有源区35的方向将第一多晶硅层42图案化（以从隔离区36移除多晶硅）。
参照图3B，在第一多晶硅层42上沉积或形成另一绝缘层44、诸如二氧化硅（或者甚至复合绝缘层，诸如ONO—氧化物、氮化物、氧化物亚层）。然后，在层44上沉积或形成第二多晶硅层46。在第二多晶硅层46上沉积或形成另一绝缘体层48并且在随后的干法蚀刻期间将其用作硬掩模。在优选的实施例中，层48是包括氮化硅、二氧化硅以及氮化硅的复合层。然而，层48可以替代地是单个的氮化物层。
参照图3C，将光阻材料（未示出）沉积在图3B中示出的结构上，以及形成掩模步骤来暴露光阻材料的所选部分。将光阻显影并且使用该光做作为掩模，蚀刻该结构。然后各项异性地蚀刻复合层48、第二多晶硅层46以及复合绝缘层44，直到暴露第一多晶硅层42。可以使用多晶硅蚀刻（poly etch）来移除多晶硅层42的顶部，其上表面在每个堆叠S1和S2处向上倾斜。在图3C中示出结果得到的结构。虽然仅示出了两个“堆叠”S1和S2，但是应当清楚的是，存在多个这样的彼此分离的“堆叠”。
然后用绝缘层来覆盖该结构，优选地用氧化硅（HTO）50和氮化硅52（即，如下文阐述的那样不同的绝缘材料用于更好的器件隔离和保护），如在图3D中示出的。可以在此时执行可选的SiGe过程模块，其中沟道SiGe可以在PMOS器件上形成来提高其迁移率，以及因此提高驱动电流。该过程将包括氮化物薄层的沉积。然后，可以使用掩模和蚀刻过程来打开和移除PMOS区域中的氮化物和剩余的氧化物。然后，可以在PMOS硅上选择性地生长SiGe。然后从非PMOS区域移除氮化物。
参照图3E，然后执行光刻掩模步骤来形成部分覆盖堆叠S1和S2以及堆叠S1/S2之间的区的光阻54。出于该讨论的目的，对于每对堆叠S1和S2而言，堆叠S1与S2之间的区将被称为“内区”，并且在堆叠另一侧面上的未被光阻覆盖的区应当被称为“外区”。然后执行氮化物蚀刻来在外区中形成覆盖堆叠S1/S2的侧面的氮化物52的间隔物52a。
然后执行多晶硅蚀刻来移除外区中未被氮化物间隔物52保护的多晶硅层42的被暴露部分，如在图3F中示出的。也将移除逻辑器件区域中的多晶硅42。然后移除光阻54。执行氧化物沉积（例如，HTO）和各向异性蚀刻来沿着外区中的氮化物间隔物52a以及沿着内区中的氮化物层52来形成氧化物间隔物56，如在图3G中示出的。氧化物蚀刻移除了基板上以及外区中的氧化物层40的被暴露部分。
参照图3H，然后在该结构的上方形成高K金属栅层HKMG 58，该高K金属栅层HKMG58包括导电金属层58b下方的高K材料（即，具有大于氧化物的介电常数K，所述氧化物诸如HfO2、ZrO2、TiO2、Ta2O5或其他适合材料等）的绝缘层58a。可以使用原子层化学气相沉积来完成这一形成。还将在逻辑器件区域中形成高K金属栅层。然后执行掩模步骤来用光阻60覆盖外区，但是留下内区被暴露。然后，执行HKMG蚀刻来从内区移除HKMG层58的被暴露部分。然后使用氧化物蚀刻来从内区移除氧化物间隔物56。然后，执行氮化物蚀刻来移除除了氮化物层52的覆盖堆叠S1/S2在内区中的侧面的间隔物52b之外的氮化物层52的剩余部分，如在图3I中示出的。然后执行多晶硅蚀刻来移除多晶硅层42在内区中被暴露的部分（其没有被氮化物间隔物52b保护）来暴露氧化物层40，如在图3J中示出的。
在移除光阻60之后，在该结构之上形成HV HTO氧化物层62，其将用作用于随后的注入的屏蔽氧化物。然后在除了内区之外的该结构上方形成光阻64。然后执行注入过程来在内区下方的基板中形成源区（源线区）66，如在图3K中示出的。氧化物蚀刻然后被用来移除内区中的HV HTO氧化物62，如在图3L中示出的。移除光阻64之后，然后执行HTO氧化物沉积来在该结构上方形成隧道氧化物层68，如在图3M中示出的。然后在内区上方形成光阻70，留下外区被暴露。氧化物蚀刻然后被用来移除隧道氧化物层68的被暴露部分以及外区中的HV HTO氧化物层62，如在图3N中示出的。氧化物从逻辑器件区域的并行移除在这一相同的氧化物蚀刻期间执行。
在移除光阻70之后，在该结构上方（包括在逻辑器件区域中的结构的上方）沉积厚的多晶硅层72，如在图3O中示出的。存储单元区域中的初始多晶硅厚度与逻辑器件区域的相同。可以在存储单元区域中沉积和保持虚置多晶硅（dummy poly）以用于随后的多晶硅平面化。逻辑器件区域中的该虚置多晶硅可以稍后通过多晶硅CMP或多晶硅回蚀来移除。通过化学机械抛光（CPM）来平面化多晶硅层72，继之以进一步的多晶硅回蚀，留下内区中的将是抹除栅EG的多晶硅块体72a和外区中的最终将是字线栅WL的多晶硅块体72b。参见图3P，形成光阻74并且将其图案化来覆盖内区和外区的部分，留下外区的外部部分被暴露。多晶硅蚀刻被用来移除多晶硅层72的被暴露部分，限定了字线栅72b的外边缘，如图3Q中示出的。并行光刻多晶硅蚀刻还可以被用来限定逻辑栅。
在光阻74被移除之后，使用注入过程来在外区中形成与字线栅72b对齐的漏区76。沿着字线栅72b的侧面形成绝缘材料（例如，氧化物或氮化物）的间隔物78。然后在抹除栅72a、字线栅72b和基板（漏区部分）的被暴露的表面部分上形成硅化物80。最终结构在图3R中示出。源区66和漏区76限定了它们之间的沟道区82。沟道区的第一部分（在浮动栅42的下方）的导电性由浮动栅42来控制，并且沟道区的第二部分（在字线栅72b的下方）的导电性由字线栅72b来控制。
在上文中所描述的以及在图3D中开始示出的氧化物50和氮化物52具有许多优点。在堆叠对的外区上形成的氧化物50和氮化物52将是控制栅46与尚待形成的高K金属栅层HKMG 58之间的主要绝缘物。在堆叠对的内区中形成的氧化物50和氮化物52将是控制栅46与尚待形成的抹除栅72a之间的主要绝缘物。此外，氧化物50和氮化物52在从内堆叠区移除HKMG期间保护了控制栅46和浮动栅42（参见图3I）。这允许沟道氧化物68在内堆叠区中是不含有HKMG的（参见图3M）。
要理解的是，本发明不限于上文所描述的以及在此所图示的（一个或多个）实施例。例如，在此对本发明的引用不意图限制任何权利要求或权利要求术语的范围，而是相反仅对可能被一个或多个权利要求所覆盖的一个或多个特征做出引用。上文所描述的材料、过程和数值示例仅是示例性的，并且不应当被视为限制权利要求。此外，如根据权利要求和说明书显而易见的是，不是所有方法步骤都需要以图示的或要求保护的精确次序来执行，而是可以以允许正确形成本发明的存储单元的任意次序来执行。单个材料层可以被形成为这样的或类似的材料的多个层，反之亦然。如在此所使用的术语“形成”和“形成的”应当如所公开的或要求保护的包括材料沉积、材料生长，或者在提供材料中的任何其他技术。
应当注意的是，如在此所使用的，术语“在……上方”和“在……上”都包含地包括“直接地在……上”（没有设置于其间的介于中间的材料、元件或空间）以及“间接地在……上”（有设置于其间的介于中间的材料、元件或空间）。同样地，术语“与……相邻”包括“与……直接地相邻”（没有设置于其间的介于中间的材料、元件或空间）以及“与……间接地相邻”（有设置于其间的介于中间的材料、元件或空间）。例如，“在基板上方”形成元件可以包括直接在基板上形成元件而没有其间的介于中间的材料/元件，以及间接在基板上形成元件而具有其间的一个或多个介于中间的材料/元件。

Claims (8)

1.一种形成存储单元对的方法，包括：
在半导体基板上方形成多晶硅层并且与所述半导体基板绝缘；
在所述多晶硅层上方形成一对间隔开的导电控制栅并且与所述多晶硅层绝缘，其中所述控制栅具有面对彼此的内侧表面以及背对彼此的外侧表面；
形成第一绝缘层，其直接沿着所述控制栅的内侧表面和外侧表面延伸；
形成第二绝缘层，其直接沿着所述第一绝缘层延伸；
移除所述多晶硅层的与所述控制栅的外侧表面相邻的部分；
形成第一绝缘间隔物，其直接沿着所述第二绝缘层并且间接沿着所述控制栅的外侧表面延伸；
形成第二绝缘间隔物，其直接沿着所述第二绝缘并且间接沿着所述控制栅的内侧表面延伸；
形成HKMG层，其沿着所述第一和第二绝缘间隔物并且沿着所述基板的与所述控制栅的外侧表面相邻的部分延伸，其中所述HKMG层包括：
高K绝缘材料层，以及
在所述高K绝缘材料层上的金属材料层；
移除所述HKMG层的沿着所述第二绝缘间隔物延伸的部分；
移除所述第二绝缘间隔物；
移除所述多晶硅层的与所述控制栅的内侧表面相邻的部分；
在与所述控制栅的内侧表面相邻的基板中形成源区；
在所述源区上方形成导电抹除栅并且与所述源区绝缘，其中所述抹除栅通过至少所述第一绝缘层和所述第二绝缘层来与所述控制栅中的每一个绝缘；
形成导电字线栅，其横向地与所述第一绝缘间隔物相邻，其中对于所述字线栅中的每一个，所述HKMG层包括第一部分和第二部分，所述第一部分设置于所述第一绝缘间隔物之一与所述字线栅之间，并且所述第二部分设置于所述字线栅与所述基板之间；以及
在所述基板中形成漏区，每个漏区被设置得与所述字线栅之一相邻。
2.根据权利要求1所述的方法，其中所述第一绝缘层由第一绝缘材料形成，并且所述第二绝缘层由与所述第一绝缘材料不同的第二绝缘材料形成。
3.根据权利要求2所述的方法，其中所述第一绝缘材料是氧化硅，并且所述第二绝缘材料是氮化硅。
4.根据权利要求1所述的方法，进一步包括：
在所述控制栅和所述抹除栅的上表面上形成硅化物。
5.根据权利要求4所述的方法，进一步包括：
在所述漏区处的半导体基板的上表面上形成硅化物。
6.根据权利要求1所述的方法，其中所述字线栅仅通过所述HKMG层的高K绝缘材料层与所述基板绝缘。
7.根据权利要求1所述的方法，进一步包括：
在所述控制栅中的每一个上形成绝缘材料区块，其中所述第一绝缘层直接沿着所述绝缘材料区块中的每一个的侧表面延伸。
8.根据权利要求1所述的方法，其中形成所述抹除栅和所述字线栅包括：
在所述基板上方和所述控制栅上方形成第二多晶硅层；
移除所述第二多晶硅层在所述控制栅上方和所述基板上方的部分，留下所述控制栅之间的第二多晶硅层的第一区块作为所述抹除栅，留下与所述第一绝缘间隔物中的一个相邻的第二多晶硅层的第二区块作为所述字线栅中的一个，以及留下与所述第一绝缘间隔物中的另一个相邻的第二多晶硅层的第三区块作为所述字线栅中的另一个。
CN201680058271.XA 2015-10-01 2016-08-02 具有整合式高k金属栅的非易失性分离栅存储单元及其制作方法 Active CN108140669B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201562236101P 2015-10-01 2015-10-01
US62/236101 2015-10-01
US15/225,393 US9634019B1 (en) 2015-10-01 2016-08-01 Non-volatile split gate memory cells with integrated high K metal gate, and method of making same
US15/225393 2016-08-01
PCT/US2016/045208 WO2017058353A1 (en) 2015-10-01 2016-08-02 Non-volatile split gate memory cells with integrated high k metal gate, and method of making same

Publications (2)

Publication Number Publication Date
CN108140669A true CN108140669A (zh) 2018-06-08
CN108140669B CN108140669B (zh) 2019-06-07

Family

ID=56694234

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201680058271.XA Active CN108140669B (zh) 2015-10-01 2016-08-02 具有整合式高k金属栅的非易失性分离栅存储单元及其制作方法

Country Status (7)

Country Link
US (1) US9634019B1 (zh)
EP (1) EP3357092B1 (zh)
JP (1) JP6407488B1 (zh)
KR (1) KR101941829B1 (zh)
CN (1) CN108140669B (zh)
TW (1) TWI618124B (zh)
WO (1) WO2017058353A1 (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107305892B (zh) 2016-04-20 2020-10-02 硅存储技术公司 使用两个多晶硅沉积步骤来形成三栅极非易失性闪存单元对的方法
US10943996B2 (en) 2016-11-29 2021-03-09 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor device including non-volatile memories and logic devices
US10325918B2 (en) 2016-11-29 2019-06-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10283512B2 (en) 2016-11-29 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
CN108269758B (zh) * 2016-12-29 2019-08-23 联华电子股份有限公司 半导体元件的制作方法
US10825914B2 (en) * 2017-11-13 2020-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Manufacturing method of semiconductor device
US10714634B2 (en) 2017-12-05 2020-07-14 Silicon Storage Technology, Inc. Non-volatile split gate memory cells with integrated high K metal control gates and method of making same
US10790292B2 (en) * 2018-05-14 2020-09-29 Silicon Storage Technology, Inc. Method of making embedded memory device with silicon-on-insulator substrate
KR20210087459A (ko) * 2018-10-03 2021-07-12 카비온, 인코포레이티드 (r)-2-(4-이소프로필페닐)-n-(1-(5-(2,2,2-트리플루오로에톡시)피리딘-2-일)에틸)아세트아미드를 사용하는 본태성 진전 치료
CN112185815A (zh) * 2019-07-04 2021-01-05 硅存储技术公司 形成具有间隔物限定的浮栅和离散地形成的多晶硅栅的分裂栅闪存存储器单元的方法
CN114335186A (zh) 2020-09-30 2022-04-12 硅存储技术股份有限公司 具有设置在字线栅上方的擦除栅的分裂栅非易失性存储器单元及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5242848A (en) * 1990-01-22 1993-09-07 Silicon Storage Technology, Inc. Self-aligned method of making a split gate single transistor non-volatile electrically alterable semiconductor memory device
CN103748686A (zh) * 2011-08-05 2014-04-23 硅存储技术公司 具有高k电介质和金属栅的非易失性存储器单元
CN103811496A (zh) * 2012-11-01 2014-05-21 台湾积体电路制造股份有限公司 用于具有提高编程效率的非易失性存储单元的方法和装置
CN104681487A (zh) * 2013-11-27 2015-06-03 台湾积体电路制造股份有限公司 用于嵌入hk-mg工艺中的分裂栅极存储器的cmp制造方案

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6868015B2 (en) * 2000-09-20 2005-03-15 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with control gate spacer portions
US7411246B2 (en) * 2002-04-01 2008-08-12 Silicon Storage Technology, Inc. Self aligned method of forming a semiconductor memory array of floating gate memory cells with buried bit-line and raised source line, and a memory array made thereby
US6747310B2 (en) 2002-10-07 2004-06-08 Actrans System Inc. Flash memory cells with separated self-aligned select and erase gates, and process of fabrication
US7119396B2 (en) * 2004-10-08 2006-10-10 Silicon Storage Technology, Inc. NROM device
US20090039410A1 (en) * 2007-08-06 2009-02-12 Xian Liu Split Gate Non-Volatile Flash Memory Cell Having A Floating Gate, Control Gate, Select Gate And An Erase Gate With An Overhang Over The Floating Gate, Array And Method Of Manufacturing
JP5503843B2 (ja) 2007-12-27 2014-05-28 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置及びその製造方法
TWI416713B (zh) * 2008-09-30 2013-11-21 國立大學法人九州工業大學 Floating Gate Type Nonvolatile Memory Configuration
US7795083B2 (en) * 2009-02-16 2010-09-14 Vanguard International Semiconductor Corporation Semiconductor structure and fabrication method thereof
US8101477B1 (en) 2010-09-28 2012-01-24 Infineon Technologies Ag Method for making semiconductor device
US8951864B2 (en) * 2012-02-13 2015-02-10 Taiwan Semiconductor Manufacturing Company, Ltd. Split-gate device and method of fabricating the same
US9466732B2 (en) * 2012-08-23 2016-10-11 Silicon Storage Technology, Inc. Split-gate memory cell with depletion-mode floating gate channel, and method of making same
US9129854B2 (en) 2012-10-04 2015-09-08 Sandisk Technologies Inc. Full metal gate replacement process for NAND flash memory
US9111865B2 (en) * 2012-10-26 2015-08-18 Freescale Semiconductor, Inc. Method of making a logic transistor and a non-volatile memory (NVM) cell
US8963228B2 (en) * 2013-04-18 2015-02-24 International Business Machines Corporation Non-volatile memory device integrated with CMOS SOI FET on a single chip
US9484261B2 (en) * 2013-07-05 2016-11-01 Silicon Storage Technology, Inc. Formation of self-aligned source for split-gate non-volatile memory cell
US9129855B2 (en) * 2013-09-30 2015-09-08 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and high-k and metal gate integration using gate-first methodology
US9349741B2 (en) * 2014-07-14 2016-05-24 Taiwan Semiconductor Manufacturing Co., Ltd. Recessed salicide structure to integrate a flash memory device with a high κ, metal gate logic device
US9431257B2 (en) * 2014-07-14 2016-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Salicided structure to integrate a flash memory device with a high κ, metal gate logic device
US9431407B2 (en) * 2014-09-19 2016-08-30 Silicon Storage Technology, Inc. Method of making embedded memory device with silicon-on-insulator substrate
US9276006B1 (en) 2015-01-05 2016-03-01 Silicon Storage Technology, Inc. Split gate non-volatile flash memory cell having metal-enhanced gates and method of making same
US9379121B1 (en) 2015-01-05 2016-06-28 Silicon Storage Technology, Inc. Split gate non-volatile flash memory cell having metal gates and method of making same
EP3248220B1 (en) * 2015-01-22 2019-03-06 Silicon Storage Technology Inc. Method of forming split-gate memory cell array along with low and high voltage logic devices
KR101878114B1 (ko) * 2015-01-23 2018-07-12 실리콘 스토리지 테크놀로지 인크 금속 게이트들 및 로직 디바이스들을 갖는 자가 정렬된 분리형 게이트 메모리 셀 어레이를 형성하는 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5242848A (en) * 1990-01-22 1993-09-07 Silicon Storage Technology, Inc. Self-aligned method of making a split gate single transistor non-volatile electrically alterable semiconductor memory device
CN103748686A (zh) * 2011-08-05 2014-04-23 硅存储技术公司 具有高k电介质和金属栅的非易失性存储器单元
CN103811496A (zh) * 2012-11-01 2014-05-21 台湾积体电路制造股份有限公司 用于具有提高编程效率的非易失性存储单元的方法和装置
CN104681487A (zh) * 2013-11-27 2015-06-03 台湾积体电路制造股份有限公司 用于嵌入hk-mg工艺中的分裂栅极存储器的cmp制造方案

Also Published As

Publication number Publication date
US20170098654A1 (en) 2017-04-06
US9634019B1 (en) 2017-04-25
EP3357092A1 (en) 2018-08-08
JP6407488B1 (ja) 2018-10-17
KR101941829B1 (ko) 2019-01-23
CN108140669B (zh) 2019-06-07
WO2017058353A1 (en) 2017-04-06
JP2018533208A (ja) 2018-11-08
EP3357092B1 (en) 2020-09-30
KR20180045044A (ko) 2018-05-03
TW201715588A (zh) 2017-05-01
TWI618124B (zh) 2018-03-11

Similar Documents

Publication Publication Date Title
CN108140669B (zh) 具有整合式高k金属栅的非易失性分离栅存储单元及其制作方法
JP6608550B2 (ja) 内蔵不揮発性メモリセルでｆｉｎｆｅｔ・ｃｍｏｓデバイスを集積する方法
US10381359B2 (en) Non-volatile split game memory cells with integrated high K metal gate logic device and metal-free erase gate, and method of making same
JP6473233B2 (ja) 同時に形成された低及び高電圧論理デバイスを有する不揮発性メモリアレイ
KR101998009B1 (ko) 저전압 및 고전압 로직 디바이스들과 함께 분리형 게이트 메모리 셀 어레이를 형성하는 방법
KR20200079291A (ko) 통합된 하이 k 금속 제어 게이트들을 갖는 비휘발성 분리형 게이트 메모리 셀들 및 제조 방법
US9293359B2 (en) Non-volatile memory cells with enhanced channel region effective width, and method of making same
KR20180079401A (ko) 금속 게이트들을 갖는 분리형 게이트 비휘발성 플래시 메모리 셀 및 이를 제조하는 방법
CN107210303A (zh) 具有金属增强栅极的分裂栅非易失性闪存存储器单元及其制造方法
EP3178111B1 (en) Split-gate flash memory cell with improved scaling using enhanced lateral control gate to floating gate coupling
EP3459104A1 (en) Method of making split gate non-volatile flash memory cell
KR20180055913A (ko) 메모리 어레이 및 로직 디바이스들을 형성하는 방법
EP3994731B1 (en) Method of forming split-gate flash memory cell with spacer defined floating gate and discretely formed polysilicon gates
JP7348208B2 (ja) シリコンオンインシュレータ基板を備えた埋め込みメモリデバイスを製造する方法
WO2017200709A1 (en) Method of making split gate non-volatile flash memory cell

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant