JP6360263B1 - ５ボルトの論理デバイスを有する分割ゲート型メモリセルを形成する方法 - Google Patents
５ボルトの論理デバイスを有する分割ゲート型メモリセルを形成する方法 Download PDFInfo
- Publication number
- JP6360263B1 JP6360263B1 JP2017559837A JP2017559837A JP6360263B1 JP 6360263 B1 JP6360263 B1 JP 6360263B1 JP 2017559837 A JP2017559837 A JP 2017559837A JP 2017559837 A JP2017559837 A JP 2017559837A JP 6360263 B1 JP6360263 B1 JP 6360263B1
- Authority
- JP
- Japan
- Prior art keywords
- region
- logic
- forming
- substrate
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 99
- 239000000758 substrate Substances 0.000 claims abstract description 52
- 239000004065 semiconductor Substances 0.000 claims abstract description 5
- 229920002120 photoresistant polymer Polymers 0.000 claims description 54
- 229910021332 silicide Inorganic materials 0.000 claims description 8
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 8
- 239000012212 insulator Substances 0.000 claims description 7
- 239000007943 implant Substances 0.000 claims description 5
- 238000005728 strengthening Methods 0.000 claims 2
- 239000010410 layer Substances 0.000 description 29
- 239000000463 material Substances 0.000 description 17
- 150000004767 nitrides Chemical class 0.000 description 14
- 230000000873 masking effect Effects 0.000 description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- ALKWEXBKAHPJAQ-NAKRPEOUSA-N Asn-Leu-Asp-Asp Chemical compound NC(=O)C[C@H](N)C(=O)N[C@@H](CC(C)C)C(=O)N[C@@H](CC(O)=O)C(=O)N[C@@H](CC(O)=O)C(O)=O ALKWEXBKAHPJAQ-NAKRPEOUSA-N 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000000151 deposition Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66484—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with multiple gate, at least one gate being an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
- H01L29/7885—Hot carrier injection from the channel
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
Abstract
メモリ領域（フォローティングゲート及び制御ゲートを有する）と、第１の論理領域（第１の論理ゲートを有する）と、第２の論理領域（第２の論理ゲートを有する）とを有する半導体基板上に、メモリデバイスを形成する方法。第１の埋め込みは、メモリ領域内の浮遊ゲートに隣接するソース領域、並びに第１の論理領域内の第１の論理ゲートに隣接するソース領域及びドレイン領域を形成する。第２の埋め込みは、第２の論理領域内の第２の論理ゲートに隣接するソース領域及びドレイン領域を形成する。第３の埋め込みは、メモリ領域内の制御ゲートに隣接するドレイン領域を形成し、メモリ領域内のソース領域及び第１の論理領域内のソース領域及びドレイン領域を強化する。第４の埋め込みは、第２の論理領域内のソース領域及びドレイン領域を強化する。【選択図】図２３Ａ
Description
［関連出願］
本出願は、２０１５年６月８日に出願された米国仮出願第６２／１７２，３１９号の利益を主張する。この仮出願は、参照により本明細書に組み込まれる。
本出願は、２０１５年６月８日に出願された米国仮出願第６２／１７２，３１９号の利益を主張する。この仮出願は、参照により本明細書に組み込まれる。
本発明は、不揮発性メモリセルに関し、より具体的には、論理デバイスと同じウエハ上にそのようなセルを形成する方法に関する。
スプリットゲート型メモリセルアレイは、周知である。例えば、全ての目的に対して参照により本明細書に組み込まれる、米国特許第５，０２９，１３０号は、スプリットゲート型メモリセル及びその形成を開示しており、この開示は、ソース領域及びドレイン領域を、これらの領域間にチャネル領域を有して基板内に形成することを含む。浮遊ゲートは、チャネル領域内の一方の部分の上方に配置され、その導電性を制御し、制御ゲートは、チャネル領域内の他方の部分の上方に配置され、その導電性を制御する。制御ゲートは、浮遊ゲートの上にかつそれにわたって延在する。
また、スプリットゲート型メモリセルアレイと同じウエハ（基板）上に高電圧論理デバイスを形成することも知られている。図１Ａ〜図１０Ａ、図１Ｂ〜図１０Ｂ、及び図１Ｃ〜図１０Ｃは、スプリットゲート型メモリセルと同じウエハ上に高電圧論理デバイス（例えば、１２ボルトの論理デバイス）を形成する際の工程を示す。半導体１０をマスキングする（すなわち、フォトレジストを堆積させ、マスキングを使用して選択的に露出させ、そして、フォトリソグラフィ過程を使用して選択的に除去し、残留するフォトレジストによって覆われた下地材料の部分を残す一方で、下地材料（ここでは、基板）の他の部分を露出させたままにする）。露出させた基板部分をエッチングで除去し、トレンチを残し、次いで、このトレンチに誘電材料１２（例えば、酸化物）を充填して、ウエハのメモリセル領域１４内に（図１Ａを参照されたい）、ウエハのＮＭＯＳ論理領域１６内に（図１Ｂを参照されたい）、及びウエハのＰＭＯＳ論理領域１８内に（図１Ｃを参照されたい）、分離領域を形成する。全ての図は、フォトレジストが除去された後の状態を示す。次いで、ウエハを再度マスキングするが、今度は、ＮＭＯＳ論理領域１６及びメモリセル領域１４をフォトレジスト２０で覆う一方で、ＰＭＯＳ論理領域１８を露出させたままにする。次いで、図２Ａ、２Ｂ、及び２Ｃに示されるように、露出させたＰＭＯＳ論理領域１８に高電圧ＮＷＥＬの埋め込みを行う。フォトレジスト２０は、ウエハのメモリセル１４領域及びＮＭＯＳ論理領域１６の埋め込みをブロックする。フォトレジスト２０を除去する。次いで、ウエハをマスキングして、ＰＭＯＳ論理領域１８をフォトレジスト２２で覆うが、ＮＭＯＳ論理領域１６及びメモリセル領域１４を露出させたままにする。図３Ａ、３Ｂ、及び３Ｃに示されるように、露出させたＮＭＯＳ論理領域１６及びメモリセル領域１４に高電圧ＰＷＥＬの埋め込みを行う。
図４Ａ、４Ｂ、及び４Ｃに示されるように、フォトレジスト２２を除去した後には、酸化物の層２４（ＦＧ酸化物）を基板１０上に形成し、ポリシリコン２６（ＦＧポリ）の層を酸化物２４上に形成し、そして、窒化物２８（ＦＧ窒化物）の層をポリ層２４上に形成する。ウエハをマスキングし、メモリセル領域１４内で露出させたままの窒化物２８の選択された場所を除いて、フォトレジスト３０をウエハ上に残す。図５Ａ、５Ｂ、及び５Ｃに示されるように、露出させた窒化物２８を、適切な窒化物エッチングを使用してエッチングして、ポリ層２６の一部分を露出させる。露出させたＦＧポリ層２６の一部分を、酸化過程を使用して酸化させ、ＦＧポリ２６上に酸化物領域３２を形成する。図６Ａ、６Ｂ、及び６Ｃは、フォトレジスト３０を除去した後の結果として生じる構造を示す。窒化物エッチングを使用して、残留する窒化物層２８を除去する。図７Ａ、７Ｂ、及び７Ｃに示されるように、異方性ポリエッチングを使用して、露出させたポリ層２６の一部分を除去し、メモリセル領域１４内の酸化物領域３２の下にポリシリコン２６のブロックを残す（このブロックは、メモリセルの浮遊ゲートを構成する）。
酸化物層３４をこの構造の上方に形成する。追加的なマスキング及び埋め込み工程（論理ＮＷＥＬ、ＩＯ ＮＷＥＬ、論理ＰＷＥＬ、ＩＯ ＰＷＥＬ、ＬＬＶＯＸ、及びＬＶＯＸ）の後に、ポリシリコンの層をウエハの上方に堆積させる。構造をマスキングし、ポリ層の一部分を露出させたままにし、次いで、この一部分をポリエッチングによって除去する。残留するポリ層の一部分は、メモリセル領域１４内の制御ゲート３６ａ、ＮＭＯＳ論理領域１６内の論理ゲート３６ｂ、及びＰＭＯＳ論理領域１８内の論理ゲート３６ｃを構成する。結果として生じる構造を図８Ａ、８Ｂ、及び８Ｃに示す（フォトレジストが除去された後）。構造を再度マスキングし、フォトレジスト３８によって露出された一対の隣接する浮遊ゲートポリブロック２６間にメモリセル領域の一部分だけを残す。図９Ａ、９Ｂ、及び９Ｃに示されるように埋め込みを行い、浮遊ゲートポリブロック３６ａ間の基板の一部分にソース領域４０を形成する。
フォトレジスト３８を除去した後に、及び追加的なマスキング及び埋め込み工程（論理ＮＬＤＤ、ＩＯ ＮＬＤＤ、論理ＰＬＤＤ、及びＩＯ ＰＬＤＤ）の後に、ウエハを再度マスキングし、ＰＭＯＳ論理領域１８及びメモリセル領域１４をフォトレジストによって覆ったままにするが、ＮＭＯＳ論理領域１６を露出させたままにする。次いで、ＮＭＯＳ論理領域１６にＬＤＤの埋め込みを行う。フォトレジストを除去する。ウエハを再度マスキングし、ＮＭＯＳ論理領域１６及びメモリセル領域１４をフォトレジストによって覆ったままにするが、ＰＭＯＳ論理領域１８を露出させたままにする。次いで、ＰＭＯＳ論理領域１８にＬＤＤの埋め込みを行う。フォトレジストが除去された後に、ウエハをマスキングし、構造の一部分をフォトレジストで覆うが、ＮＭＯＳ領域１６を露出させたままにし、制御ゲートポリブロック３６ａに隣接するメモリセル領域１６の一部分を露出させたままにする。Ｎ＋埋め込みを使用して、ＮＭＯＳ論理領域１６内にソース領域４４及びドレイン領域４５を形成し、メモリセル領域１４内にドレイン領域４６を形成する。フォトレジストを除去する。ウエハをマスキングし、フォトレジストによってＰＭＯＳ論理領域１８だけを露出させたままにし、Ｐ＋埋め込みを使用して、ＰＭＯＳ論理領域１８内にソース領域４８及びドレイン領域４９を形成する。
フォトレジストを除去する。図１０Ａ、１０Ｂ、１０Ｃに示されるように、この過程は、絶縁スペーサー５０、ポリブロック３６ａ、３６ｂ及び３６ｃ上の並びに全てのソース領域及びドレイン領域上のシリサイド層５２、並びに絶縁層５４〜５７を形成することによって継続する。このバックエンド処理は、少なくともあと２回のマスキング工程を含む（シリサイドの形成を制限するためのシリサイドブロック、並びに絶縁体を通してメモリセル領域内のドレイン領域の上方に、かつ論理デバイス領域内のソース領域及びドレイン領域の上方に接点５８を作成するためのバックエンド処理）。
上記の技術は、高電圧ＮＭＯＳ論理デバイス（各々が、論理ゲート３６ｂ、ソース４４、ドレイン４５を有する）、及び高電圧ＰＭＯＳ論理デバイス（各々が、論理ゲート３６ｃ、ソース４８、及びドレイン４９を有する）と同じ基板上に、不揮発性メモリセル（各々が、ソース４０、ドレイン４６、浮遊ゲート２６、制御ゲート３６ａを有する）を生成する。使用されるマスキング工程の数を含む、メモリセル及び論理デバイスを製造する複雑さ及びコストを低減させることが望ましい。
上述した問題及び必要性は、メモリデバイスを形成する方法によって対処され、この方法は、
メモリ領域、第１の論理領域、及び第２の論理領域を有する半導体基板を提供することと、
メモリ領域内に一対の離間された浮遊ゲートを形成することと、
メモリ領域内に一対の制御ゲートを形成することであって、各制御ゲートが、浮遊ゲートのうちの一方に隣接する第１の部分、及び浮遊ゲートのうちの一方の上にかつそれにわたって延在する第２の部分を有する、形成することと、
第１の論理領域内に第１の論理ゲートを形成することと、
第２の論理領域内に第２の論理ゲートを形成することと、
第２の論理領域及びメモリ領域内の制御ゲートに隣接する基板の一部分を覆うが、第１の論理領域及び一対の浮遊ゲート間の基板の一部分を覆わない、第１のフォトレジストを形成することと、
一対の浮遊ゲート間の基板内にソース領域を形成し、第１の論理領域の第１の側部に隣接する基板内にソース領域を形成し、かつ第１の論理ゲートの第１の側部とは反対側の第１の論理ゲートの第２の側部に隣接する基板内にドレイン領域を形成する、第１の埋め込みを行うことと、
第１のフォトレジストを除去することと、
第１の論理領域及びメモリ領域を覆うが、第２の論理領域を覆わない、第２のフォトレジストを形成することと、
第２の論理ゲートの第１の側部に隣接する基板内にソース領域を形成し、かつ第２の論理ゲートの第１の側部とは反対側の第２の論理ゲートの第２の側部に隣接する基板内にドレイン領域を形成する、第２の埋め込みを行うことと、
第２のフォトレジストを除去することと、
第２の論理領域を覆うが、メモリ領域及び第１の論理領域を覆わない、第３のフォトレジストを形成することと、
制御ゲートに隣接する基板内にドレイン領域を形成する、第３の埋め込みを行うことと、
第３のフォトレジストを除去することと、を含む。
メモリ領域、第１の論理領域、及び第２の論理領域を有する半導体基板を提供することと、
メモリ領域内に一対の離間された浮遊ゲートを形成することと、
メモリ領域内に一対の制御ゲートを形成することであって、各制御ゲートが、浮遊ゲートのうちの一方に隣接する第１の部分、及び浮遊ゲートのうちの一方の上にかつそれにわたって延在する第２の部分を有する、形成することと、
第１の論理領域内に第１の論理ゲートを形成することと、
第２の論理領域内に第２の論理ゲートを形成することと、
第２の論理領域及びメモリ領域内の制御ゲートに隣接する基板の一部分を覆うが、第１の論理領域及び一対の浮遊ゲート間の基板の一部分を覆わない、第１のフォトレジストを形成することと、
一対の浮遊ゲート間の基板内にソース領域を形成し、第１の論理領域の第１の側部に隣接する基板内にソース領域を形成し、かつ第１の論理ゲートの第１の側部とは反対側の第１の論理ゲートの第２の側部に隣接する基板内にドレイン領域を形成する、第１の埋め込みを行うことと、
第１のフォトレジストを除去することと、
第１の論理領域及びメモリ領域を覆うが、第２の論理領域を覆わない、第２のフォトレジストを形成することと、
第２の論理ゲートの第１の側部に隣接する基板内にソース領域を形成し、かつ第２の論理ゲートの第１の側部とは反対側の第２の論理ゲートの第２の側部に隣接する基板内にドレイン領域を形成する、第２の埋め込みを行うことと、
第２のフォトレジストを除去することと、
第２の論理領域を覆うが、メモリ領域及び第１の論理領域を覆わない、第３のフォトレジストを形成することと、
制御ゲートに隣接する基板内にドレイン領域を形成する、第３の埋め込みを行うことと、
第３のフォトレジストを除去することと、を含む。
本発明の他の目的及び特徴は、明細書、請求項、添付図面を検討することによって明らかになるであろう。
論理デバイス上の動作電圧を低減させる（すなわち、１２ボルトから５ボルトに）ことによって、メモリセル及び論理デバイスを製造する複雑さ及びコストの大幅な低減を達成できることが発見された。実際には、マスキング工程を大幅に低減させることができる。
図１１Ａ〜図２３Ａ、図１１Ｂ〜図２３Ｂ、及び図１１Ｃ〜図２３Ｃは、本発明に従って、スプリットゲート型メモリセルと同じウエハ（基板）上に高電圧論理デバイス（例えば、５ボルトの論理デバイス）を形成する際の工程を示す。半導体基板６０をマスキングする（すなわち、フォトレジストを堆積させ、マスクを使用して選択的に露出させ、そして、フォトリソグラフィ過程を使用して選択的に除去し、残留するフォトレジストによって覆われた下地材料の部分を残す一方で、下地材料（ここでは、基板）の他の部分を露出させたままにする）。露出させた基板部分をエッチングで除去し、トレンチを残し、次いで、このトレンチに誘電材料６２（例えば、酸化物）を充填して、ウエハのメモリセル領域６４内に（図１１Ａを参照されたい）、ウエハのＮＭＯＳ論理領域６６内に（図１１Ｂを参照されたい）、及びウエハのＰＭＯＳ論理領域６８内に（図１１Ｃを参照されたい）分離領域を形成する。フォトレジストを除去した後に、次いで、ウエハを再度マスキングするが、今度は、ＰＭＯＳ論理領域６８をフォトレジスト７０で覆う一方で、メモリセル領域６４及びＮＭＯＳ論理領域６６を露出させたままにする。次いで、図１２Ａ、１２Ｂ、及び１２Ｃに示されるように、露出させたメモリセル領域６４及びＮＭＯＳ論理領域６６に５ＶのＰＷＥＬの埋め込みを行う（例えば、メモリセル領域６４及びＮＭＯＳ論理領域６６内のＮ型基板内にＰ型ウエルを形成する）。フォトレジストは、ウエハのＰＭＯＳ論理領域６８の埋め込みをブロックする。
図１３Ａ、１３Ｂ、及び１３Ｃに示されるように、フォトレジスト７０を除去した後には、酸化物の層７２（ＦＧ酸化物）をウエハ上に形成し、ポリシリコンの層７４（ＦＧポリ）を酸化物７２上に形成し、窒化物の層７６（ＦＧ窒化物）をポリ層７４上に形成する。ウエハをマスキングし、メモリセル領域６４内で露出させたままの窒化物７６の選択された部分を除いて、フォトレジスト７８をウエハ上に残す。図１４Ａ、１４Ｂ、及び１４Ｃに示されるように、露出させた窒化物７６を、適切な窒化物エッチングを使用してエッチングして、ポリ層７４の一部分を露出させる。露出させたポリ層７４の一部分を、酸化過程を使用して酸化させ、ＦＧポリ上に酸化物領域８０を形成する。図１５Ａ、１５Ｂ、及び１５Ｃは、フォトレジスト７８を除去した後の結果として生じる構造を示す。窒化物エッチングを使用して、残留する窒化物層７６を除去する。図１６Ａ、１６Ｂ、及び１６Ｃに示されるように、異方性ポリエッチングを使用して、メモリセル領域７４内の酸化物領域８０の下の部分を除いて、ポリ層７４を除去し、メモリセルの浮遊ゲートを構成するポリシリコン７４のブロックを残し、このブロックは、メモリセルの浮遊ゲートを構成する。
次いで、ウエハをマスキングして、ＮＭＯＳ論理領域６６及びメモリセル領域（隣接するＦＧポリブロック間の領域を除く）をフォトレジスト８２で覆う。図１７Ａ、１７Ｂ、及び１７Ｃに示されるように、フォトレジスト８２によって露出させたままの領域に埋め込み（５ＶのＰＭＯＳ／ＰＨ）を行う。フォトレジスト８２を除去した後に、酸化物層８４を構造及びウエハ上に形成する。追加的なマスキング及び埋め込み工程（論理ＮＭＯＳのためのコアＰＷＥＬ、及びオープンコア酸化物領域のためのＬＶＯＸ）の後に、ポリシリコンの層をウエハの上方に堆積させる。構造をマスキングし、ポリ層の一部分を露出させたままにし、次いで、この一部分をポリエッチングによって除去する。残留するポリ層の一部分は、それぞれ、メモリセル領域６４内の制御ゲート８６ａ、ＮＭＯＳ論理領域６６内の論理ゲート８６ｂ、ＰＭＯＳ論理領域６８内の論理ゲート８６ｃを構成する。結果として生じる構造を図１８Ａ、１８Ｂ、及び図１８Ｃに示す（フォトレジストが除去された後）。
図１９Ａ、１９Ｂ、及び１９Ｃに示されるように、追加的なマスキング及び埋め込み工程（論理ＮＭＯＳ及びＬＤＤのためのコアＮＬＤＤ）の後に、構造を再度マスキングし、ＮＭＯＳ領域６６、及びフォトレジスト８７によって露出されたメモリセル領域６４内の隣接する浮遊ゲートポリブロック７４間の領域だけを残し、続いて、５ＶのＮＬＤＤの埋め込みによって、メモリセル領域６４内の浮遊ゲートポリブロック７４間の基板の一部分内にソース領域８８を形成し、ＮＭＯＳ論理領域６６内にソース領域９０及びドレイン領域９１を形成する。フォトレジスト８７を除去した後に、及び追加的なマスキング及び埋め込み工程（コアＰＬＤＤ）の後に、構造をマスキングして、フォトレジスト９２から露出させたＰＭＯＳ論理領域６８だけを残す。図２０Ａ、２０Ｂ、及び２０Ｃに示されるように、この後には、５ＶのＰＬＬＤ ＰＨの埋め込みが続き、ＰＭＯＳ論理領域６８内のソース領域９４及びドレイン領域９５を形成する。ＮＬＤＤ及びＰＬＬＤの埋め込みの目的は、ホットキャリア注入（ＨＣＩ）による損傷の影響を軽減し、実効チャネル長をより短くすることである。
図２１Ａ、２１Ｂ、及び２１Ｃに示されるように、フォトレジスト９２を除去し、構造をマスキングして、ＰＭＯＳ論理領域６６をフォトレジスト９６で覆い、続いて、埋め込み（ＮＮＩＩ−Ｎ＋）によって、ソース領域８８を強化し、メモリセル領域６４内にドレイン領域１０１を形成し、ＮＭＯＳ論理領域６６内のソース領域９０及びドレイン領域９１を強化する。図２２Ａ、２２Ｂ、及び２２Ｃに例示されるように、フォトレジスト９６を除去した後に、ウエハを、ＰＭＯＳ論理領域６８を除いて、フォトレジスト９８でマスキングし、Ｐ＋埋め込みを使用して、ＰＭＯＳ論理領域６８内のソース領域９４及びドレイン領域９５を強化する。
図２３Ａ、２３Ｂ、２３Ｃに示されるように、この過程は、絶縁スペーサー１００（例えば、酸化物の堆積及びエッチングによる）、ポリブロック８６ａ、８６ｂ、及び８６ｃ上の並びに全てのソース領域及びドレイン領域上のシリサイド層１０２、並びに絶縁層１０４〜１０７を形成することによって継続する。このバックエンド処理は、少なくともあと２回のマスキング工程を含む（シリサイドの形成を制限するためのシリサイドブロック、並びに絶縁層１０４〜１０７を通してエッチングして、絶縁体を通してメモリセル領域内のドレイン領域の上方に、かつ論理デバイス領域内のソース領域及びドレイン領域の上方に絶縁体コンタクトホール１０８を作成するためのバックエンド処理）。
従来技術において動作する電圧（例えば、１２ボルト）よりも低い電圧（例えば、５ボルト）で動作する高電圧論理デバイスを形成することによって、特定の論理領域の埋め込みを、以前は共有することができなかったメモリセル領域と共有することを可能にする。これらの異なる共有配設は、同じウエハ上にメモリセル及び論理デバイスを形成する際のマスキングを２２工程から１５工程に低減させることを可能にする。
本発明は、図示した上記実施例（複数可）に限定されるものではなく、添付の請求の範囲にあるあらゆる全ての変形例も包含することが理解されよう。例えば、本明細書における本発明への言及は、いかなる特許請求の範囲又は特許請求の範囲の用語も限定することを意図するものではなく、代わりに特許請求の範囲の１つ以上によって網羅され得る１つ以上の特徴に言及するにすぎない。上述の材料、プロセス、及び数値例は、単なる例示であり、請求項を限定するものと見なされるべきではない。更に、特許請求の範囲及び明細書から明らかであるように、全ての方法工程が図示又は請求されている厳密な順序で行われる必要はない。加えて、上記の方法は、メモリセル領域及びＮＭＯＳ論理領域内に形成されるＮ型基板及びＰ型ウエルによって図示される。しかしながら、Ｐ型基板を使用することができ、その場合は、Ｎ型ウエルをＰＭＯＳ論理領域内に形成することができる。最後に、単一層の材料をそのような又は同様の材料の複数層として形成することができ、逆もまた同様である。
本明細書で使用される、用語「〜の上方に（over）」及び「〜の上に（on）」はともに、「直接的に〜の上に」（中間材料、要素、又は間隙がそれらの間に配設されていない）及び「間接的に〜の上に」（中間材料、要素、又は間隙がそれらの間に配設されている）を包括的に含むことに留意されるべきである。同様に、「隣接した」という用語は、「直接隣接した」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「間接的に隣接した」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「取り付けられた」は、「直接取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「間接的に取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「電気的に結合された」は、「直接電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に連結していない）、及び「間接的に電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に連結している）を含む。例えば、「基板の上方に」要素を形成することは、中間材料／要素が介在せずに直接的に基板の上にその要素を形成することも、１つ以上の中間材料／要素が介在して間接的に基板の上にその要素を形成することも含む可能性がある。
Claims (10)
- メモリデバイスを形成する方法であって、
メモリ領域、第１の論理領域、及び第２の論理領域を有する半導体基板を提供することと、
前記メモリ領域内に一対の離間された浮遊ゲートを形成することと、
前記メモリ領域内に一対の制御ゲートを形成することであって、各制御ゲートが、前記浮遊ゲートのうちの一方に隣接する第１の部分、及び前記浮遊ゲートのうちの一方の上にかつそれにわたって延在する第２の部分を有する、形成することと、
前記第１の論理領域内に第１の論理ゲートを形成することと、
前記第２の論理領域内に第２の論理ゲートを形成することと、
前記第２の論理領域及び前記メモリ領域内の前記制御ゲートに隣接する前記基板の一部分を覆うが、前記第１の論理領域及び前記一対の浮遊ゲート間の前記基板の一部分を覆わない、第１のフォトレジストを形成することと、
前記一対の浮遊ゲート間の前記基板内にソース領域を形成し、前記第１の論理領域の第１の側部に隣接する前記基板内にソース領域を形成し、かつ前記第１の論理ゲートの前記第１の側部とは反対側の前記第１の論理ゲートの第２の側部に隣接する前記基板内にドレイン領域を形成する、第１の埋め込みを行うことと、
前記第１のフォトレジストを除去することと、
前記第１の論理領域及び前記メモリ領域を覆うが、前記第２の論理領域を覆わない、第２のフォトレジストを形成することと、
前記第２の論理ゲートの第１の側部に隣接する前記基板内にソース領域を形成し、かつ前記第２の論理ゲートの前記第１の側部とは反対側の前記第２の論理ゲートの第２の側部に隣接する前記基板内にドレイン領域を形成する、第２の埋め込みを行うことと、
前記第２のフォトレジストを除去することと、
前記第２の論理領域を覆うが、前記メモリ領域及び前記第１の論理領域を覆わない、第３のフォトレジストを形成することと、
前記制御ゲートに隣接する前記基板内のドレイン領域を形成する、第３の埋め込みであって、前記メモリ領域内の前記ソース領域を強化し、前記第１の論理ゲートに隣接する前記ソース領域及び前記ドレイン領域を強化する、第３の埋め込みを行うことと、
前記第３のフォトレジストを除去することと、を含む、方法。 - 前記第１の論理領域及び前記メモリ領域を覆うが、前記第２の論理領域を覆わない、第４のフォトレジストを形成することと、
前記第２の論理ゲートの前記第１の側部に隣接する前記基板内の前記ソース領域を強化し、前記第２の論理ゲートの前記第２の側部に隣接する前記基板内の前記ドレイン領域を強化する、第４の埋め込みを行うことと、を更に含む、請求項１に記載の方法。 - 前記第１の埋め込みが、前記第３の埋め込みのドーピングよりも低い前記基板のドーピングをもたらし、
前記第２の埋め込みが、前記第４の埋め込みのドーピングよりも低い前記基板のドーピングをもたらす、請求項２に記載の方法。 - 前記基板が、Ｎ型であり、前記方法が、
前記第２の論理領域を覆うが、前記メモリセル領域又は前記第１の論理領域を覆わない、第５のフォトレジストを形成することと、
前記メモリセル領域内の前記基板内に第１のＰ型ウエルを形成し、前記第１の論理領域内の前記基板内に第２のＰ型ウエルを形成する、第５の埋め込みを行うことと、を更に含む、請求項２に記載の方法。 - 前記第１の埋め込みが、Ｎ型埋め込みであり、
前記第２の埋め込みが、Ｐ型埋め込みであり、
前記第３の埋め込みが、Ｎ＋型埋め込みであり、
前記第４の埋め込みが、Ｐ＋型埋め込みである、請求項４に記載の方法。 - 前記基板が、Ｐ型であり、前記方法が、
前記メモリセル領域及び前記第１の論理領域を覆うが、前記第２の論理領域を覆わない、第５のフォトレジストを形成することと、
前記第２の論理領域内の前記基板内にＮ型ウエルを形成する、第５の埋め込みを行うことと、を更に含む、請求項２に記載の方法。 - 前記第１の埋め込みが、Ｎ型埋め込みであり、
前記第２の埋め込みが、Ｐ型埋め込みであり、
前記第３の埋め込みが、Ｎ＋型埋め込みであり、
前記第４の埋め込みが、Ｐ＋型埋め込みである、請求項６に記載の方法。 - 前記メモリ領域、前記第１の論理領域、及び前記第２の論理領域上に絶縁体を形成することと、
前記基板の選択された部分を除去して、前記絶縁体を通って前記メモリ領域内の前記ドレイン領域まで延在する第１のコンタクトホール、前記絶縁体を通って前記第１の論理領域内の前記ソース領域及び前記ドレイン領域まで延在する第２のコンタクトホール、並びに前記絶縁体を通って前記第２の論理領域内の前記ソース領域及び前記ドレイン領域まで延在する第３のコンタクトホールを形成することと、を更に含む、請求項１に記載の方法。 - 前記制御ゲートの上面上、前記第１の論理ゲートの上面上、及び前記第２の論理ゲートの上面上にシリサイドを形成することを更に含む、請求項１に記載の方法。
- 前記第１の論理ゲートの前記第１の側部に隣接する前記ソース領域、前記第１の論理ゲートの前記第２の側部に隣接する前記ドレイン領域、前記第２の論理ゲートの前記第１の側部に隣接する前記ソース領域、前記第２の論理ゲートの前記第２の側部に隣接する前記ドレイン領域、及び前記制御ゲートに隣接する前記ドレイン領域の上方に、前記基板の表面部分上にシリサイドを形成することを更に含む、請求項１に記載の方法。
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201562172319P | 2015-06-08 | 2015-06-08 | |
| US62/172,319 | 2015-06-08 | ||
| US15/164,796 | 2016-05-25 | ||
| US15/164,796 US9570592B2 (en) | 2015-06-08 | 2016-05-25 | Method of forming split gate memory cells with 5 volt logic devices |
| PCT/US2016/034450 WO2016200623A1 (en) | 2015-06-08 | 2016-05-26 | Method of forming split gate memory cells with 5 volt logic devices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP6360263B1 true JP6360263B1 (ja) | 2018-07-18 |
| JP2018522399A JP2018522399A (ja) | 2018-08-09 |
Family
ID=57451315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2017559837A Active JP6360263B1 (ja) | 2015-06-08 | 2016-05-26 | ５ボルトの論理デバイスを有する分割ゲート型メモリセルを形成する方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US9570592B2 (ja) |
| EP (1) | EP3304596B1 (ja) |
| JP (1) | JP6360263B1 (ja) |
| KR (1) | KR101836060B1 (ja) |
| CN (1) | CN107667431B (ja) |
| TW (1) | TWI594376B (ja) |
| WO (1) | WO2016200623A1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112185970A (zh) | 2019-07-02 | 2021-01-05 | 硅存储技术公司 | 形成分裂栅存储器单元的方法 |
| CN112185815A (zh) | 2019-07-04 | 2021-01-05 | 硅存储技术公司 | 形成具有间隔物限定的浮栅和离散地形成的多晶硅栅的分裂栅闪存存储器单元的方法 |
| US11018147B1 (en) | 2020-02-04 | 2021-05-25 | Silicon Storage Technology, Inc. | Method of forming split gate memory cells with thinned tunnel oxide |
| US11362218B2 (en) * | 2020-06-23 | 2022-06-14 | Silicon Storage Technology, Inc. | Method of forming split gate memory cells with thinned side edge tunnel oxide |
| US11488970B2 (en) | 2020-07-09 | 2022-11-01 | Silicon Storage Technology, Inc. | Method of forming split gate memory cells with thinner tunnel oxide |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5029130A (en) | 1990-01-22 | 1991-07-02 | Silicon Storage Technology, Inc. | Single transistor non-valatile electrically alterable semiconductor memory device |
| JP3586072B2 (ja) * | 1997-07-10 | 2004-11-10 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| EP1107309B1 (en) * | 1999-12-06 | 2010-10-13 | STMicroelectronics Srl | Manufacturing process for non-volatile floating gate memory cells and control circuitry |
| US6541324B1 (en) * | 2001-11-02 | 2003-04-01 | Silicon Storage Technology, Inc. | Method of forming a semiconductor array of floating gate memory cells having strap regions and a peripheral logic device region |
| US6962852B2 (en) * | 2003-03-19 | 2005-11-08 | Promos Technologies Inc. | Nonvolatile memories and methods of fabrication |
| US6902975B2 (en) * | 2003-10-15 | 2005-06-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Non-volatile memory technology compatible with 1T-RAM process |
| JP4521597B2 (ja) | 2004-02-10 | 2010-08-11 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置およびその製造方法 |
| JP4748705B2 (ja) * | 2004-07-06 | 2011-08-17 | 三洋電機株式会社 | 半導体装置の製造方法 |
| JP4578938B2 (ja) * | 2004-11-08 | 2010-11-10 | 富士通セミコンダクター株式会社 | 半導体装置 |
| US7355240B2 (en) * | 2005-09-22 | 2008-04-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor product including logic, non-volatile memory and volatile memory devices and method for fabrication thereof |
| KR100812237B1 (ko) * | 2006-08-25 | 2008-03-10 | 삼성전자주식회사 | 임베디드 플래시 메모리 장치의 제조 방법 |
| US7652318B2 (en) * | 2006-11-03 | 2010-01-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | Split-gate memory cells and fabrication methods thereof |
| JP5898294B2 (ja) * | 2009-01-15 | 2016-04-06 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP5693380B2 (ja) * | 2011-05-30 | 2015-04-01 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP5834909B2 (ja) * | 2011-12-28 | 2015-12-24 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| CN103811498B (zh) * | 2014-02-25 | 2023-08-18 | 北京芯盈速腾电子科技有限责任公司 | 一种低电场源极抹除非挥发性内存单元及其制造方法 |
-
2016
- 2016-05-25 US US15/164,796 patent/US9570592B2/en active Active
- 2016-05-26 JP JP2017559837A patent/JP6360263B1/ja active Active
- 2016-05-26 EP EP16729125.1A patent/EP3304596B1/en active Active
- 2016-05-26 CN CN201680033492.1A patent/CN107667431B/zh active Active
- 2016-05-26 KR KR1020177036864A patent/KR101836060B1/ko active IP Right Grant
- 2016-05-26 WO PCT/US2016/034450 patent/WO2016200623A1/en active Application Filing
- 2016-06-08 TW TW105118187A patent/TWI594376B/zh active
Also Published As
| Publication number | Publication date |
|---|---|
| TWI594376B (zh) | 2017-08-01 |
| CN107667431B (zh) | 2019-05-28 |
| EP3304596A1 (en) | 2018-04-11 |
| WO2016200623A1 (en) | 2016-12-15 |
| US20160359024A1 (en) | 2016-12-08 |
| JP2018522399A (ja) | 2018-08-09 |
| KR101836060B1 (ko) | 2018-03-07 |
| CN107667431A (zh) | 2018-02-06 |
| US9570592B2 (en) | 2017-02-14 |
| TW201705377A (zh) | 2017-02-01 |
| EP3304596B1 (en) | 2019-11-06 |
| KR20180002890A (ko) | 2018-01-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6343721B2 (ja) | 金属ゲートを備えた自己整合型分割ゲートメモリセルアレイ及び論理デバイスの形成方法 | |
| JP6360263B1 (ja) | ５ボルトの論理デバイスを有する分割ゲート型メモリセルを形成する方法 | |
| US9634019B1 (en) | Non-volatile split gate memory cells with integrated high K metal gate, and method of making same | |
| JP6732901B2 (ja) | 別個のワード線及び消去ゲートを有するフラッシュメモリを形成する方法 | |
| US20160163722A1 (en) | Non-volatile memory cell and method of manufacturing the same | |
| KR101998009B1 (ko) | 저전압 및 고전압 로직 디바이스들과 함께 분리형 게이트 메모리 셀 어레이를 형성하는 방법 | |
| JP2012186438A (ja) | 不揮発性メモリ及びその製造方法 | |
| US20130087849A1 (en) | Method of fabricating a charge trap nand flash memory device | |
| EP3248214B1 (en) | Method of forming self-aligned split-gate memory cell array with metal gates and logic devices |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20180501 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20180604 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20180621 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 6360263 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |