CN101425516A - 分裂式栅极存储单元 - Google Patents
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Abstract
本发明提供一种分裂式栅极存储单元，包括沿第一方向形成于半导体衬底上的多个绝缘区域，在两个相邻的绝缘区域之间定义出有源区域，该有源区域具有形成于该半导体衬底中的一对漏极与源极区域。一对浮动栅极设置于该有源区域上，且自对准于所述绝缘区域，其中该对浮动栅极的顶表面与所述绝缘区域的顶表面高度相等。一对控制栅极自对准于该浮动栅极，且沿第二方向设置于该浮动栅极上。源极线沿该第二方向设置于该对控制栅极之间。一对选择栅极沿该第二方向设置于与该对控制栅极相对的外侧侧壁上。本发明可使得浮动栅极自对准于隔离区域或者说绝缘区域以及源极线，从而有助于存储元件的进一步微缩化和集成化。
Description
技术领域
本发明涉及一种微电子存储装置，特别涉及一种具有堆叠式栅极结构的自对准分裂式栅极存储单元及其制造方法。
背景技术
非易失性存储器(Nonvolatile memory)包括目前数种常用的数据储存介质，例如电可编程只读存储器(electrically programmable read only memory，简称EPROM)、电可擦可编程只读存储器(electrically erasable programmableread only memory，简称EEPROM)及快闪电可擦可编程只读存储器(flashEEPROM)。在无外加电场条件下，非易失性存储器仍可维持数据的储存。传统的非易失性存储器包括堆叠式栅极及分裂式栅极存储单元结构。典型的堆叠式栅极存储单元结构具有浮动栅极与控制栅极，该控制栅极直接设置于浮动栅极上。另一方面，在分裂式栅极存储单元结构中，该控制栅极虽设置于浮动栅极上，然而相对于中心位置横向偏移。典型的分裂式栅极存储单元结构包括额外的栅极电极，又称选择电极(select gate)，必须以复杂的工艺步骤形成。
在制造分裂式栅极存储单元的工艺中，通过一个光掩模光刻步骤来实施浮动栅极的图案化，而通过另一光掩模光刻步骤来实施控制栅极或选择电极的图案化。美国专利US 6,091,104及US 6,291,297均公开一种分裂式栅极存储单元结构，其具有相对小的尺寸，有效的擦除功能以及相对小的编程电流需求。元件小尺寸化可通过将选择电极、控制栅极及浮动栅极自对准来实现，且有效的擦除功能可通过在浮动栅极与选择电极间形成圆化边刃端以形成福勒-诺德海姆(Fowler-Nordheim)穿隧效应来实现。此外，小的编程电流可通过在浮动栅极与选择电极间的偏离栅极沟道形成中沟道热载子注入(mid-channel hot carrier injection)来达成。
具有分离自对准的选择及擦除栅极的快闪存储单元还在美国专利US6,747,310中公开。图1A显示传统的自对准分裂栅极“或非”(NOR)型快闪存储单元、沿图1B中切割线2-2得到的剖面示意图。图1B为显示传统自对准分裂栅极NOR型快闪存储单元的平面图。传统自对准分裂栅极NOR型快闪存储器的两个存储单元28共用擦除栅极29。各存储单元28包括垂直堆叠、自对准的浮动栅极31与控制栅极32。各存储单元28还包括选择栅极33，选择栅极33设置于该堆叠的浮动栅极与控制栅极的一侧。
源极与漏极扩散区域34、36形成于衬底49中，其具有编程路径(programming path)，该编程路径从选择栅极与堆叠的栅极之间，偏离栅极沟道的中沟道区域(mid-channel region)而延伸至浮动栅极的面对选择栅极的边刃区域；且其具有擦除路径(erase path)，该擦除路径从浮动栅极的面对擦除栅极的边刃区域延伸至该源极扩散区与该擦除栅极。
在单晶硅衬底49上以热氧化方式成长氧化物层(未示出)，并接着将氧化物层图案化成条状的场氧化区域或浅沟槽隔离区域60，且条状的场氧化区域或浅沟槽隔离区域60与位线67平行，如图1B所示。
前述传统的分裂式栅极存储单元提供自对准的控制栅极与浮动栅极，以降低存储单元占据的空间，并且提供较佳的编程与擦除功能。然而，上述传统的浮动栅极并非自对准于浅沟槽隔离(STI)区与源极线(SL)，这有碍存储元件进一步微缩化与集成化。
发明内容
有鉴于此，为了克服上述公知技术的缺点，本发明实施例提供一种分裂式栅极存储单元，该分裂式栅极存储单元具有自对准于浅沟槽隔离区与源极线的浮动栅极。根据本发明的一方案，源极线是以源极多晶硅接触栓的形式形成的，该源极多晶硅接触栓与源极扩散区域连接。根据本发明另一方案，源极线为半导体衬底中连续的源极线，此源极线是通过形成蚀刻自对准源极(self-aligned source)区域与浅沟槽隔离区、并接着注入掺杂物而形成的。
本发明提供一种分裂式栅极存储单元，包括：多个绝缘区域，沿第一方向形成于半导体衬底上，其中在两个相邻的绝缘区域之间定义出有源区域，该有源区域具有形成于该半导体衬底中的一对漏极与一源极区域；一对浮动栅极，设置于该有源区域上，且自对准于所述绝缘区域，其中该对浮动栅极的顶表面与所述绝缘区域的顶表面高度相等；一对控制栅极，自对准于该浮动栅极，且沿第二方向设置于该浮动栅极上；源极线，沿该第二方向设置于该对控制栅极之间；以及一对选择栅极，沿该第二方向设置于与该对控制栅极相对的外侧侧壁上。
上述分裂式栅极存储单元中，该有源区域的顶表面可低于所述绝缘区域的顶表面。
上述分裂式栅极存储单元中，该源极线可沿该第二方向自对准于该浮动栅极。
上述分裂式栅极存储单元中，该源极线可具有多晶硅栓，该多晶硅栓与该源极区域直接连接。
上述分裂式栅极存储单元中，所述源极区域可通过连续的掺杂区域相互电性连接，且其中该源极线不与该源极区域直接接触。
上述分裂式栅极存储单元中，该对选择栅极可自对准于该对浮动栅极。
上述分裂式栅极存储单元还可包括：多个介电间隙壁，设置于该对选择栅极的侧壁上。
本发明还提供一种分裂式栅极存储单元，包括：多个绝缘区域，沿第一方向形成于半导体衬底上，在两个相邻的所述绝缘区域之间定义出有源区域，该有源区域具有形成于该半导体衬底中的一对漏极与一源极区域；一对浮动栅极，设置于该有源区域上，且自对准于该绝缘区域，其中该对浮动栅极的顶表面与该绝缘区域的顶表面高度相等；一对控制栅极，自对准于该浮动栅极，且沿第二方向设置于该浮动栅极上；源极线，与该源极区域直接连接，且沿该第二方向设置于该对控制栅极之间；以及一对选择栅极，沿该第二方向设置于与该对控制栅极相对的外侧侧壁上。
本发明还提供一种分裂式栅极存储单元，包括：多个绝缘区域，沿第一方向形成于半导体衬底上，在两个相邻的上述绝缘区域之间定义出有源区域，该有源区域具有形成于该半导体衬底中的一对漏极与一源极区域；一对浮动栅极，设置于该有源区域上，且自对准于所述绝缘区域，其中该对浮动栅极的顶表面与所述绝缘区域的顶表面高度相等；一对控制栅极，自对准于该浮动栅极，且沿第二方向设置于该浮动栅极上；源极线，通过连续的掺杂区域相互电性连接，且沿该第二方向设置于该对控制栅极之间；以及一对选择栅极，沿该第二方向设置于与该对控制栅极相对的外侧侧壁上。
本发明还提供一种分裂式栅极存储单元，包括：多个绝缘区域，沿第一方向形成于半导体衬底上，其中在两个相邻的所述绝缘区域之间定义出有源区域，该有源区域具有形成于该半导体衬底中一对漏极与一源极区域；一对浮动栅极，设置于该有源区域上，且自对准于所述绝缘区域，其中在该对浮动栅极上设置保护层，以避免该对浮动栅极在化学机械研磨工艺中薄化；一对控制栅极，自对准于该浮动栅极，且沿第二方向设置于该浮动栅极上；源极线，沿该第二方向设置于该对控制栅极之间；以及一对选择栅极，沿该第二方向设置于与该对控制栅极相对的外侧侧壁上。
上述分裂式栅极存储单元中，该保护层部分可覆盖所述绝缘区域。
上述分裂式栅极存储单元中，所述绝缘区域的两端可各自包括两个凹入曲面。
上述分裂式栅极存储单元中，该源极线可沿该第二方向自对准于该浮动栅极。
上述分裂式栅极存储单元中，该源极线可具有多晶硅栓，该多晶硅栓与该源极区域直接连接。
上述分裂式栅极存储单元中，所述源极区域可通过连续的掺杂区域相互电性连接，且其中该源极线不与该源极区域直接接触。
上述分裂式栅极存储单元中，该对选择栅极可自对准于该对浮动栅极。
本发明还提供一种分裂式栅极存储单元，包括：多个绝缘区域，沿第一方向形成于半导体衬底上，其中在两个相邻的所述绝缘区域之间定义出有源区域，该有源区域具有形成于该半导体衬底中一对漏极与一源极区域；一对浮动栅极，设置于该有源区域上，且自对准于所述绝缘区域，其中在该对浮动栅极上设置保护层，以避免该对浮动栅极在化学机械研磨工艺中薄化；一对控制栅极，自对准于该浮动栅极，且沿第二方向设置于该浮动栅极上；源极线，与该源极区域直接连接，且沿该第二方向设置于该对控制栅极之间；以及一对选择栅极，沿该第二方向设置于与该对控制栅极相对的外侧侧壁上。
本发明还提供一种分裂式栅极存储单元，包括：多个绝缘区域，沿第一方向形成于半导体衬底上，其中在两个相邻的所述绝缘区域之间定义出有源区域，该有源区域具有形成于该半导体衬底中的一对漏极与一源极区域；一对浮动栅极，设置于该有源区域上，且自对准于所述绝缘区域，其中在该对浮动栅极上设置保护层，以避免该对浮动栅极在化学机械研磨工艺中薄化；一对控制栅极，自对准于该浮动栅极，且沿第二方向设置于该浮动栅极上；源极线，通过连续的掺杂区域相互电性连接，且沿该第二方向设置于该对控制栅极之间；以及一对选择栅极，沿该第二方向设置于与该对控制栅极相对的外侧侧壁上。
本发明另一方案提供一种分裂式栅极存储单元的制造方法，包括在半导体衬底上沿第一方向形成多个绝缘区域；并在两个相邻的所述绝缘区域之间定义出有源区域，该有源区域具有形成于该半导体衬底中一对漏极与一源极区域。在该有源区域上形成一对浮动栅极，且使该对浮动栅极自对准于所述绝缘区域，其中该对浮动栅极的顶表面与所述绝缘区域的顶表面高度相等。形成一对控制栅极，其中该对控制栅极自对准于该浮动栅极，且沿第二方向设置于该浮动栅极上。沿该第二方向在该对控制栅极之间形成源极线。以及沿该第二方向形成一对选择栅极，该对选择栅极位于与该对控制栅极相对的外侧侧壁上。
本发明另一方案还提供一种分裂式栅极存储单元的制造方法，包括沿第一方向在半导体衬底上形成多个绝缘区域，并在两个相邻的所述绝缘区域之间定义出有源区域，该有源区域具有形成于该半导体衬底中的一对漏极与一源极区域。在该有源区域上形成一对浮动栅极，且使该对浮动栅极自对准于所述绝缘区域，其中在该对浮动栅极上设置保护层，以避免该对浮动栅极在化学机械研磨工艺中薄化。形成一对控制栅极，其中该对控制栅极自对准于该浮动栅极，且沿第二方向设置于该浮动栅极上。沿该第二方向在该对控制栅极之间形成源极线。以及沿该第二方向形成一对选择栅极，该对选择栅极位于与该对控制栅极相对的外侧侧壁上。
本发明可使得浮动栅极自对准于隔离区域或者说绝缘区域以及源极线，从而有助于存储元件的进一步微缩化和集成化。
为使本发明能更明显易懂，以下特举实施例并配合附图进行详细说明。
附图说明
图1A为显示传统自对准分裂栅极NOR型快闪存储单元的剖面示意图，此图是沿图1B中切割线2-2得到的；
图1B为显示传统自对准分裂栅极NOR型快闪存储单元的平面图；
图2A为显示根据本发明实施例的半导体衬底的示意图，该半导体衬底上具有沿第一方向相邻的隔离区；
图2B为沿图2A中切割线X-X得到的剖面示意图；
图2C-图2D为显示根据本发明实施例在半导体衬底上形成氧化层与多晶硅层的剖面示意图；
图2E为显示根据本发明实施例在半导体衬底上形成氧化-氮化-氧化(ONO)的堆叠结构的剖面示意图；
图2F为显示根据本发明实施例的沿第二方向图案化该多晶硅层与该抗反射层(ARC)的平面图；
图2G为沿图2F中切割线Y-Y得到的剖面示意图；
图2H为显示根据本发明实施例堆叠结构构成的自对准于浮动栅极(FG)的控制栅极(CG)的剖面示意图；
图3A为显示根据本发明实施例在半导体衬底上形成氧化层与氮化层的剖面示意图；
图3B-图3C为显示根据本发明实施例将各向异性蚀刻步骤施加到氧化层与氮化层的剖面示意图；
图3D为显示根据本发明实施例，在除去光致抗蚀剂层步骤之后的剖面示意图；
图3E为显示根据本发明实施例在半导体衬底上形成多晶硅层的剖面示意图；
图3F为显示根据本发明实施例在半导体衬底上形成源极线与选择栅极的剖面示意图；
图3G为显示根据本发明实施例在选择栅极上形成介电间隙壁的剖面示意图；
图3H为显示根据本发明实施例在半导体衬底上形成层间介电层(ILD)的剖面示意图；
图3I为显示根据本发明实施例，进行金属化步骤以形成该分裂式栅极存储单元的位线与接触栓的剖面示意图；
图3J为显示根据本发明实施例的分裂式栅极存储单元的平面图；
图4A为显示根据本发明实施例的在半导体衬底上的浮动栅极与控制栅极堆叠结构的平面图；
图4B为沿图4A中切割线Y-Y得到的剖面示意图；
图4C为沿图4A中切割线X-X得到的剖面示意图；
图4D为根据本发明另一实施例的离子掺杂步骤施加到半导体衬底上的剖面示意图，本图是沿图4A中切割线X-X得到的；
图4E为根据本发明另一实施例在半导体衬底上形成的氧化硅层的剖面示意图，本图是沿图4A中切割线Y-Y得到的；
图4F为显示在半导体衬底上形成的氧化硅层、沿图4A中切割线X-X得到的剖面示意图；
图4G为根据本发明另一实施例在半导体衬底上形成的多晶硅层的剖面示意图，本图是沿图4A中切割线Y-Y得到的；
图4H为显示在半导体衬底上形成的多晶硅层的剖面示意图，本图是沿图4A中切割线X-X得到的；
图4I为根据本发明另一实施例在半导体衬底上形成的源极线与选择栅极的剖面示意图，本图是沿图4A中切割线Y-Y得到的；
图4J为显示根据本发明另一实施例在选择栅极上形成的介电间隙壁的剖面示意图；
图4K为显示根据本发明另一实施例在半导体衬底上形成的层间介电层的剖面示意图；
图4L为显示根据本发明另一实施例，进行金属化步骤形成该分裂式栅极存储单元的位线与接触栓的剖面示意图；
图4M为显示根据本发明另一实施例的分裂式栅极存储单元的平面图；
图5A-图5D为显示根据本发明另一实施范例在该半导体衬底上形成的氧化层与多晶硅层的剖面示意图；以及
图6A-图6G为显示根据本发明另一实施范例在该半导体衬底上形成的氧化层与多晶硅层的剖面示意图。
其中，附图标记说明如下：
公知部分(图1A～图1B)
28～快闪存储器存储单元；29～擦除栅极；31～浮动栅极；32～控制栅极；33～选择栅极；34、36～源极与漏极扩散区域；49～衬底；60～浅沟槽隔离区域；67～位线。
本发明部分(图2A～图6G)
100～半导体衬底；110～有源区域；112～源极区域；112a～重掺杂N-型掺杂区域；114a、114b～轻掺杂漏极区域；115～掩模层；115′～薄的掩模层；116a、116b～重掺杂漏极区域；120～隔离区域；120b～第一回蚀凹入曲面；120c～第二回蚀凹入曲面；122～氧化层；124～多晶硅层；125～保护层；126～第二多晶硅层；128～化学机械研磨法；129～干蚀刻步骤；132～ONO堆叠结构；134～多晶硅层；136～抗反射层；140a与140b～堆叠结构；152～薄氧化硅层；152a、152b～氧化硅层；154～氮化硅层；155～开口；156～光致抗蚀剂层；164～源极线；162a、162b～选择栅极；166a、166b～介电间隙壁；170～层间介电层；175～开口；180～金属层；185～接触栓；200a、200b～分裂式栅极存储单元；D1a～离子注入步骤；D1b～离子注入步骤；D2～离子注入步骤；E2～各向异性蚀刻步骤。
具体实施方式
以下以各实施例的详细说明辅以附图所示的范例，做为本发明的参考依据。在附图或说明书描述中，相似或相同的部分使用相同的图号。且在附图中，实施例的形状或是厚度可扩大，以简化或是方便表示。此外，附图中各元件的部分将分别描述说明，值得注意的是，图中未示出或描述的元件为所属技术领域中普通技术人员所知的形式，另外，特定的实施例仅用于公开本发明使用的特定方式，而并非用以限定本发明。
本发明实施例涉及分裂式栅极存储单元结构，其具有浮动栅极，该浮动栅极沿第一方向(X方向)自对准于浅沟槽隔离区。控制栅极由光刻工艺定义形成，且自对准于浮动栅极。此外，该浮动栅极沿第二方向(Y方向)与源极线自对准。根据本发明的一个方案，源极线是以源极多晶硅接触栓的形式形成的，与源极扩散区域连接。根据本发明的另一方案，源极线为连续的源极线，是通过自对准源极(self-aligned source)工艺步骤、并伴随SAS-STI蚀刻步骤、接着再注入掺杂物形成的。选择栅极(SG)由CG/SG间隙壁定义形成，并自对准于浮动栅极。
图2A为显示根据本发明实施例的半导体衬底的示意图，该半导体衬底上具有沿第一方向相邻的隔离区。图2B为沿图2A中切割线X-X得到的剖面示意图。请参阅图2A，提供半导体衬底100，例如P型半导体衬底，其包括<100>晶向的单晶硅衬底。接着，在半导体衬底100上形成彼此之间沿第一方向相互平行的隔离区域120，并在相邻的隔离区域120之间定义出有源区域110。隔离区域120例如为氧化硅、浅沟槽隔离区、二氧化硅或场氧化区域(FOX)，隔离区域120的作用在于使得各有源区域110彼此电性隔离。有源区域110的顶表面低于隔离区域120的顶表面。
图2C为显示根据本发明实施例在半导体衬底上形成的氧化层与多晶硅层的剖面示意图。在图2C中，氧化层122形成于半导体衬底100上。氧化层122的形成方法包括快速热氧化法(RPO)、低压化学气相沉积法(LPCVD)或等离子体辅助化学气相沉积法(PECVD)。接着，利用化学气相沉积法在半导体衬底100上形成多晶硅层124。多晶硅层124可为PH3掺杂的多晶硅层。接着，应用化学机械研磨法来平坦化该多晶硅层124，直到露出隔离区域120为止。位于有源区域110上的氧化层122与多晶硅层124因而自对准于且平行于该隔离区域120。此外，该多晶硅层124可做为最终元件的浮动栅极，如图2D所示。
图2E为显示根据本发明实施例在半导体衬底上形成的氧化-氮化-氧化的堆叠结构的剖面示意图。堆叠结构包括依序沉积形成于半导体衬底100上的第一氧化硅层、氮化硅层及第二氧化硅层(ONO)132。上述ONO堆叠结构132的厚度范围分别为：底层的氧化层的厚度范围为30-100埃(
)，中间的氮化层的厚度范围为50-300埃()，而上层的氧化层的厚度范围为30-100埃()。接着，在半导体衬底100上形成多晶硅层134。多晶硅层134可在形成的步骤中受到原位(in-situ)掺杂，如在含硅烷的气氛中掺杂额外的砷或磷。或者，多晶硅层134可先以本征(intrinsic)多晶硅的型态形成，接着再进行离子注入步骤，在多晶硅层134中掺杂砷或磷原子。接着，在多晶硅层134上形成氧化层或抗反射层136。
图2F为显示根据本发明实施例的沿第二方向图案化该多晶硅层与该抗反射层的平面图。图2G为沿图2F中切割线Y-Y得到的剖面示意图。上述氧化层或抗反射层136与多晶硅层134可通过各向异性蚀刻法沿第二方向图案化。例如以反应性离子蚀刻(RIE)步骤完成上述的图案化，其搭配的蚀刻剂如Cl2或SF6。接着，进行蚀刻步骤E1沿第二方向蚀刻该ONO堆叠结构132，因而形成一对堆叠结构140a与140b，该对堆叠结构140a与140b沿第二方向延伸，做为分裂式栅极存储单元的控制栅极。由堆叠结构140a与140b构成的控制栅极自对准于浮动栅极，如图2H所示。
根据本发明的一方案，源极线可用源极多晶硅接触栓的形式构成。该源极多晶硅接触栓与源极扩散区域直接连接。
图3A为显示根据本发明实施例在半导体衬底上形成氧化层与氮化层的剖面示意图。在图3A中，在半导体衬底100上顺应性地形成薄氧化硅层152与氮化硅层154。接着在该氮化硅层154上涂布光致抗蚀剂层156。经历光刻步骤后，在光致抗蚀剂层156中形成开口155，并露出堆叠结构140a与140b之间的区域以及部分的堆叠结构140a与140b。
图3B为显示根据本发明实施例将各向异性蚀刻步骤应用到氧化层与氮化层的剖面示意图。进行各向异性蚀刻步骤，例如以反应性离子蚀刻法进行蚀刻步骤，在半导体衬底100上除去部分的氮化硅层154。位于堆叠结构角部的薄氧化硅层152的表面因而露出。接着，进行离子注入步骤D1a，在半导体衬底100中掺杂离子，以形成源极区域112。在后续的步骤中，进一步蚀刻露出的氧化层152，露出源极区域112的表面以及部分的堆叠结构140a与140b，如图3C所示。
图3D为显示根据本发明实施例，在除去光致抗蚀剂层步骤之后的剖面示意图。在图3D中，将图案化的光致抗蚀剂层156自半导体衬底100剥除。接着，再将氮化硅层154除去，在半导体衬底100上留下部分的氧化硅层152a、152b。
图3E为显示根据本发明实施例在半导体衬底上形成多晶硅层的剖面示意图。接着，在半导体衬底100上顺应性地形成多晶硅层160。可在形成的步骤中将多晶硅层160原位掺杂，如在含硅烷的气氛中掺杂额外的砷或磷。或者，可先以本征多晶硅的型态形成多晶硅层160，接着再进行离子注入步骤，将砷或磷原子掺杂到多晶硅层160中。
图3F为显示根据本发明实施例在半导体衬底上形成源极线与选择栅极的剖面示意图。接着，进行各向异性蚀刻步骤，上述各向异性蚀刻步骤例如是以反应性离子蚀刻法进行的蚀刻步骤，在半导体衬底100上留下位于堆叠结构140a与140b之间的多晶硅结构，做为分裂式栅极存储单元的源极线164。源极线164为多晶硅源极导电栓，其直接与源极区域112电性接触。同时还在堆叠结构140a与140b的外侧侧壁上形成一对选择栅极162a与162b。由此，浮动栅极自对准于源极线164。接着，进行离子注入步骤D2，在半导体衬底100中形成一对轻掺杂源极/漏极区域(LDD)114a与114b。
图3G为显示根据本发明实施例在选择栅极上形成介电间隙壁的剖面示意图。接着，在半导体衬底100上顺应性地形成介电层，并进行各向异性蚀刻步骤，在选择栅极162a与162b上留下介电间隙壁166a与166b。上述各向异性蚀刻步骤例如是以反应性离子蚀刻法进行的蚀刻步骤，需精准地控制停止，以使得介电间隙壁166a与166b位于选择栅极162a与162b上。
接着，进行离子注入步骤，在半导体衬底100中形成一对重掺杂源极/漏极区域(HDD)116a与116b。离子注入步骤可采用砷或磷原子掺杂，其掺杂能量范围约为35至50KeV，其掺杂剂量约介于1×1014至6×1015(原子/cm2)。重掺杂N-型源极/漏极区域116a与116b不被控制栅极与介电间隙壁结构覆盖。
图3H为显示根据本发明实施例在半导体衬底上形成层间介电层的剖面示意图。接着，在半导体衬底100上沉积层间介电层170，并将层间介电层170图案化以形成开口175，例如接触孔，露出漏极区域116a与116b。
图3I为显示根据本发明实施例，进行金属化步骤以形成该分裂式栅极存储单元的位线与接触栓的剖面示意图。在层间介电层170中沉积金属层180，并将金属层180填入开口175中。在经历蚀刻步骤后，形成位线180与自对准的接触栓185。
有鉴于此，本发明的一实施例提供一种分裂式栅极存储单元200a，包括沿第一方向形成于半导体衬底100上的多个绝缘区域120。在两个相邻的绝缘区域120之间，定义出有源区域110，有源区域110具有形成于半导体衬底100中的一对漏极区域116a与116b及源极区域112。一对浮动栅极124设置于有源区域110上，且自对准于绝缘区域120，其中该对浮动栅极124的顶表面与绝缘区域120的顶表面高度相等。一对控制栅极134自对准于浮动栅极124，且沿第二方向设置于浮动栅极124上。源极线164直接与源极区域112连接，且沿第二方向设置于该对控制栅极134之间。且一对选择栅极162a与162b沿第二方向设置于与该对控制栅极134相对的侧壁上，其中浮动栅极124自对准于源极线164，其平面图如图3J所示。
根据本发明另一方案，源极线为在半导体衬底中形成的连续的源极线，此源极线是通过形成蚀刻自对准源极(self-aligned source，SAS)区域与浅沟槽隔离区，并接着注入掺杂物形成的。
图4A为显示根据本发明实施例在半导体衬底上的浮动栅极与控制栅极堆叠结构的平面图。图4B为沿图4A中切割线Y-Y得到的剖面示意图。图4B所示的工艺步骤基本上与前述实施例图2A-图2H所示的工艺步骤相同，为简明起见，在此省略相同的叙述。接着，在半导体衬底100上涂布光致抗蚀剂层156。经历光刻步骤后，在光致抗蚀剂层156中形成开口155，并露出堆叠结构140a与140b之间的区域以及部分的堆叠结构140a与140b。
图4C为沿图4A中切割线X-X得到的剖面示意图。进行各向异性蚀刻步骤E2，例如以湿式蚀刻法、干蚀刻法或反应性离子蚀刻法进行的蚀刻步骤，除去浅沟槽隔离区120。例如，可通过稀释的氢氟酸(DHF)溶液或缓冲氧化蚀刻(BOE)液除去浅沟槽隔离区120，露出半导体衬底100的表面。
图4D为根据本发明另一实施例在半导体衬底上进行离子掺杂步骤的剖面示意图，图4D是沿图4A中切割线X-X得到的。在图4D中，接着进行离子注入步骤D1b，在半导体衬底100中掺杂离子，以形成连续性的掺杂区域112a，由此使得邻近各存储单元中的源极区域112彼此电性相连。离子注入步骤D1b可采用砷或磷原子掺杂，其掺杂能量范围约为35至50KeV，其掺杂剂量约介于1×1014至6×1015(原子/cm2)，以形成重掺杂N-型掺杂区域112a。
图4E为根据本发明另一实施例在半导体衬底上形成氧化硅层的剖面示意图，图4E是沿图4A中切割线Y-Y得到的。图4F为显示在半导体衬底上形成氧化硅层的剖面示意图，图4F是沿图4A中切割线X-X得到的。接着，在半导体衬底100上顺应性地形成氧化层152。氧化层152的形成方法包括快速热氧化法、低压化学气相沉积法或等离子体辅助化学气相沉积法。
图4G为根据本发明另一实施例在半导体衬底上形成多晶硅层的剖面示意图，图4G是沿图4A中切割线Y-Y得到的。图4H为显示在半导体衬底上形成多晶硅层的剖面示意图，图4H是沿图4A中切割线X-X得到的。请参阅图4G，在半导体衬底100上顺应性地形成多晶硅层160。可在形成的步骤中将多晶硅层160原位掺杂，如在含硅烷的气氛中掺杂额外的砷或磷。或者，可先以本征多晶硅的型态形成多晶硅层160，接着再进行离子注入步骤，将砷或磷原子掺杂到多晶硅层160中。
图4I为根据本发明另一实施例在半导体衬底上形成源极线与选择栅极的剖面示意图，图4I是沿图4A中切割线Y-Y得到的。接着，进行各向异性蚀刻步骤，例如以反应性离子蚀刻法进行的蚀刻步骤，在半导体衬底100上留下位于堆叠结构140a与140b之间的多晶硅结构，做为分裂式栅极存储单元的源极线164。源极线164并不直接与源极区域112接触。还在堆叠结构140a与140b的外侧侧壁上同时形成一对选择栅极162a与162b。由此，浮动栅极自对准于源极线164。接着进行离子注入步骤D2，在半导体衬底100中形成一对轻掺杂源极/漏极区域(LDD)114a与114b。
图4J为显示根据本发明另一实施例在选择栅极上形成介电间隙壁的剖面示意图。接着，在半导体衬底100上顺应性地形成介电层，并进行各向异性蚀刻步骤，在选择栅极162a与162b上留下介电间隙壁166a与166b。上述各向异性蚀刻步骤例如为利用反应性离子蚀刻法进行的蚀刻步骤，需精准地控制停止，以使得介电间隙壁166a与166b位于选择栅极162a与162b上。
接着，进行离子注入步骤，在半导体衬底100中形成一对重掺杂源极/漏极区域116a与116b。离子注入步骤可采用砷或磷原子掺杂，其掺杂能量范围约为35至50KeV，其掺杂剂量约介于1×1014至6×1015(原子/cm2)。重掺杂N-型源极/漏极区域116a与116b不被控制栅极与介电间隙壁结构所覆盖。
图4K为显示根据本发明另一实施例在半导体衬底上形成层间介电层的剖面示意图。接着，在半导体衬底100上沉积层间介电层170，并将层间介电层170图案化以形成开口175，例如接触孔，露出漏极区域116a与116b。
图4L为显示根据本发明实施例进行金属化步骤以形成该分裂式栅极存储单元的位线与接触栓的剖面示意图。在层间介电层170中沉积金属层180，并将所沉积的金属层180填入开口175中。在经历蚀刻步骤后，形成位线180与自对准的接触栓185。
有鉴于此，本发明另一实施例提供一种分裂式栅极存储单元200b，包括沿第一方向形成于半导体衬底100上的多个绝缘区域120。在两个相邻的绝缘区域120之间，定义出有源区域110，有源区域110具有形成于半导体衬底100中的一对漏极区域116a与116b及源极区域112。一对浮动栅极124设置于有源区域110上，且自对准于绝缘区域120，其中该对浮动栅极124的顶表面与绝缘区域120的顶表面高度相等。一对控制栅极134自对准于浮动栅极124，且沿第二方向设置于浮动栅极124上。源极线164不直接与源极区域112接触，且沿该第二方向设置于该对控制栅极134之间。源极区域112通过连续的掺杂区域112a沿第二方向相互电性连接。并且一对选择栅极162a与162b沿第二方向设置于与该对控制栅极134相对的侧壁上，其中浮动栅极124自对准于源极线164，其平面图如图4M所示。
图5A-图5D为显示根据本发明另一实施范例在该半导体衬底上形成氧化层与多晶硅层的剖面示意图。为了能避免在化学机械研磨工艺中造成浮动栅极薄化，可利用设置于浮动栅极上的保护层。请参阅图5A，在半导体衬底100上形成氧化层122。氧化层122的形成方法包括快速热氧化法、低压化学气相沉积法或等离子体辅助化学气相沉积法。接着，利用化学气相沉积法在半导体衬底100上形成多晶硅层124。第一多晶硅层124可为PH3掺杂的多晶硅层。在该第一多晶硅层124上顺应性地形成保护层125。保护层125的材质包括氧化硅、氮化硅、氮氧化硅或上述材料的组合。在保护层125上以化学气相沉积法形成第二多晶硅层126，例如PH3掺杂的多晶硅层。
请参阅图5B，接着应用化学机械研磨法128来平坦化该半导体衬底100，除去部分第二多晶硅层126，直到露出隔离区域120上的保护层125为止。接着，再利用蚀刻法，将隔离区域120上露出的保护层125除去，由此显露出底层的第一多晶硅层124。
请参阅图5C，进行干蚀刻步骤129，除去位于隔离区域120上的露出的第一多晶硅层124，并除去有源区域110上露出的第二多晶硅层126。在干蚀刻步骤129之后，因露出隔离区域120且位于有源区110上方的第一多晶硅层124受到保护层125的保护，所以其厚度可维持不变。此外，位于有源区域110上的氧化层122与多晶硅层124因此而自对准于且平行于该隔离区域120。该多晶硅层124可做为最终元件的浮动栅极，如图5D所示。
本实施例的分裂式栅极存储单元的制造方法步骤仍包括其他工艺步骤，基本与先前所述对应的图2E-图3J所示实施例步骤相同，为本发明所属技术领域中普通技术人员所理解，为求简明，在此省略相关细节的公开。
图6A-图6G为显示根据本发明另一实施范例在该半导体衬底上形成氧化层与多晶硅层的剖面示意图。为了能避免在蚀刻工艺中造成有源区边角的损伤，于是在氧化层与多晶硅层沉积步骤前，进行多重回蚀(multi-pullback)步骤。请参阅图6A，在半导体衬底100上形成彼此之间沿第一方向相互平行的隔离区域120。并在相邻的隔离区域120之间，用掩模层115定义出有源区域110。掩模层115的材质包括氮化硅或氮氧化硅。隔离区域120例如为氧化硅、浅沟槽隔离区、二氧化硅或场氧化区域，隔离区域120的作用在于使得各有源区域110彼此电性隔离。掩模层115的顶表面与隔离区域120的顶表面高度相等。
请参阅图6B，将该掩模层115回蚀，使其变成较薄的掩模层115′，并且露出隔离区域120的顶端边角。接着，进行回蚀步骤，在隔离区域120的顶端边角形成第一回蚀凹入曲面120b，如图6C所示。
请参阅图6D，将该薄化的掩模层115′完全除去，并进一步露出隔离区域120的顶端边角。接着，再度进行回蚀步骤，在隔离区域120的顶端边角形成第二回蚀凹入曲面120c。
为了能避免在化学机械研磨工艺中造成浮动栅极薄化，可利用设置于浮动栅极上的保护层。请参阅图6E，在半导体衬底100上形成氧化层122。氧化层122的形成方法包括快速热氧化法、低压化学气相沉积法或等离子体辅助化学气相沉积法。接着，利用化学气相沉积法在半导体衬底100上形成多晶硅层124。第一多晶硅层124可为PH3掺杂的多晶硅层。在该第一多晶硅层124上顺应性地形成保护层125。保护层125的材质包括氧化硅、氮化硅、氮氧化硅或上述材料的组合。以化学气相沉积法在保护层125上形成第二多晶硅层126，例如PH3掺杂的多晶硅层。
请参阅图6F，接着应用化学机械研磨法128来平坦化该半导体衬底100，除去部分第二多晶硅层126，直到露出隔离区域120上的保护层125为止。接着，再利用蚀刻法，将隔离区域120上露出的保护层125除去，由此显露出底层的第一多晶硅层124。
请参阅图6G，进行干蚀刻步骤129，除去位于隔离区域120上露出的第一多晶硅层124，并除去有源区110上露出的第二多晶硅层126。在干蚀刻步骤129之后，因露出隔离区域120且位于有源区110上方的第一多晶硅层124受到保护层125的保护，所以其厚度可维持不变。由于先前在隔离区域120进行了多重回蚀步骤，使得保护层125部分覆盖隔离区域120。并且，有源区的顶角可受到该重叠区的保护。此外，位于有源区域110上的氧化层122与多晶硅层124因此而自对准于且平行于该隔离区域120。该多晶硅层124可做为最终元件的浮动栅极。
本实施例的分裂式栅极存储单元的制造方法步骤仍包括其他工艺步骤，基本与先前所述对应的图2E-图3J所示实施例步骤相同，为本发明所属技术领域中普通技术人员所理解，为求简明，在此省略相关细节的公开。
本发明虽以较佳实施例公开如上，然而所公开内容并非用以限定本发明的范围，任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，应可进行一定的更动与修改，因此本发明的保护范围应以所附权利要求为准。
Claims (14)
1.一种分裂式栅极存储单元，包括：
多个绝缘区域，沿第一方向形成于半导体衬底上，其中在两个相邻的绝缘区域之间定义出有源区域，该有源区域具有形成于该半导体衬底中的一对漏极与一源极区域；
一对浮动栅极，设置于该有源区域上，且自对准于所述绝缘区域，其中该对浮动栅极的顶表面与所述绝缘区域的顶表面高度相等；
一对控制栅极，自对准于该浮动栅极，且沿第二方向设置于该浮动栅极上；
源极线，沿该第二方向设置于该对控制栅极之间；以及
一对选择栅极，沿该第二方向设置于与该对控制栅极相对的外侧侧壁上。
2.如权利要求1所述的分裂式栅极存储单元，其中该有源区域的顶表面低于所述绝缘区域的顶表面。
3.如权利要求1所述的分裂式栅极存储单元，其中该源极线沿该第二方向自对准于该浮动栅极。
4.如权利要求1所述的分裂式栅极存储单元，其中该源极线具有多晶硅栓，该多晶硅栓与该源极区域直接连接。
5.如权利要求1所述的分裂式栅极存储单元，其中所述源极区域通过连续的掺杂区域相互电性连接，且其中该源极线不与该源极区域直接接触。
6.如权利要求1所述的分裂式栅极存储单元，其中该对选择栅极自对准于该对浮动栅极。
7.如权利要求1所述的分裂式栅极存储单元，还包括：多个介电间隙壁，设置于该对选择栅极的侧壁上。
8.一种分裂式栅极存储单元，包括：
多个绝缘区域，沿第一方向形成于半导体衬底上，其中在两个相邻的绝缘区域之间定义出有源区域，该有源区域具有形成于该半导体衬底中的一对漏极与一源极区域；
一对浮动栅极，设置于该有源区域上，且自对准于所述绝缘区域，其中在该对浮动栅极上设置保护层，以避免该对浮动栅极在化学机械研磨工艺中薄化；
一对控制栅极，自对准于该浮动栅极，且沿第二方向设置于该浮动栅极上；
源极线，沿该第二方向设置于该对控制栅极之间；以及
一对选择栅极，沿该第二方向设置于与该对控制栅极相对的外侧侧壁上。
9.如权利要求8所述的分裂式栅极存储单元，其中该保护层部分覆盖所述绝缘区域。
10.如权利要求8所述的分裂式栅极存储单元，其中所述绝缘区域的两端各自包括两个凹入曲面。
11.如权利要求8所述的分裂式栅极存储单元，其中该源极线沿该第二方向自对准于该浮动栅极。
12.如权利要求8所述的分裂式栅极存储单元，其中该源极线具有多晶硅栓，该多晶硅栓与该源极区域直接连接。
13.如权利要求8所述的分裂式栅极存储单元，其中所述源极区域通过连续的掺杂区域相互电性连接，且其中该源极线不与该源极区域直接接触。
14.如权利要求8所述的分裂式栅极存储单元，其中该对选择栅极自对准于该对浮动栅极。
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