JPH07263667A - 半導体装置 - Google Patents
半導体装置Info
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- JPH07263667A JPH07263667A JP6053761A JP5376194A JPH07263667A JP H07263667 A JPH07263667 A JP H07263667A JP 6053761 A JP6053761 A JP 6053761A JP 5376194 A JP5376194 A JP 5376194A JP H07263667 A JPH07263667 A JP H07263667A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- H01—ELECTRIC ELEMENTS
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 本発明は、縦型パワーＭＯＳＦＥＴを有する
半導体装置に関し、特にサージ電圧等が印加した場合の
素子破壊耐量の向上を図る構造を得ることを目的とす
る。 【構成】 ｎ型半導体基板１上に形成されたｎ- 型のエ
ピタキシャル層２からなるドレイン領域と、エピタキシ
ャル層２の表層部にされたｐ型のチャネル形成領域３
と、このチャネル形成領域３の略中央部の下部に形成さ
れたｐ+ 型の高濃度不純物領域４と、チャネル領域３の
表層部に形成されたｎ型のソース領域５と、チャネル領
域３とソース領域５の上部にゲート絶縁膜６を介して配
置されてゲート電極７を有する縦型パワーＭＯＳＦＥＴ
において、高濃度不純物領域４の深さの距離がチャネル
形成領域３の幅の距離の１／２より大きくしたので、サ
ージ電圧が印加した場合でも、ブレークダウン電流が高
濃度不純物領域４を経てそのままソース電極９に流れ
て、寄生バイポーラトランジスタは導通しににくくな
る。
半導体装置に関し、特にサージ電圧等が印加した場合の
素子破壊耐量の向上を図る構造を得ることを目的とす
る。 【構成】 ｎ型半導体基板１上に形成されたｎ- 型のエ
ピタキシャル層２からなるドレイン領域と、エピタキシ
ャル層２の表層部にされたｐ型のチャネル形成領域３
と、このチャネル形成領域３の略中央部の下部に形成さ
れたｐ+ 型の高濃度不純物領域４と、チャネル領域３の
表層部に形成されたｎ型のソース領域５と、チャネル領
域３とソース領域５の上部にゲート絶縁膜６を介して配
置されてゲート電極７を有する縦型パワーＭＯＳＦＥＴ
において、高濃度不純物領域４の深さの距離がチャネル
形成領域３の幅の距離の１／２より大きくしたので、サ
ージ電圧が印加した場合でも、ブレークダウン電流が高
濃度不純物領域４を経てそのままソース電極９に流れ
て、寄生バイポーラトランジスタは導通しににくくな
る。
Description
【０００１】
【産業上の利用分野】本発明は、縦型パワーＭＯＳＦＥ
Ｔを有する半導体装置に関し、特にサージ電圧等が印加
された場合の素子破壊耐量の向上を図る構造に関する。
Ｔを有する半導体装置に関し、特にサージ電圧等が印加
された場合の素子破壊耐量の向上を図る構造に関する。
【０００２】
【従来の技術】縦型パワーＭＯＳＦＥＴは、周波数特性
に優れ、しかも低電力で駆動できる等多くの特徴を有す
ることから、幅広い分野で利用されている。従来の縦型
パワーＭＯＳＦＥＴは、図３の概略図に示されるような
構造となっている。従来の縦型パワーＭＯＳＦＥＴは、
ｎ型半導体基板１とその主面に形成されたｎ- 型のエピ
タキシャル層２とがドレイン領域を形成している。この
エピタキシャル層２の表層部にはｐ型のチャネル形成領
域３が形成され、その略中央部の下部にはｐ型のチャネ
ル形成領域３より高濃度のｐ+ 型の高濃度不純物領域４
が設けられている。このチャネル形成領域３内にはｎ+
型のソース領域４が形成されている。チャネル形成領域
３とソース領域４の上部には薄い酸化膜からなるゲート
絶縁膜６が設けられ、このゲート絶縁膜６上にゲート電
極７が形成されている。このゲート電極７と他の電極が
短絡しないように層間絶縁膜８がゲート電極７を覆うよ
うに形成され、その上にはソース電極９が配設されてい
る。半導体基板１下部には金属を被着したドレイン電極
１０が設けられている。
に優れ、しかも低電力で駆動できる等多くの特徴を有す
ることから、幅広い分野で利用されている。従来の縦型
パワーＭＯＳＦＥＴは、図３の概略図に示されるような
構造となっている。従来の縦型パワーＭＯＳＦＥＴは、
ｎ型半導体基板１とその主面に形成されたｎ- 型のエピ
タキシャル層２とがドレイン領域を形成している。この
エピタキシャル層２の表層部にはｐ型のチャネル形成領
域３が形成され、その略中央部の下部にはｐ型のチャネ
ル形成領域３より高濃度のｐ+ 型の高濃度不純物領域４
が設けられている。このチャネル形成領域３内にはｎ+
型のソース領域４が形成されている。チャネル形成領域
３とソース領域４の上部には薄い酸化膜からなるゲート
絶縁膜６が設けられ、このゲート絶縁膜６上にゲート電
極７が形成されている。このゲート電極７と他の電極が
短絡しないように層間絶縁膜８がゲート電極７を覆うよ
うに形成され、その上にはソース電極９が配設されてい
る。半導体基板１下部には金属を被着したドレイン電極
１０が設けられている。
【０００３】係る縦型パワーＭＯＳＦＥＴは、大電流高
速スイッチングが可能なので、モータ制御、スイッチン
グレギュレータ、照明インバータ用として多用されてい
る。
速スイッチングが可能なので、モータ制御、スイッチン
グレギュレータ、照明インバータ用として多用されてい
る。
【０００４】
【発明が解決しようとする課題】この種の縦型パワーＭ
ＯＳＦＥＴを複数用いてモータ制御等を行う場合、駆動
電流を瞬間的に遮断した際に大きなサージ電圧が発生す
る場合が多い。特に、このサージ電圧が縦型パワーＭＯ
ＳＦＥＴのソース・ドレイン間に印加されると、ｎ- 型
のエピタキシャル層２とｐ型のチャネル形成領域３のＰ
Ｎ接合部でアバランシェ降伏が起き、アバランシェ降伏
によるブレークダウン電流がｐ型のチャネル形成領域３
を通ってソース電極９に流れ込む。
ＯＳＦＥＴを複数用いてモータ制御等を行う場合、駆動
電流を瞬間的に遮断した際に大きなサージ電圧が発生す
る場合が多い。特に、このサージ電圧が縦型パワーＭＯ
ＳＦＥＴのソース・ドレイン間に印加されると、ｎ- 型
のエピタキシャル層２とｐ型のチャネル形成領域３のＰ
Ｎ接合部でアバランシェ降伏が起き、アバランシェ降伏
によるブレークダウン電流がｐ型のチャネル形成領域３
を通ってソース電極９に流れ込む。
【０００５】ところで、縦型パワーＭＯＳＦＥＴは、図
３中に回路図を模式的に示すように、その内部に、ｎ-
型のエピタキシャル層２をコレクタに、ｐ型のチャネル
形成領域３をベースに、ｎ+ 型のソース領域５をエミッ
タとする寄生バイポーラトランジスタ１１が形成されて
しまう構造になっている。このため、前述のようなブレ
ークダウン電流が寄生バイポーラトランジスタ１１のベ
ース領域に当たるｐ型のチャネル形成領域３に流れ込ん
だ場合、ブレークダウン電流による電圧降下で、寄生バ
イポーラトランジスタ１１のエミッタに当たるｎ+ 型の
ソース領域５とベース領域に当たるｐ型のチャネル形成
領域３が順方向にバイアスされ、結果的に寄生バイポー
ラトランジスタ１１は導通状態となる。
３中に回路図を模式的に示すように、その内部に、ｎ-
型のエピタキシャル層２をコレクタに、ｐ型のチャネル
形成領域３をベースに、ｎ+ 型のソース領域５をエミッ
タとする寄生バイポーラトランジスタ１１が形成されて
しまう構造になっている。このため、前述のようなブレ
ークダウン電流が寄生バイポーラトランジスタ１１のベ
ース領域に当たるｐ型のチャネル形成領域３に流れ込ん
だ場合、ブレークダウン電流による電圧降下で、寄生バ
イポーラトランジスタ１１のエミッタに当たるｎ+ 型の
ソース領域５とベース領域に当たるｐ型のチャネル形成
領域３が順方向にバイアスされ、結果的に寄生バイポー
ラトランジスタ１１は導通状態となる。
【０００６】そして一旦、寄生バイポーラトランジスタ
１１が導通状態になると、寄生バイポーラトランジスタ
１１が形成された領域が発熱し、これによりさらに電流
が増大するといった現象により縦型パワーＭＯＳＦＥＴ
素子自体が破壊に至る問題がある。本発明の目的は、縦
型パワーＭＯＳＦＥＴにおいて素子破壊の生じにくい構
造を得ることにある。
１１が導通状態になると、寄生バイポーラトランジスタ
１１が形成された領域が発熱し、これによりさらに電流
が増大するといった現象により縦型パワーＭＯＳＦＥＴ
素子自体が破壊に至る問題がある。本発明の目的は、縦
型パワーＭＯＳＦＥＴにおいて素子破壊の生じにくい構
造を得ることにある。
【０００７】
【課題を解決するための手段】本発明は、上記の目的を
達成するために、次のような構成をとる。すなわち、本
発明の半導体装置は、第１導電型の半導体基板上に形成
された前記半導体基板より低い不純物濃度の第１導電型
のエピタキシャル層からなるドレイン領域と、前記エピ
タキシャル層の表層部に形成された第２導電型のチャネ
ル形成領域と、前記第２導電型のチャネル形成領域の略
中央部の下部に形成された該第２導電型のチャネル形成
領域より高濃度の第２導電型の高濃度不純物領域と、前
記第２の導電型のチャネル形成領域の表層部に形成され
た第１の導電型のソース領域と、第２の導電型のチャネ
ル形成領域と第１の導電型のソース領域の上部にゲート
絶縁膜を介して配置されてゲート電極を有する半導体装
置において、前記第２導電型の高濃度不純物領域の深さ
の距離が前記チャネル形成領域の幅の距離の１／２より
大きいことを特徴とするものである。
達成するために、次のような構成をとる。すなわち、本
発明の半導体装置は、第１導電型の半導体基板上に形成
された前記半導体基板より低い不純物濃度の第１導電型
のエピタキシャル層からなるドレイン領域と、前記エピ
タキシャル層の表層部に形成された第２導電型のチャネ
ル形成領域と、前記第２導電型のチャネル形成領域の略
中央部の下部に形成された該第２導電型のチャネル形成
領域より高濃度の第２導電型の高濃度不純物領域と、前
記第２の導電型のチャネル形成領域の表層部に形成され
た第１の導電型のソース領域と、第２の導電型のチャネ
ル形成領域と第１の導電型のソース領域の上部にゲート
絶縁膜を介して配置されてゲート電極を有する半導体装
置において、前記第２導電型の高濃度不純物領域の深さ
の距離が前記チャネル形成領域の幅の距離の１／２より
大きいことを特徴とするものである。
【０００８】
【作用】本発明の縦型パワーＭＯＳＦＥＴによれば、第
２導電型の高濃度不純物領域の深さを第２導電型のチャ
ネル形成領域の幅の１／２より大きくしたので、サージ
電圧が印加された場合、深く拡散された第２導電型の高
濃度不純物領域に加わり易くなり、第２導電型の高濃度
不純物領域と第１導電型のエピタキシャル層の接合部で
起きるアバランシェ降伏によるブレークダウン電流がそ
のまま第２導電型の高濃度不純物領域を経てソース電極
に流れる。従って、寄生バイポーラトランジスタのベー
スとなる第２導電型のチャネル形成領域へはブレークダ
ウン電流が流れにくくなり、結果として寄生バイポーラ
トランジスタの導通は妨げられる。
２導電型の高濃度不純物領域の深さを第２導電型のチャ
ネル形成領域の幅の１／２より大きくしたので、サージ
電圧が印加された場合、深く拡散された第２導電型の高
濃度不純物領域に加わり易くなり、第２導電型の高濃度
不純物領域と第１導電型のエピタキシャル層の接合部で
起きるアバランシェ降伏によるブレークダウン電流がそ
のまま第２導電型の高濃度不純物領域を経てソース電極
に流れる。従って、寄生バイポーラトランジスタのベー
スとなる第２導電型のチャネル形成領域へはブレークダ
ウン電流が流れにくくなり、結果として寄生バイポーラ
トランジスタの導通は妨げられる。
【０００９】
【実施例】以下、本発明の実施例を図面により説明す
る。図１は本発明のＮチャネルの縦型パワーＭＯＳＦＥ
Ｔのの断面を示す概略図である。本発明の縦型パワーＭ
ＯＳＦＥＴは、従来と同様、ｎ型のシリコンからなる半
導体基板１の主面にｎ- 型のエピタキシャル層２が形成
されており、縦型パワーＭＯＳＦＥＴのドレイン領域を
形成している。
る。図１は本発明のＮチャネルの縦型パワーＭＯＳＦＥ
Ｔのの断面を示す概略図である。本発明の縦型パワーＭ
ＯＳＦＥＴは、従来と同様、ｎ型のシリコンからなる半
導体基板１の主面にｎ- 型のエピタキシャル層２が形成
されており、縦型パワーＭＯＳＦＥＴのドレイン領域を
形成している。
【００１０】エピタキシャル層２の表層部にはｐ型のチ
ャネル形成領域３が形成されている。このチャネル形成
領域３は平面的にみて略矩形状となり、エピタキシャル
層２の主面に縦横に規則正しく設けられている。チャネ
ル形成領域３の略中央部の下部にはｐ型のチャネル形成
領域３より高濃度のｐ+ 型の高濃度不純物領域４が設け
られている。高濃度不純物領域４は、ドレイン・ソース
間の耐圧の向上ために設けられるが、本願においては、
特に高濃度不純物領域４の深さの距離ａをチャネル形成
領域３の幅の距離ｂの１／２よりを大きくしてるので、
サージ電圧が印加されたされた時に発生するアバランシ
ェ降伏によるブレークダウン電流が流れ易くなってい
る。チャネル形成領域３内にはｎ+ 型のソース領域５が
リング状に形成されている。
ャネル形成領域３が形成されている。このチャネル形成
領域３は平面的にみて略矩形状となり、エピタキシャル
層２の主面に縦横に規則正しく設けられている。チャネ
ル形成領域３の略中央部の下部にはｐ型のチャネル形成
領域３より高濃度のｐ+ 型の高濃度不純物領域４が設け
られている。高濃度不純物領域４は、ドレイン・ソース
間の耐圧の向上ために設けられるが、本願においては、
特に高濃度不純物領域４の深さの距離ａをチャネル形成
領域３の幅の距離ｂの１／２よりを大きくしてるので、
サージ電圧が印加されたされた時に発生するアバランシ
ェ降伏によるブレークダウン電流が流れ易くなってい
る。チャネル形成領域３内にはｎ+ 型のソース領域５が
リング状に形成されている。
【００１１】チャネル領域３とソース領域４の上部のエ
ピタキシャル層２の主面には、薄い酸化膜からなるゲー
ト絶縁膜６が設けられており、このゲート絶縁膜６上に
はポリシリコン等からなるゲート電極７が設けられてい
る。ゲート電極７と他の電極が短絡しないように酸化
膜、シリケートガラス（ＰＳＧ）膜、ナイトライド膜等
からなる層間絶縁膜８がゲート電極７を覆うように形成
され、層間絶縁膜８の上にはアルミ等からソース電極９
が配設されている。さらに、半導体基板１下部には金属
を被着したドレイン電極１０が設けられている。
ピタキシャル層２の主面には、薄い酸化膜からなるゲー
ト絶縁膜６が設けられており、このゲート絶縁膜６上に
はポリシリコン等からなるゲート電極７が設けられてい
る。ゲート電極７と他の電極が短絡しないように酸化
膜、シリケートガラス（ＰＳＧ）膜、ナイトライド膜等
からなる層間絶縁膜８がゲート電極７を覆うように形成
され、層間絶縁膜８の上にはアルミ等からソース電極９
が配設されている。さらに、半導体基板１下部には金属
を被着したドレイン電極１０が設けられている。
【００１２】このような縦型パワーＭＯＳＦＥＴのセル
が、例えば数千個、１チップに集積され、高速、大電流
を取り扱う縦型パワーＭＯＳＦＥＴのチップが形成され
る。上記のように本発明では、ｐ+ 型の高濃度不純物領
域４の深さをｐ型のチャネル領域３の幅の１／２より大
きくしたので、サージ電圧が印加されても高濃度不純物
領域４でアバランシェ降伏によるブレークダウン電流が
高濃度不純物領域４を経てそのままソース電極９に流れ
込み、寄生バイポーラトランジスタ１１のベース領域に
当たるチャネル形成領域には導通しにくくなる。
が、例えば数千個、１チップに集積され、高速、大電流
を取り扱う縦型パワーＭＯＳＦＥＴのチップが形成され
る。上記のように本発明では、ｐ+ 型の高濃度不純物領
域４の深さをｐ型のチャネル領域３の幅の１／２より大
きくしたので、サージ電圧が印加されても高濃度不純物
領域４でアバランシェ降伏によるブレークダウン電流が
高濃度不純物領域４を経てそのままソース電極９に流れ
込み、寄生バイポーラトランジスタ１１のベース領域に
当たるチャネル形成領域には導通しにくくなる。
【００１３】つぎに、本発明の縦型パワーＭＯＳＦＥＴ
の製造方法について図２により説明する。まず、ｎ型半
導体基板１に、ｎ- 型のエピタキシャル層２を成長させ
た後、その表面に酸化膜１２を形成する。次に、この酸
化膜１２を選択的にエッチングすることにより開口を形
成し、この開口からｐ+ 型の不純物となるボロン等をイ
オン注入して熱処理することにより所定深さの高濃度不
純物領域４を形成する。ここでは後に形成されるチャネ
ル領形成域の幅の距離の１／２の深さとなるように高濃
度不純物領域４を形成する必要がある。この熱処理によ
り開口が形成された半導体基板の表面には薄い酸化膜が
形成される（図２（ａ））。
の製造方法について図２により説明する。まず、ｎ型半
導体基板１に、ｎ- 型のエピタキシャル層２を成長させ
た後、その表面に酸化膜１２を形成する。次に、この酸
化膜１２を選択的にエッチングすることにより開口を形
成し、この開口からｐ+ 型の不純物となるボロン等をイ
オン注入して熱処理することにより所定深さの高濃度不
純物領域４を形成する。ここでは後に形成されるチャネ
ル領形成域の幅の距離の１／２の深さとなるように高濃
度不純物領域４を形成する必要がある。この熱処理によ
り開口が形成された半導体基板の表面には薄い酸化膜が
形成される（図２（ａ））。
【００１４】次に、前記酸化膜１２を除去した後、再び
酸化膜を成長させた後、ゲート領域の酸化膜を選択的に
除去し、所定厚さの酸化膜からなるゲート絶縁膜６を成
長させる。ゲート絶縁膜６の上に選択的にポリシリコン
等からなるゲート電極７を形成する。このゲート電極７
をマスクにして、ボロン等をイオン注入し熱処理するこ
とによって、ｐ型のチャネル形成領域３を形成する（図
２（ｂ））。
酸化膜を成長させた後、ゲート領域の酸化膜を選択的に
除去し、所定厚さの酸化膜からなるゲート絶縁膜６を成
長させる。ゲート絶縁膜６の上に選択的にポリシリコン
等からなるゲート電極７を形成する。このゲート電極７
をマスクにして、ボロン等をイオン注入し熱処理するこ
とによって、ｐ型のチャネル形成領域３を形成する（図
２（ｂ））。
【００１５】次に、前記ゲート電極７とマスク１３をマ
スクにして、ｎ型の不純物となるリン等をイオン注入
し、熱処理することによってｎ+ 型のソース領域５を形
成する（図２（ｃ））。最後に、前記マスク１３を除去
し、ゲート電極７と他の電極が短絡しないように酸化
膜、シリケートガラス（ＰＳＧ）膜、ナイトライド膜等
からなる層間絶縁膜８をゲート電極７とゲート絶縁膜６
を覆うように形成し、所定の位置にコンタクトホールと
してエッチング除去し、アルミ等のからなるソース電極
９を設ける。最後に、半導体基板１を所定の厚さに研削
した後、金属からなるドレイン電極１０が形成されて、
縦型パワーＭＯＳＦＥＴが完成する（図２（ｄ））。
スクにして、ｎ型の不純物となるリン等をイオン注入
し、熱処理することによってｎ+ 型のソース領域５を形
成する（図２（ｃ））。最後に、前記マスク１３を除去
し、ゲート電極７と他の電極が短絡しないように酸化
膜、シリケートガラス（ＰＳＧ）膜、ナイトライド膜等
からなる層間絶縁膜８をゲート電極７とゲート絶縁膜６
を覆うように形成し、所定の位置にコンタクトホールと
してエッチング除去し、アルミ等のからなるソース電極
９を設ける。最後に、半導体基板１を所定の厚さに研削
した後、金属からなるドレイン電極１０が形成されて、
縦型パワーＭＯＳＦＥＴが完成する（図２（ｄ））。
【００１６】尚、上述の実施例では、Ｎチャネルの縦型
パワーＭＯＦＥＴを例に採って説明したが、本発明はＰ
チャネルの縦型パワーＭＯＦＥＴにも適用することがで
きる。
パワーＭＯＦＥＴを例に採って説明したが、本発明はＰ
チャネルの縦型パワーＭＯＦＥＴにも適用することがで
きる。
【００１７】
【発明の効果】本発明の縦型パワーＭＯＳＦＥＴによれ
ば、第２導電型の高濃度不純物領域の深さを第２導電型
のチャネル形成領域の幅の１／２より大きくしたので、
サージ電圧が印加した場合、深く拡散された第２導電型
の高濃度不純物領域に加わり易くなり、第２導電型の高
濃度不純物領域と第１導電型のエピタキシャル層の接合
部でアバランシェ降伏が起き、ブレークダウン電流がそ
のまま第２導電型の高濃度不純物領域を経てソース電極
に流れるので、寄生バイポーラトランジスタのベースと
なる第２導電型のチャネル形成領域へは流れにくくな
り、結果として寄生バイポーラトランジスタの導通は妨
げられる。
ば、第２導電型の高濃度不純物領域の深さを第２導電型
のチャネル形成領域の幅の１／２より大きくしたので、
サージ電圧が印加した場合、深く拡散された第２導電型
の高濃度不純物領域に加わり易くなり、第２導電型の高
濃度不純物領域と第１導電型のエピタキシャル層の接合
部でアバランシェ降伏が起き、ブレークダウン電流がそ
のまま第２導電型の高濃度不純物領域を経てソース電極
に流れるので、寄生バイポーラトランジスタのベースと
なる第２導電型のチャネル形成領域へは流れにくくな
り、結果として寄生バイポーラトランジスタの導通は妨
げられる。
【図１】本発明の縦型パワーＭＯＳＦＥＴのチップの断
面を示す概略図。
面を示す概略図。
【図２】本発明の縦型パワーＭＯＳＦＥＴの製造方法を
示す説明図。
示す説明図。
【図３】従来の縦型パワーＭＯＳＦＥＴのチップ周辺部
の断面を示す概略図。
の断面を示す概略図。
１：半導体基板 ２：エピタキシャル層 ３：チャネル形成領域 ４：高濃度不純物領域 ５：ソース領域 ６：ゲート絶縁膜 ７：ゲート電極 ８：層間絶縁膜 ９：ソース電極 １０：ドレイン電極 １１：寄生バイポーラトランジスタ １２：酸化膜 １３：マスク
Claims (1)
- 【請求項１】 第１導電型の半導体基板と前記半導体基
板上に形成された前記半導体基板より低い不純物濃度の
第１導電型のエピタキシャル層からなるドレイン領域
と、前記エピタキシャル層の表層部に形成された第２導
電型のチャネル形成領域と、前記第２導電型のチャネル
形成領域の略中央部の下部に形成された該第２導電型の
チャネル形成領域より高濃度の第２導電型の高濃度不純
物領域と、前記第２の導電型のチャネル形成領域の表層
部に形成された第１の導電型のソース領域と、第２の導
電型の不純物領域と第１の導電型のソース領域の上部に
ゲート絶縁膜を介して配置されてゲート電極を有する半
導体装置において、前記第２導電型の高濃度不純物領域
の深さが前記チャネル形成領域の幅の距離の１／２より
大きいことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6053761A JPH07263667A (ja) | 1994-03-24 | 1994-03-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6053761A JPH07263667A (ja) | 1994-03-24 | 1994-03-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07263667A true JPH07263667A (ja) | 1995-10-13 |
Family
ID=12951811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6053761A Pending JPH07263667A (ja) | 1994-03-24 | 1994-03-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07263667A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100320882B1 (ko) * | 1998-04-10 | 2002-02-04 | 가네꼬 히사시 | 비트선의 폭이 감소하고 미세화한 경우에도 저항의 증가없이 충분한 ｏｎ 전류를 확보할 수 있는 콘택트리스 어레이 구조를 가진 비활성 메모리와 그 제조 방법 |
-
1994
- 1994-03-24 JP JP6053761A patent/JPH07263667A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100320882B1 (ko) * | 1998-04-10 | 2002-02-04 | 가네꼬 히사시 | 비트선의 폭이 감소하고 미세화한 경우에도 저항의 증가없이 충분한 ｏｎ 전류를 확보할 수 있는 콘택트리스 어레이 구조를 가진 비활성 메모리와 그 제조 방법 |
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