JPH04212455A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はプレーナセル構造と称さ
れる半導体メモリ装置に関するものである。

【０００２】

【従来の技術】一般のＭＯＳ型半導体集積回路装置は、
フィールド酸化膜によって素子分離を行ない、ソース領
域とドレイン領域はゲート電極をマスクにしてセルフア
ライン法により不純物が基板に導入されて形成されてい
る。ソース領域とドレイン領域のコンタクトはトランジ
スタ１個について１個又は２個が必要であるため、コン
タクトマージンや配線ピッチによって高集積化が妨げら
れる欠点がある。そこで、その問題を解決するために、
プレーナセル構造と称される半導体集積回路装置が提案
されている（特開昭６１−２８８４６４号公報，特開昭
６３−９６９５３号公報などを参照）。

【０００３】プレーナセル構造では、複数のＭＯＳトラ
ンジスタのソース領域のための連続した拡散領域と、複
数のＭＯＳトランジスタのドレイン領域のための連続し
た拡散領域とが互いに平行に基板に形成され、基板上に
は絶縁膜を介して両拡散領域に交差するワードラインが
形成される。プレーナセル構造では、素子分離用にフィ
ールド酸化膜を設ける必要がなく、また、ソース領域と
ドレイン領域が複数個のトランジスタで共有されるので
、そのコンタクトも数個または数十個のトランジスタに
１個の割りですみ、高集積化を図る上で好都合である。

【０００４】

【発明が解決しようとする課題】プレーナセル構造では
ソース・ドレインのための拡散領域とワードラインが交
差するため、ソース・ドレインのための拡散領域上には
厚い絶縁膜が形成されているのが好ましい。もし、この
絶縁膜が薄いときはソース・ドレインのための拡散領域
とワードラインの間の容量が大きくなり、高速動作をさ
せる上で妨げとなるからである。一方、チャネル領域の
ゲート酸化膜は微細化、高速化のためには薄くしなけれ
ばならない。プレーナセル構造ではビットラインは複数
個のメモリトランジスタについて連続した拡散層からな
るため、ビットラインの抵抗が高くなる。メモリ装置で
のメモリ信号の伝播速度はビットラインの抵抗と容量の
積により決まる。そこで、メモリ信号の伝播速度を速め
るためには、ビットラインを低抵抗化するのが１つの方
法である。

【０００５】本発明はソース・ドレインのための拡散領
域とワードライン間の容量を減少させ、又はビットライ
ンの抵抗を小さくして高速動作可能なプレーナセル構造
の半導体メモリ装置を提供することを目的とするもので
ある。

【０００６】

【課題を解決するための手段】本発明の半導体メモリ装
置では、複数のメモリトランジスタのソース領域のため
の連続した拡散領域と、複数のメモリトランジスのドレ
イン領域のための連続した拡散領域とが互いに平行に基
板に形成され、前記両拡散領域と絶縁されて前記両拡散
領域に交差する方向にワードラインが形成されており、
かつ、前記両拡散領域とワードラインのと間にはゲート
酸化膜より膜厚の厚い絶縁膜が介在している。

【０００７】また、本発明の半導体メモリ装置は、シリ
コン基板に拡散層が互いに平行に帯状に形成され、かつ
その拡散層上にシリサイド層が形成されているビットラ
インと、ビットラインと絶縁され、基板との間にゲート
酸化膜を介してメモリトランジスタごとに形成されたゲ
ート電極と、ビットラインと絶縁されビットラインと直
交する方向に形成されて、ビットラインと直交する方向
に配列されている複数のゲート電極を連結するワードラ
インとを備えている。

【０００８】

【作用】拡散領域とワードラインとの間に厚い絶縁膜が
介在しておれば、容量が小さくなる。ビットラインが拡
散層上にシリサイド層を形成したものであれば、抵抗値
が低くなる。いずれも高速動作をさせる上で好都合であ
る。

【０００９】

【実施例】図１から図３は本発明により製造される半導
体メモリ装置の一例を表わす。図１は平面図、図２は図
１のＡ−Ａ´線位置での断面図、図３は図１のＢ−Ｂ´
線位置での断面図である。ただし、図１では層間絶縁膜
やメタル配線、パッシベーション膜の図示を省略してあ
る。図１、図２で、左側は周辺トランジスタ領域を表わ
し、右側はメモリトランジスタ領域を表わしている。２
はＰ型シリコン基板であり、周辺トランジスタ領域とメ
モリトランジスタ領域の間、及び周辺トランジスタ間を
分離するために、フィールド酸化膜４とチャネルストッ
パ層６が形成されている。

【００１０】メモリトランジスタ領域について説明する
と、ソース領域とドレイン領域はそれぞれ複数個のメモ
リトランジスタについて連続する互いに平行な帯状のＮ
型拡散領域８ｓ，８ｄとして形成されている。基板２上
には膜厚が１００〜５００Å程度のゲート酸化膜１２又
は膜厚が５００〜２０００Å程度の厚いシリコン酸化膜
１４を介して多結晶シリコン層にてなるゲート電極を兼
ねるワードライン１６が拡散領域８ｓ，８ｄの長手方向
と直交して交差する方向に形成されている。拡散領域８
ｓ，８ｄ及びチャネル領域（拡散領域８ｓと８ｄの間で
ワードライン１６の下の領域）を除いて、基板２にはＰ
型不純物、例えばボロンが導入されて、Ｐ型拡散領域１
０が形成されており、チャネル領域を除いて各拡散領域
８ｓ，８ｄの間は拡散領域１０によって分離されている
。拡散領域８ｓ，８ｄは順にソース領域８ｓ、ドレイン
領域８ｄ、ソース領域８ｓ、……となる。

【００１１】周辺トランジスタ領域（第２図で左側部分
）について説明すると、Ｎ型拡散領域によるソース領域
１８ｓとドレイン領域１８ｄが形成され、両拡散領域１
８ｓ，１８ｄの間のチャネル領域上にはゲート酸化膜１
２を介して多結晶シリコン層にてなるゲート電極２４が
形成されている。基板２、ワードライン１６及びゲート
電極２４上には層間絶縁膜２６が形成され、層間絶縁膜
２６上にはメタル配線が形成され、層間絶縁膜２６のコ
ンタクトホールを介してメタル配線２８が拡散領域やワ
ードライン、ゲート電極と接続されている。３２はパッ
シベーション膜である。

【００１２】メモリトランジスタ領域において、鎖線で
囲まれた領域３０は１個のメモリトランジスタを表わし
ている。各メモリトランジスタは、ＲＯＭコードを決め
るためにイオン注入によってしきい値が設定されている
。メモリトランジスタ３０のチャネル領域に例えばボロ
ンを注入してしきい値を高めるか、注入しないでしきい
値を低いままとしている。いま、メモリトランジスタ３
０のワードライン１６が選択されて電圧が印加されたと
き、そのメモリトランジスタ３０のしきい値が低いもの
であればドレイン領域（ビットライン）８ｄからソース
領域８ｓへ電流が流れ、もし、しきい値が高いものであ
れば電流が流れないので、ビットライン８ｄに接続され
たセンス回路によってＲＯＭの内容が読み出される。 この実施例では拡散領域８ｓ，８ｄとワードライン１６
との間の厚い絶縁膜としてシリコン酸化膜１４が用いら
れている。このシリコン酸化膜１４は増速酸化法により
ゲート酸化膜１２と同時に形成されたもの、又は選択酸
化法により形成されたものである。

【００１３】図４（Ａ）から（Ｅ）により図１から図３
に示された一実施例の製造方法を説明する。 （Ａ）Ｐ型シリコン基板２に通常のプロセスによってチ
ャネルストッパ層６とフィールド酸化膜４を形成し、チ
ャネルドープ層を形成する。 （Ｂ）プリゲート酸化膜３４を形成した後、メモリトラ
ンジスタ領域のソース領域及びドレイン領域に開口をも
つレジストパターン３６を写真製版で形成し、エッチン
グにより酸化膜３４をパターン化した後、リン又は砒素
などのＮ型不純物を注入する。このときの注入条件は通
常のＭＯＳトランジスタのソース領域及びドレイン領域
形成用の条件と同じであり、例えば不純物濃度は１０１
８〜１０２０／ｃｍ３程度、注入エネルギーは３０〜２
００ＫｅＶである。

【００１４】 （Ｃ）レジスト３６とプリゲート酸化膜３４を除去した
後、注入のダメージを回復させるとともに、ソース・ド
レインのための拡散領域とワードラインとの間の層間絶
縁膜１４、及び周辺トランジスタ部とメモリトランジス
タ部のゲート酸化膜を形成するための熱酸化を施す。こ
の熱酸化条件の一例は次の通りである。約８００℃、流
量約１８リットル／分の窒素中で酸化を開始し、約８０
０℃、窒素（流量約３リットル／分）、酸素（流量約１
０リットル／分）及び水素（流量約１０リットル／分）
の雰囲気で約１５分間のプリ酸化処理を施した後、約９
２０℃に温度を上げ、プリ酸化と同じ雰囲気、すなわち
窒素（流量約３リットル／分）、酸素（流量約１０リッ
トル／分）及び水素（流量約１０リットル／分）中で約
１０分間の酸化処理を施す。その後、温度を約８００℃
に下げ、雰囲気を窒素（流量約１８リットル／分）とし
て酸化処理を完了する。この酸化処理により、拡散領域
以外のシリコン基板上にはゲート酸化膜１２が形成され
る。ゲート酸化膜１２の膜厚が１００〜５００Å程度の
とき、拡散領域８ｓ，８ｄ上は酸化速度が速められて（
増速酸化）、膜厚が５００〜２０００Å程度の厚い酸化
膜１４が形成される。

【００１５】 （Ｄ）次に、多結晶シリコン層を形成し、写真製版とエ
ッチングによりパターン化を施してワードライン１６、
ゲート電極２４を形成する。拡散領域８ｓ，８ｄ上には
厚い酸化膜１４が形成されているので、拡散領域８ｓ，
８ｄとワードライン１６の間は完全に絶縁され、また、
ワードライン１６の寄生容量も小さくなる。次に、周辺
トランジスタ部に、リンまたは砒素などのＮ型不純物を
注入して、拡散領域１８ｓ，１８ｄを形成する。このと
きの注入条件も通常のＭＯＳトランジスタのソース領域
及びドレイン領域形成用の条件と同じである。ＲＯＭコ
ードのために例えばボロンを注入する。４０はコア注入
領域である。次に、熱処理と酸化を行なう。これにより
、注入ダメージが回復するとともに、拡散領域８ｓ，８
ｄ，１８ｓ，１８ｄとワードライン１６、ゲート電極２
４は不純物が高濃度に導入されているため、増速酸化に
より厚い酸化膜が形成される。イオン注入法や拡散法に
よりＰ型不純物を導入する。厚い酸化膜が形成されてい
る部分の基板には不純物が導入されないが、メモリトラ
ンジスタ領域のうち、ワードライン１６及び拡散領域８
ｓ，８ｄ以外の基板へＰ型不純物が導入されて拡散領域
８ｓ，８ｄ間が分離される。

【００１６】 （Ｅ）その後、通常のプロセスで層間絶縁膜２６を形成
し、コンタクトホールを形成し、メタル配線２８を形成
し、最後にパッシベーション膜３２を形成する。プレー
ナセル構造では砒素などの不純物を導入してソース・ド
レインのための拡散領域８ｓ，８ｄを形成した後にゲー
ト酸化を行なうため、拡散領域８ｓ，８ｄからの不純物
がチャネル領域に侵入する、いわゆるアウトディフュー
ジョンが起こる可能性がある。アウトディフュージョン
が起こると、チャネル領域が汚染され、しきい値電圧が
変動する。上記の図４（Ｃ）の熱酸化工程では、低温で
酸化を開始するので、拡散領域８ｓ，８ｄ上が酸化膜で
被われる。その後に高温酸化を行なうが、拡散領域が酸
化膜で被われているので不純物が出ていくのが抑えられ
、つまりアウトディフュージョンが抑えられる。

【００１７】図５により図１から図３に示された実施例
の他の製造方法を説明する。 （Ａ）Ｐ型シリコン基板２に膜厚が約２５０Åのバッフ
ァ酸化膜４２を形成し、その上にシリコン窒化膜４４を
約１０００Åの厚さに堆積する。 （Ｂ）メモリトランジスタ領域のソース・ドレインのた
めのレジストパターン３６を写真製版により形成し、そ
のレジストパターン３６をマスクにしてシリコン窒化膜
４４をエッチングする。

【００１８】 （Ｃ）レジストパターン３６をマスクにしてメモリ拡散
のためのリン又は砒素などのＮ型不純物のイオン注入を
行なう。このときのイオン注入条件は、例えば砒素の場
合には注入エネルギーを約３０〜２００ＫｅＶとし、注
入濃度を１０１８〜１０２０／ｃｍ３程度とする。 （Ｄ）レジスト３６を除去した後、酸化を行なう。シリ
コン窒化膜４４で被われている領域は酸化されないが、
シリコン窒化膜４４で被われていない領域は選択的に酸
化されて膜厚の厚いシリコン酸化膜１４が形成される。 このとき、注入されたＮ型不純物のアニールドライブが
なされ、ソース８ｓ、ドレイン８ｄのためのＮ型拡散領
域が形成される。フィールド酸化膜のための選択酸化を
この酸化膜１４のための選択酸化と同時に行なってもよ
い。

【００１９】 （Ｅ）シリコン窒化膜４４とバッファ酸化膜４２を除去
する。その後、チャネルドープ層を形成し、ゲート酸化
を行なってゲート酸化膜を形成する。その後、図４と同
様にして、多結晶シリコン層を形成し、パターン化を施
してワードライン、ゲート電極を形成する。その後は図
４で説明したプロセスによりメモリ装置を完成する。

【００２０】図５の製造方法によれば、メモリトランジ
スタ領域のソース・ドレインのための拡散領域上の厚い
シリコン酸化膜をその拡散領域と自己整合的に形成する
ことができる。また、ゲート酸化膜を形成する酸化工程
においては、不純物拡散領域上にはすでにシリコン酸化
膜１４が形成されているため、拡散領域８ｓ，８ｄから
のアウトディフュージョンが起こらず、したがって、し
きい値電圧のばらつきを抑えることができる。また、図
５の方法では、拡散領域上の厚いシリコン酸化膜１４の
膜厚を自由に設定することができる。

【００２１】図６は第２の実施例を表わし、ソース拡散
領域８ｓ，ドレイン拡散領域８ｄとワードライン１６と
の間に介在する膜厚の厚い絶縁膜としてＣＶＤ法による
絶縁膜を含んだものを用いた例を表わしている。図６に
おいて、１４ａは拡散領域８ｓ，８ｄ上に形成されたＣ
ＶＤ法によるシリコン窒化膜（Ｓｉ３Ｎ４）であり、そ
の膜厚は約３０００Åである。シリコン窒化膜１４ａ上
にはさらにゲート酸化の際に形成される酸化膜１４ｂも
形成されている。１２はゲート酸化膜である。拡散領域
８ｓ，８ｄ上の厚い絶縁膜にＣＶＤ法による絶縁膜を含
んでいるときは、その絶縁膜の膜厚制御が容易であり、
任意の膜厚に制御した絶縁膜を再現性よく形成すること
ができる。

【００２２】図７により図６の実施例を製造する方法を
説明する。 （Ａ）図４と同様に、Ｐ型シリコン基板２にチャネルス
トップ層とフィールド酸化膜を形成し、チャネルドープ
層を形成した後、基板２の表面を酸化して膜厚が例えば
約３０００Åのシリコン酸化膜４０を形成する。その後
、図４と同様に、メモリトランジスタ領域のソース・ド
レインのためのレジストパターン３６を写真製版により
形成し、その後シリコン酸化膜４０にエッチングを施し
て拡散領域形成部分のシリコン酸化膜４０を除去する。 その後、リン又は砒素などのＮ型不純物を注入する。

【００２３】 （Ｂ）レジスト３６を除去した後、ＣＶＤ法によりシリ
コン窒化膜１４ａを例えば約４０００Åの厚さに堆積す
る。 （Ｃ）エッチバック法によりシリコン酸化膜４０の開口
部のみにシリコン窒化膜１４ａを残す。 （Ｄ）シリコン酸化膜４０をエッチングにより除去する
。その後、ゲート酸化膜１２を形成する。シリコン窒化
膜１４ａ上にも酸化膜１４ｂが形成される。このとき、
イオン注入されたＮ型不純物が拡散してソース・ドレイ
ンのための拡散領域８ｓ，８ｄが形成される。

【００２４】 （Ｅ）その後、図４と同様にして、多結晶シリコン層を
形成し、パターン化を施してワードライン１６、ゲート
電極を形成する。これにより、拡散領域８ｄ，８ｓとワ
ードライン１６の間には約３０００Åの厚さのシリコン
窒化膜１４ａとわずかな厚さのシリコン酸化膜１４ｂか
らなる厚い絶縁膜が介在する。この厚い絶縁膜により拡
散領域８ｓ，８ｄとワードライン１６の間の絶縁性が維
持され、ワードライン１６の寄生容量が小さくなる。そ
の後は図４で説明したプロセスによりメモリ装置を完成
する。

【００２５】図８は第３の実施例を表わし、図９は図８
のＡ−Ａ´線位置での断面図、図１０は図８のＢ−Ｂ´
線位置での断面図を表わしている。層間絶縁膜、メタル
配線及びパッシベーション膜の図示は省略してある。図
ではメモリトランジスタ領域のみが示されているが、一
般には周辺トランジスタも同じチップ内に形成される。 周辺トランジスタは従来と同じ構造のものであるので、
説明を省略する。５２はＰ型シリコン基板であり、メモ
リトランジスタ領域はフィールド酸化膜とチャネルスト
ッパー層により周辺トランジスタ領域から分離されてい
る。５４はビットラインであり、Ｎ型拡散層５４ａと、
その表面に形成されたチタンシリサイド（ＴｉＳｉ２）
層５４ｂとから構成されている。ビットライン５４は図
８では縦方向に互いに平行に形成されている。

【００２６】隣接するビットライン５４，５４間にはメ
モリトランジスタごとにゲート酸化膜５６が存在し、ゲ
ート酸化膜５６上にはリンが導入されて低抵抗化された
多結晶シリコン層にてなるゲート電極５８が形成され、
ゲート電極５８の表面にもチタンシリサイド層６０が形
成されている。ゲート電極５８の側壁にはシリコン酸化
膜６２が形成されている。ビットライン５４とゲート電
極５８の間は側壁酸化膜６２とゲート酸化膜５６により
絶縁されている。ゲート電極５８はメモリトランジスタ
ごとに独立するようにパターン化されており、ビットラ
イン５４の長手方向と直交する方向（図８では横方向）
に対してはゲート電極５８，５８間はＰＳＧ膜６４によ
り埋められている。

【００２７】ゲート電極５８，６０とＰＳＧ膜６４上に
はビットライン５４の長手方向と直交する方向（図８で
横方向）に延びるワードライン６６が互いに帯状にパタ
ーン化されて形成されている。ワードライン６６は例え
ばタングステンシリサイド（ＷＳｉ２）で構成されてい
る。基板５２のうち、ビットライン５４の領域とワード
ライン６６の下側領域を除いて、基板５２にはＰ型不純
物、例えばボロンが注入されてＰ型拡散層が形成され、
ビットライン５４の分離がなされている。ビットライン
５４はワードライン６６の長手方向に沿って順にソース
領域、ドレイン領域、ソース領域、……となる。

【００２８】図示は省略されているが、基板５２、ワー
ドライン６６上には層間絶縁膜が形成され、層間絶縁膜
上にはメタル配線が形成され、層間絶縁膜のコンタクト
ホールを介してメタル配線がビットライン５４やワード
ライン６６と接続されている。メタル配線上にはさらに
パッシベーション膜も形成されている。第８図で鎖線で
囲まれた領域６８は１個のメモリトランジスタを表わし
ている。各メモリトランジスタは、ＲＯＭコードを決め
るためにイオン注入によってしきい値が設定されており
、図１のメモリセル３０と同じ動作によりＲＯＭの内容
が読み出される。

【００２９】図１１から図１３により第３の実施例の製
造方法を説明する。メモリトランジスタ領域と同時に周
辺トランジスタ領域も形成されるが、周辺トランジスタ
の製造プロセスは従来通りであるので、その説明は省略
する。 （Ａ）Ｐ型シリコン基板５２上にゲート酸化膜を例えば
約２５０Åの厚さに形成する。その後、チャネルドープ
を行ない、メモリトランジスタのしきい値を決定する。 （Ｂ）多結晶シリコン層を例えば約４０００Åの厚さに
堆積し、リンを堆積させ拡散させて低抵抗化する。リン
が導入された後の多結晶シリコン層のシート抵抗値は例
えば１００Ωである。 （Ｃ）多結晶シリコン層とゲート酸化膜を平行な帯状に
パターン化する。

【００３０】 （Ｄ）シリコン酸化膜を堆積し、エッチバックを施して
多結晶シリコン層の帯状パターンの側壁にシリコン酸化
膜を残す。 （Ｅ）多結晶シリコン層の帯状パターンとその側壁のシ
リコン酸化膜をマスクにしてビットラインを形成するた
めの砒素注入を行なう。砒素注入の注入エネルギーを約
３０〜２００ＫｅＶとし、注入濃度を１０１８〜１０２
０／ｃｍ３程度とする。 （Ｆ）チタン（Ｔｉ）を堆積し、熱処理を施す。これに
よりビットライン上と多結晶シリコン層上にシリサイド
層が形成される。図１１と図１２はこの状態を表わした
ものであり、図１２は図１１におけるＣ−Ｃ´線位置で
の断面図を表わしている。図１２で、５２はＰ型シリコ
ン基板、５４ａは砒素拡散によるＮ型拡散層、５４ｂは
拡散層５４ａ表面のチタンシリサイド層、５８は多結晶
シリコン層パターン、６０は多結晶シリコン層パターン
５８表面のチタンシリサイド層、６２は側壁シリコン酸
化膜である。

【００３１】 （Ｇ）ＰＳＧ膜を堆積し、ＳＯＧ（スピン・オン・ガラ
ス）膜を形成して表面を平坦化し、ベーキングを施した
後、多結晶シリコン層５８表面のチタンシリサイド層６
０が露出するまでエッチバックを行なう。図１３はエッ
チバックが施された状態を表わしている。 （Ｈ）タングステンシリサイド層を堆積し、ビットライ
ン５４の長手方向に直交する方向に延びるワードライン
を形成するように、写真製版とエッチングによりパター
ン化を施し、ワードライン６６を形成する（図８、図９
参照）。このとき、ワードライン６６以外の部分ではチ
タンシリサイド層６０及び多結晶シリコン層５８もエッ
チング除去する。 （Ｉ）全面にボロンを注入し、ビットライン５４間の分
離を完成する。その後、通常のプロセスによりその後の
工程を行なう。

【００３２】図１１から図１３を含む製造方法によれば
、ビットラインはセルフアライン方式でシリサイド化さ
れる。ビットラインはゲート酸化工程の後で形成される
ので、アウト・ディフュージョンが起こらず、汚染され
ていない膜質のよいゲート酸化膜を持ったプレーナセル
構造の半導体メモリ装置が実現される。また、ゲート電
極の側壁に絶縁膜を形成した後にその絶縁膜を含むゲー
ト電極をマスクにして不純物を導入してビットラインを
形成するので、ビットラインを微細化することができ、
例えばメモリトランジスタサイズを１．６μｍ×１．６
μｍというように微細化することができる。実施例はＮ
チャネルＭＯＳトランジスタを例にしているが、導電型
を逆にしたＰチャネルＭＯＳトランジスタに本発明を適
用することもできる。

【００３３】

【発明の効果】本発明では互いに帯状に平行に設けられ
たソース領域と、ドレイン領域に交差する方向にワード
ラインが形成されたプレーナセル構造のメモリトランジ
スタ領域において、ソース・ドレインのための拡散領域
とワードラインとの間の絶縁膜を厚くしたので、拡散領
域とワードラインとの間の寄生容量を小さくして高速動
作を行なわせることができるようになる。また、拡散領
域とワードラインとの絶縁性も高められる。拡散領域と
ワードラインとの間の絶縁膜にＣＶＤ法により形成され
た絶縁膜を含むときは、ＣＶＤ絶縁膜を任意の厚さに形
成できるため、拡散領域とワードライン間の寄生容量を
最適値に設定でき、特性が優れ、再現性のよいメモリ装
置とすることができる。ビットラインの拡散層表面にシ
リサイド層を形成すれば、ビットラインのシート抵抗を
約３Ωにすることができる。これによっても高速動作が
可能になる。

【図面の簡単な説明】

【図１】第１の実施例の主要部を示す平面図である。

【図２】図１のＡ−Ａ´線位置での断面図である。

【図３】図１のＢ−Ｂ´線位置での断面図である。

【図６】第２の実施例を示す要部断面図である。

【図４】図１から図３に示された実施例の製造方法を示
す工程断面図である。

【図５】図１から図３に示された実施例の他の製造方法
を示す工程断面図である。

【図７】図６の実施例の製造方法を示す工程断面図であ
る。

【図８】第３の実施例を示す要部平面図である。

【図９】図８のＡ−Ａ´線位置での断面図である。

【図１０】図８のＢ−Ｂ´線位置での断面図である。

【図１１】第３の実施例の製造方法の途中工程を示す要
部平面図である。

【図１２】図１１のＣ−Ｃ´線位置での断面図である。

【図１３】第３の実施例の製造方法の他の途中工程を示
す断面図である。

【符号の説明】

２，５４　　　　　　Ｐ型シリコン基板８ｓ，８ｄ　　
　　拡散領域 １２，５６　　　　ゲート酸化膜 １４　　　　　　　　　　厚い酸化膜 １４ａ　　　　　　　　ＣＶＤ法によるシリコン窒化膜
１４ｂ　　　　　　　　シリコン酸化膜１６，６６　　
　　ワードライン ５４　　　　　　　　　　ビットライン５４ａ　　　　
　　　　ビットラインの拡散層５４ｂ　　　　　　　　
ビットラインのシリサイド層５８　　　　　　　　　　
多結晶シリコン層のゲート電極６０　　　　　　　　　
　ゲート電極のシリサイド層６２　　　　　　　　　　
側壁酸化膜

Claims (4)

【特許請求の範囲】
1. 【請求項１】　　複数のメモリトランジスタのソース領
   域のための連続した拡散領域と、複数のメモリトランジ
   スのドレイン領域のための連続した拡散領域とが互いに
   平行に基板に形成され、前記両拡散領域と絶縁されて前
   記両拡散領域に交差する方向にワードラインが形成され
   ており、かつ、前記両拡散領域とワードラインとの間に
   はゲート酸化膜より膜厚の厚い絶縁膜が介在している半
   導体メモリ装置。
2. 【請求項２】　　前記膜厚の厚い絶縁膜は増速酸化法に
   よりゲート酸化膜と同時に形成された酸化膜である請求
   項１に記載の半導体メモリ装置。
3. 【請求項３】　　前記膜厚の厚い絶縁膜はＣＶＤ法によ
   り形成された絶縁膜を含んでいる請求項１に記載の半導
   体メモリ装置。
4. 【請求項４】　　シリコン基板に拡散層が互いに平行に
   帯状に形成され、かつその拡散層上にシリサイド層が形
   成されているビットラインと、ビットラインと絶縁され
   、基板との間にゲート酸化膜を介してメモリトランジス
   タごとに形成されたゲート電極と、ビットラインと絶縁
   されビットラインと直交する方向に形成されて、ビット
   ラインと直交する方向に配列されている複数のゲート電
   極を連結するワードラインとを備えた半導体メモリ装置
   。