JPH0794603A - プレーナ型半導体メモリ装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 プレーナ構造のメモリ拡散層を形成するため
の注入不純物の活性化の際に、不純物が横方向拡散を抑
えて、メモリセルの高集積化を図る。 【構成】 シリコン基板２上に、メモリ拡散層用の互い
に平行な複数の帯状開口部１２をもつポリシリコン膜６
とシリコン窒化膜８のパターンを形成する。そのパター
ンをマスクとして基板２にメモリ拡散層用の不純物１４
をイオン注入する。ポリシリコン膜６とシリコン窒化膜
８のパターンの側面にシリコン窒化膜の側壁１６を形成
する。その状態で熱酸化を施し、注入不純物１４を活性
化させるとともに、開口部１２の基板２に選択酸化膜１
９を形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はプレーナ構造と称される
半導体メモリ装置に関するものである。

【０００２】

【従来の技術】一般のＭＯＳ型半導体集積回路装置は、
フィールド酸化膜によって素子分離を行ない、ソース領
域とドレイン領域はゲート電極をマスクにしてセルフア
ライン法により不純物が基板に導入されて形成されてい
る。ソース領域とドレイン領域のコンタクトはトランジ
スタ１個について１個又は２個が必要であるため、コン
タクトマージンや配線ピッチによって高集積化が妨げら
れる欠点がある。

【０００３】そこで、その問題を解決するために、プレ
ーナ構造と称される半導体集積回路装置が提案されてい
る（特開昭６１−２８８４６４号公報，特開昭６３−９
６９５３号公報などを参照）。プレーナ構造では、複数
のＭＯＳトランジスタのソース領域のための連続した拡
散領域と、複数のＭＯＳトランジスタのドレイン領域の
ための連続した拡散領域とが互いに平行に基板に形成さ
れ、基板上には絶縁膜を介して両拡散領域に交差するワ
ードラインが形成される。

【０００４】プレーナ構造では、素子分離用にフィール
ド酸化膜を設ける必要がなく、また、ソース領域とドレ
イン領域が複数個のトランジスタで共有されるので、そ
のコンタクトも数個または数十個のトランジスタに１個
の割りですみ、高集積化を図る上で好都合である。

【０００５】提案されているプレーナ構造の例を図１に
示す。（Ａ）はメモリー部であり、（Ｂ）はメモリー部
を若干簡略化し、周辺トランジスタ部の一部とともに示
した断面図である。メモリー部と周辺トランジスタ部の
間や周辺トランジスタ間を分離するために、チャネルス
トッパ層５４とフィールド酸化膜５６が形成されてい
る。

【０００６】メモリー部においては、複数個のメモリト
ランジスタについて連続する互いに平行な帯状のＮ型拡
散層（メモリ拡散層）４２ｓ，４２ｄが形成されてい
る。基板４０上にはゲート酸化膜４４を介し、拡散層４
２ｓ，４２ｄ上にはゲート酸化膜４４より厚いシリコン
酸化膜４６を介して多結晶シリコン層にてなるゲート電
極を兼ねるワードライン４８が拡散層４２ｓ，４２ｄの
長手方向と直交して交差する方向に形成されている。周
辺トランジスタにおいて、５０ｓはソース、５０ｄはド
レインであり、基板４０上にはゲート酸化膜４４を介し
て多結晶シリコン層にてなるゲート電極５２が形成され
ている。

【０００７】メモリー部において、破線で囲まれた領域
５４は１個のメモリートランジスタを表わしている。各
メモリートランジスタは、ＲＯＭコードを決めるために
イオン注入によってしきい値電圧が設定されている。例
えば、各メモリートランジスタのチャネル領域に例えば
ボロンを注入してしきい値電圧を高めるか、注入しない
でしきい値電圧を低いままとしている。いま、メモリー
トランジスタ５４のワードラインが選択されて電圧が印
加されたとき、そのメモリートランジスタ５４のしきい
値電圧が低いものであればビットライン（ドレイン）４
２ｄからソース４２ｓへ電流が流れ、もし、しきい値電
圧が高いものであれば電流が流れないので、ビットライ
ン４２ｄに接続されたセンス回路によってＲＯＭの内容
が読み出される。

【０００８】メモリ拡散層を形成する工程は図２に示さ
れるように行なわれている。 （Ａ）シリコン基板４０の表面をシリコン酸化膜５８で
被い、その上にメモリ拡散層となる互いに平行な帯状の
開口部を有するレジストパターン６０を写真製版により
形成する。 （Ｂ）そのレジストパターン６０をマスクとして基板に
メモリ拡散層を形成するための不純物、例えば砒素をイ
オン注入する。 （Ｃ）レジスト６０を除去した後、熱酸化を施すことに
より注入した不純物４１を活性化させてメモリ拡散層４
２とするとともに、メモリ拡散層４２上にはシリコン酸
化膜４６を形成する。

【０００９】

【発明が解決しようとする課題】基板に不純物４１をイ
オン注入し、それを熱酸化により活性化すると、メモリ
拡散層４２の横方向拡散が起こる。そのためメモリ拡散
層４２，４２間のスペースＬeff２はレジストパターン
６０のスペースに比べて短かくなる。プレーナ構造のマ
スクＲＯＭではこのメモリ拡散層間のスペースがメモリ
セルのゲート長となるため、素子を微細化する上でこの
不純物の横方向拡散が大きな障害となってきている。

【００１０】本発明はプレーナ型マスクＲＯＭを製造す
るに際し、メモリ拡散層を形成するために基板に不純物
をイオン注入し、それを熱処理して活性化する際に、こ
の注入された不純物が横方向に拡散するのを抑えること
によってメモリセルを微細化、高集積化することを目的
とするものである。

【００１１】

【課題を解決するための手段】本発明ではメモリ拡散層
を以下の工程（Ａ）から（Ｄ）を含んで形成する。
（Ａ）基板表面を最上層が耐酸化性膜である耐酸化層で
被う工程、（Ｂ）写真製版とエッチングによりメモリ拡
散層となる互いに平行な帯状の開口部をもつように前記
耐酸化層をパターン化する工程、（Ｃ）耐酸化層パター
ンをマスクとして基板に不純物をイオン注入する工程、
（Ｄ）注入された不純物活性化と耐酸化層パターンの開
口部の基板に酸化膜を形成するための熱酸化工程。この
ように工程（Ｄ）で開口部以外を耐酸化層で被っておく
ことにより、開口部に形成されるシリコン酸化膜が開口
部以外の領域に成長していく、所謂バーズビークの成長
が抑えられ、それに伴って不純物の横方向拡散が抑えら
れる。

【００１２】好ましい態様では、耐酸化層はポリシリコ
ン膜とその上に形成されたシリコン窒化膜とからなる。
耐酸化層の耐酸化膜をシリコン窒化膜とした場合には、
シリコン基板上に直接シリコン窒化膜を形成すると基板
に大きな応力がかかって基板に欠陥が発生する原因とな
る。そこで、基板とシリコン窒化膜の間にポリシリコン
膜を設けることにより基板にかかる応力を緩和すること
ができる。また、耐酸化層の形成前に基板表面にゲート
酸化膜を形成しておき、メモリ拡散層形成後にゲート酸
化膜とその上のポリシリコン膜を残した状態でワードラ
イン用の導電膜を堆積し、ワードラインの下に残ったポ
リシリコン膜をゲート電極の一部とすれば、工程数を減
らすことができる。

【００１３】さらに好ましい態様では、耐酸化層パター
ンの側面にシリコン窒化膜、シリコン酸化膜又はポリシ
リコン膜の側壁を形成した後に、注入不純物の活性化と
酸化膜形成のための熱酸化を施す。これにより、バーズ
ビークの成長が一層抑えられ、それに伴って不純物の横
方向拡散も一層抑えられる。

【００１４】

【実施例】図３はプレーナ型マスクＲＯＭのメモリ拡散
層を形成する工程の一実施例を示したものである。 （Ａ）シリコン基板２上にシリコン酸化膜４を形成し、
その上にポリシリコン膜６、さらにその上に耐酸化性膜
としてのシリコン窒化膜８を積層して形成する。シリコ
ン窒化膜８上にレジスト層を形成し、写真製版によりパ
ターン化することによってメモリ拡散層のために互いに
平行な帯状の開口部を有するレジストパターン１０を形
成する。

【００１５】（Ｂ）レジストパターン１０をマスクとし
てシリコン窒化膜８とその下のポリシリコン膜６にエッ
チングを施すことによってシリコン窒化膜８とポリシリ
コン膜６をメモリ拡散層用の互いに平行な複数の帯状開
口部１２をもつようにパターン化する。シリコン窒化膜
８とポリシリコン膜６とからなるパターンをマスクとし
て基板２にメモリ拡散層用の不純物１４をイオン注入す
る。不純物は、基板２をＰ型とした場合、Ｎ型不純物で
あり、例えば砒素を注入する。

【００１６】（Ｃ）基板表面側にシリコン窒化膜を堆積
し、エッチバックを施すことによってシリコン窒化膜８
とポリシリコン膜６とからなるパターンの側面にシリコ
ン窒化膜の側壁１６を形成する。その状態で熱酸化を施
し、注入不純物１４を活性化させるとともに、開口部１
２の基板２に選択酸化膜１９を形成する。

【００１７】図２（Ｃ）の熱処理工程では、不純物注入
層の熱酸化は不純物により増速されるとともに酸化種の
横方向拡散が抑制されないためバーズビークが大きく成
長する。バーズビークの成長と同時に不純物も大きく横
方向に拡散される。しかし、本発明による図３（Ｃ）の
熱処理工程では、開口部１２以外の基板表面はポリシリ
コン膜６とその上のシリコン窒化膜８により被われてい
るため、シリコン酸化膜１９のバーズビークの延びが抑
えられ、その結果として不純物イオンの横方向拡散が抑
えられる。

【００１８】図３（Ｃ）のようにポリシリコン膜６とそ
の上のシリコン窒化膜８のパターンの側面にシリコン窒
化膜の側壁１６を設けておけば、バーズビークの成長が
更に抑制され、それにともなって不純物イオンの横方向
拡散が更に抑えられる。側壁１６はシリコン窒化膜に限
らず、シリコン酸化膜やポリシリコン膜であってもよ
い。

【００１９】シリコン酸化膜４はゲート酸化膜として利
用できる膜厚に形成しておき、注入不純物の活性化のた
めの熱処理後に、シリコン窒化膜８を除去し、ポリシリ
コン膜６とゲート酸化膜としてのシリコン酸化膜４を残
し、表面上からワードラインを形成するための導電膜を
堆積する。その導電膜に写真製版とエッチングを施して
パターン化してワードラインを形成すれば、メモリ拡散
層１８形成後にゲート酸化膜を形成するための熱処理工
程を設ける必要がなくなる。このように、ゲート酸化膜
をメモリ拡散層の注入前に行なっておくことによって、
メモリ拡散層形成後の高温熱処理を１回減らすことがで
き、これにより不純物の横方向拡散を更に抑えることが
できる。

【００２０】バーズビークを抑えるために形成された側
壁１６としてシリコン窒化膜を用いたときは、側壁１６
はシリコン窒化膜８を除去する際に同時に除去される。
側壁１６としてシリコン酸化膜やポリシリコン膜を用い
たときはシリコン窒化膜８を除去しても側壁１６は残る
が、側壁１６は酸化膜エッチングにより除去してもよ
く、或いはそのまま残しておいてもよい。

【００２１】次に、図４と図５により図３の工程を含ん
でメモリ領域と周辺トランジスタとを形成する方法を説
明する。 （Ａ）シリコン基板２０に従来の既知のプロセスに従っ
てＰウエル２２とＮ型ウエル２４を形成し、素子分離用
のフィールド酸化膜２６、チャネルストッパ層２８を形
成する。

【００２２】（Ｂ）周辺トランジスタとメモリトランジ
スタのしきい値電圧を最適化するために、チャネルドー
プ層３０，３２，３４としてそれぞれに適当な不純物を
注入する。ゲート酸化を行ない、基板表面にゲート酸化
膜４を形成する。

【００２３】（Ｃ）基板表面側の全面にＣＶＤ法により
ポリシリコン膜６を約１０００Åの厚さに堆積し、その
ポリシリコン膜６にリンをイオン注入や拡散により導入
して低抵抗化させる。ポリシリコン膜６上にＣＶＤ法な
どによりシリコン窒化膜８を約２０００Åの厚さに堆積
する。写真製版とエッチングによりシリコン窒化膜８と
ポリシリコン膜６をパターン化し、図３に示されたよう
にメモリ領域のメモリ拡散層用の開口部を形成する。

【００２４】（Ｄ）レジストを除去した後、シリコン窒
化膜８とポリシリコン膜６のパターンをマスクとして基
板にＮ型不純物である砒素やリンを注入する。シリコン
窒化膜８とポリシリコン膜６のパターンの側面にシリコ
ン窒化膜の側壁１６を形成した後、熱酸化を施す。開口
部の不純物拡散層１８上には増速酸化により１０００〜
３０００Åの厚いシリコン酸化膜１９が形成される。こ
のときの酸化は図３で説明したようにシリコン窒化膜８
とポリシリコン膜６のパターンの下側へのシリコン酸化
膜のバーズビークの成長は殆どなく、それにともなった
不純物の横方向拡散も抑えられる。

【００２５】（Ｅ）シリコン窒化膜８を除去した後、Ｃ
ＶＤ法などによりポリシリコン膜を約１０００Åの厚さ
に堆積し、そのポリシリコン膜にイオン注入法や拡散法
によりリンを導入する。さらに、そのポリシリコン膜上
にタングステンシリサイド膜を堆積する。このポリシリ
コン膜とタングステンシリコン膜からなる導電層に写真
製版とエッチングによりパターン化を施し、メモリ拡散
層と交差する方向に、互いに平行な複数の帯状のワード
ライン３６を形成する。

【００２６】周辺トランジスタ領域のＰＭＯＳトランジ
スタやＮＭＯＳトランジスタのためのゲート電極３８
は、ワードライン３６と同じ導電層のパターン化により
ワードライン３６と同時に形成されるように設計してお
く。ワードライン３６及びゲート電極３８以外の領域で
は一層目のポリシリコン膜６も同時にエッチングにより
除去される。

【００２７】次に、通常のプロセスに従って層間絶縁膜
を堆積し、コンタクトホールを形成し、メタル配線を形
成してそのコンタクトホールを介して素子とメタル配線
を接続する。その後パッシベーション保護膜を形成すれ
ば半導体装置が完成する。

【００２８】図３のメモリ拡散層形成のための熱処理工
程において、ポリシリコン膜６を１０００Å、その上の
シリコン窒化膜を１０００Åと２０００Åにそれぞれ形
成した場合の、熱処理におけるメモリ拡散層１８の横方
向拡散ｄＷeffを測定した結果を次の表１に示す。選択
酸化温度及び時間はメモリ拡散層１８の接合深さが等し
くなる条件に設定されている。

【００２９】

【表１】

【００３０】この結果によれば、９２０℃と１０００℃
を比較すると高温の方がバーズビークの延びが少なく、
したがってメモリ拡散層の横方向拡散も小さくなってい
る。これは、９２０℃より１０００℃のように高くなる
方がシリコン酸化膜の粘性流動が高くなってシリコン窒
化膜８による抑えの効果が大きくなるためであると考え
られる。８５０℃の低温になると不純物の横方向拡散距
離が小さくなっているが、これは低温により酸素の拡散
係数が低下したためである。低温の方が不純物の横方向
拡散を抑えるだけであれば好都合であるが、不純物の活
性化が不十分となる。そのため熱処理温度は９００〜１
０００℃程度が適当である。

【００３１】

【発明の効果】本発明では、メモリ拡散層に基板に注入
した不純物を活性化する熱処理工程では、メモリ拡散層
を形成する領域以外を耐酸化層で被っておくようにした
ので、メモリ拡散層上に形成されるシリコン酸化膜が他
の領域に成長していく、所謂バーズビークの成長が抑え
られ、それに伴って不純物の横方向拡散が抑えられる。
耐酸化層をポリシリコン膜とその上に形成されたシリコ
ン窒化膜とから構成した場合には基板にかかる応力を緩
和することができる。また、耐酸化層の形成前に基板表
面にゲート酸化膜を形成しておき、メモリ拡散層形成後
にゲート酸化膜とその上のポリシリコン膜を残した状態
でワードライン用の導電膜を堆積し、ワードラインの下
に残ったポリシリコン膜をゲート電極の一部とすれば、
工程数を減らすことができる。耐酸化層パターンの側面
にシリコン窒化膜、シリコン酸化膜又はポリシリコン膜
の側壁を形成した後に、注入不純物の活性化と酸化膜形
成のための熱酸化を施すようにすれば、バーズビークの
成長が一層抑えられ、それに伴って不純物の横方向拡散
も一層抑えられる。

【図面の簡単な説明】

【図１】プレーナ型マスクＲＯＭの一例を示す図であ
り、（Ａ）は平面図、（Ｂ）は要部断面図である。

【図２】従来のメモリ拡散層形成工程を示す工程断面図
である。

【図３】本発明によるメモリ拡散層形成工程の一実施例
を示す工程断面図である。

【図４】本発明によりメモリ領域を周辺トランジスタと
ともに形成する工程の前半部を示す工程断面図である。

【図５】本発明によりメモリ領域を周辺トランジスタと
ともに形成する工程の後半部を示す工程断面図である。

【符号の説明】

２ シリコン基板 ４ ゲート酸化膜 ６ ポリシリコン膜 ８ シリコン窒化膜 １２ メモリ拡散層用の開口部 １４ メモリ拡散用に注入された不純物イオン １６ 側壁 １８ メモリ拡散層 １９ メモリ拡散層上の酸化膜 ３６ ワードライン ３８ 周辺トランジスタ用のゲート電極

Claims (4)

【特許請求の範囲】
1. 【請求項１】 半導体基板表面に互いに平行な帯状のメ
   モリ拡散層が形成され、基板上にはメモリ拡散層と交差
   する方向の互いに平行な帯状の導電層にてなるワードラ
   インが基板とはゲート酸化膜を介し、メモリ拡散層とは
   ゲート酸化膜よりも厚い酸化膜を介して絶縁されて形成
   されたプレーナ型半導体メモリ装置を製造する方法にお
   いて、メモリ拡散層を以下の工程（Ａ）から（Ｄ）を含
   んで形成することを特徴とするプレーナ型半導体メモリ
   装置の製造方法。 （Ａ）基板表面を最上層が耐酸化性膜である耐酸化層で
   被う工程、 （Ｂ）写真製版とエッチングによりメモリ拡散層となる
   互いに平行な帯状の開口部をもつように前記耐酸化層を
   パターン化する工程、 （Ｃ）前記耐酸化層パターンをマスクとして基板に不純
   物をイオン注入する工程、 （Ｄ）注入された不純物活性化と前記耐酸化層パターン
   の開口部の基板に酸化膜を形成するための熱酸化工程。
2. 【請求項２】 前記耐酸化層はポリシリコン膜とその上
   に形成されたシリコン窒化膜とからなる請求項１に記載
   のプレーナ型半導体メモリ装置の製造方法。
3. 【請求項３】 前記耐酸化層の形成前に基板表面にゲー
   ト酸化膜を形成しておき、メモリ拡散層形成後にゲート
   酸化膜とその上のポリシリコン膜を残した状態でワード
   ライン用の導電膜を堆積し、ワードラインの下に残った
   ポリシリコン膜をゲート電極の一部とする請求項２に記
   載のプレーナ型半導体メモリ装置の製造方法。
4. 【請求項４】 前記酸化層パターンの側面にシリコン窒
   化膜、シリコン酸化膜又はポリシリコン膜の側壁を形成
   した後に、注入不純物の活性化と酸化膜形成のための熱
   酸化を施す請求項１，２又は３に記載のプレーナ型半導
   体メモリ装置の製造方法。