KR20090009163A - 비휘발성 메모리에 고효율 핫 캐리어 주입 프로그래밍을위한 방법 및 구조체 - Google Patents

비휘발성 메모리에 고효율 핫 캐리어 주입 프로그래밍을위한 방법 및 구조체

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KR20090009163A
KR20090009163A KR1020080070195A KR20080070195A KR20090009163A KR 20090009163 A KR20090009163 A KR 20090009163A KR 1020080070195 A KR1020080070195 A KR 1020080070195A KR 20080070195 A KR20080070195 A KR 20080070195A KR 20090009163 A KR20090009163 A KR 20090009163A
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Abstract

본 발명은 고효율 HCI(Hot Carrier Injection)를 사용하여 NVM(Non-Volatile Memory) 셀을 프로그래밍하기 위한 방법 및 구조체와 관련있는 것으로, NVM 셀의 MOSFET는 상기 소스와 상기 드레인의 전도성 타입과 반대되는 전도성 타입의 기판에 형성되는 소스, 드레인, 및 소스와 드레인 사이의 채널 영역을 구비한다. MOSFET는 소스로부터 드레인을 향하여 확장하는 채널 영역의 부분을 변환하도록 상기 NVM 셀에 제공된 메인 전압(Vcc)의 공급 소스에 드레인 전극을 연결하고 소스와 기판에 선택된 전압을 공급함으로써 프로그램 된다. 채널 영역의 변환된 부분은 드레인에 도달하기 전에 핀치 오프 포인트에서 끝난다. 소스와 기판 사이의 PN 접합을 가로지르는 역 바이어스를 제어함으로써, 역전 영역의 핀치 오프 포인트를 소스 방향으로 되돌리는 것에 의해 MOSFET의 프로그래밍 효율성을 증대시킨다.

Description

비휘발성 메모리에 고효율 핫 캐리어 주입 프로그래밍을 위한 방법 및 구조체{METHODS AND STRUCTURES FOR HIGHLY EFFICIENT HOT CARRIER INJECTION PROGRAMMING FOR NON-VOLATILE MEMORIES}
본 발명은 고효율 HCI(Hot Carrier Injection)를 사용하여 NVM(Non-Volatile Memory) 셀을 프로그래밍하기 위한 방법 및 구조체와 관련있다.
도 1에 도시된 것과 같이, MOSFET(Metal Oxide Semiconductor Field Effect Transistor)(10)가 각각 기판(15)의 불순물 종류에 반대되는 불순물 유형을 갖는 소스(13)와 드레인(14)(소스 전극(13a)과 드레인 전극(14a)에 각각 연결됨)을 포함한다. 소스(13)와 드레인(14)은 실리콘 기판(15)의 위의 유전체 레이어(12) 위에 형성된 제어 게이트(11) 밑에 있는 기판(15)의 채널 영역에 의해 분리된다. 제어 게이트(11)에 전기적으로 연결된 게이트 전극(11a)에 인가된 전압이 MOSFET(10)의 임계 전압을 초과하면, 소스(13)와 드레인(14) 사이에 있고 MOSFET 장치(10)의 제어 게이트(11) 아래의 유전체(12) 바로 아래에 있는 기판(15)의 채널 영역은 소스(13)와 드레인(14)의 전도율로 반전되어 소스(13)와 드레인(14) 사이에 전기적 연결을 만든다. NVM 셀은 MOSFET(10)의 채널 영역과 제어 게이트(11) 사이의 저장 물질(12b)에 전하를 위치시킴으로써 정보를 저장한다. 도 1에서, 전하가 유전체(12)의 영역(12b)에 저장되는 것으로 도시되지만 전하는 유전체(12)의 나노 결정이나 영역(12b)의 도전 플로팅(floating) 게이트에 저장될 수 있다는 것을 알아야 한다. 따라서 저장 물질은 높게 도핑된(doped) 폴리 실리콘, 질화막과 같은 전하 트래핑 유전체, 또는 나노 결정과 같은 도전 물질일 수 있다. NVM 셀의 저장 물질(12b)에 전하를 위치시킴으로써, MOSFET 장치(10)의 임계 전압이 변경될 수 있다. 따라서 NVM 셀의 임계 전압 레벨을 변경하도록 저장 물질(12b)에 다양한 양의 전하를 위치시킴으로써 다양한 값의 정보가 NVM 셀에 저장될 수 있다. 저장된 정보의 값은 저장된 전하의 량에 상응하며 이것은 차례로 셀의 MOSFET 장치(10)의 임계 전압을 판정하는 것에 의해 판정될 수 있다. NVM 장치의 파워가 나갈 때에도 NVM 셀에 저장된 전하는 비휘발성이다. NVM 셀에 저장된 정보는 NVM 셀의 MOSFET(10)의 임계 전압을 판정하고 판독해내는 것에 의해 검색될 수 있다.
NVM 셀의 저장 물질(12b)에 다른 량의 전하를 위치시키는 것을 "프로그래밍" 또는 "기록함(writing)"이라 한다. 반대로, NVM 셀을 지우는 것은, 저장된 전하가 저장 물질(12b)로부터 제거되어야 한다. NVM 셀을 프로그래밍 하기 위해 사용된 방법은 3가지 메커니즘에 기초한다: 1. HCI, 2. FN(Fowler-Nordheim) 터널링, 3. 밴드간 터널링(IEEE Std 1005-1998 및 IEEE Std 641-1987 참조). HCI와 FN 터널링은 NVM 장치를 프로그래밍하는 데 사용되는 가장 흔한 메커니즘이다. HCI는 NVM 셀의 MOSFET(10)와 연관된 요구 임계 전압 시프트를 얻기 위한 가장 빠른 프로그래밍 방법이지만 많은 프로그래밍 전류를 사용하는 반면에, FN 터널링은 적은 프로그래밍 전류을 사용하지만 요구 임계 전압 시프트를 달성하기 위해 긴 프로그래밍 시간을 요구한다.
전통적인 HCI 프로그래밍은 상대적으로 높은 전압(Vcc보다 높음, 정상 작동 동안 메모리에 인가된 보통 공급 전압)을 NVM 셀의 MOSFET(10)의 드레인 전극(14a)과 제어 게이트 전극(11a)에 인가하며, 기판(15) 또는 소스 전극(13a)은 접지된다. 이런 방식으로, 반전 영역(17)(즉, 소스(13)와 동일한 전도 타입의 영역)은 드레인(14)으로 확장하지만 드레인에 미치지는 않는 소스(13)에 인접한 채널 영역에 생성된다. 도 1에 도시된 것과 같은 공핍 영역(16)은 게이트 전극(11) 바로 아래의 채널 영역의 반전 영역(17), 즉 소스(13) 아래, 그리고 반전 영역(17)이 끝나는 포인트(19)("핀치 오프 포인트"라 함)를 지나서 드레인(14) 아래에 형성된다. 핀치 오프 포인트(19)와 드레인 전극(14) 사이의 공핍 영역(16)에 높은 측면 전기장이 생성된다. 도 1에 개략적으로 도시된 것과 같이, 채널 반전 레이어(17)는 소스(13) 근처에선 넓고 핀치 오프 포인트(19)로 다가갈 수록 좁아진다. 전하 캐리어가 핀치 오프 포인트(19)를 통해 전달될 때, 전하 캐리어는 드레인-공핍 영역의 높은 필드(field)(즉, 핀치 오프 포인트(19)와 드레인(14) 사이의 공핍 영역(16)의 부분)의 드레인(14)을 향해 강하게 가속된다. 그 결과, 전하 캐리어는 Si/SiO2 접촉면(즉, 실리콘 기판(15)과 SiO2(유전체(12)) 사이의 접촉면)에 이르도록 유전체에 산재된다. SiO2(유전체(12)) 에너지 장벽의 형태는 인가된 일정 제어 게이트(11) 전압과 일정 드레인(14) 전압 바이어스에 의해 유도된 기판(15) 표면 전위 변동 때문에 채널 길이(즉, 반전 영역(17)의 길이)에 따라 변한다. 결론적으로, 소스 전극(13) 근처에서, 산화 필드는 게이트(11)의 방향을 향해 매우 강하게 바이어스되지만 저장 물질(12b)로 주입을 위해 이용 가능한 핫 캐리어가 거의 없다. 많은 핫 캐리어가 핀치 오프 포인트(19)와 드레인 전극(14) 사이의 공핍 영역 근처에서 발생되지만, 공핍-드레인 영역(즉, 핀치 오프 포인트(19)와 드레인(14)사이의 영역)의 핀치 오프 포인트(19) 근처의 산화막(12)으로부터 기판(15)에는 핫 캐리어를 수집하기 위한 아주 작은 전기장("산화 필드"라고 함)만이 존재한다. 백 만개의 핫 캐리어 당 하나 이하로 산화 필드를 향해 수집되고 따라서 저장 물질(12b)로 흐른다. 소스(13)로부터 캐리어의 주입시, 공핍-드레인 영역에 생성된 다수의 2차 캐리어가 드레인 전극(14)에 흐르고 그 중 일부가 기판(15)에 흐른다. 따라서 프로그래밍 효율이 매우 낮다. NVM 셀의 MOSFET(10)의 드레인 전극(14)을 통해 흐르는 일반적인 프로그래밍 전류는 셀 당 약 수백 마이크로암페어이고 이 전류의 아주 적은 양만이 전하 저장 물질(12b)에 흐른다.
전통적인 학문에서, 인가된 드레인 전압은 3.1V 이하일 수 없고, 이것은 HCI 스킴을 사용하여 NVM 장치의 MOSFET(10)를 프로그래밍하기 위해 산화 필드 내부로 전자가 이동하는데 있어서 산화막 장벽 전압이다(김기남, 정기태의 ISSCC Tech. Dig, 576-577 페이지, 2005년 참조). 이 전통적인 믿음은 드레인(14) 전압이 3.2 볼트보다 높아야만 하고 드레인 전극(14a)은 보통 3.5 볼트와 6 볼트 사이의 더 높은 전압이 공급되어야 한다는 조건을 강요한다. MOSFET 장치가 작은 외형으로 조정되면 메인 전원(Vcc)은 그에 따라서 작아진다. 예를 들면, 메인 전원은 나노미터 크기 세대의 기술 노드에 대해 1 볼트 정도로 작다. 따라서, 전통적인 HCI 프로그래밍 스킴에서, NVM 셀의 드레인 전극(14a)에 Vcc보다 큰 전압을 공급하기 위해 전하 펌핑 회로가 요구된다. NVM 셀의 MOSFET(10)를 프로그래밍하는 동안 일정한 높은 드레인(14) 전압 바이어스를 유지면서 전하 펌핑 회로 디자인이 높은 전류 부하를 지원하는 것은 매우 어렵다. NVM 셀 어레이의 병렬 프로그래밍에 있어서, 프로그래밍 균일성 역시 고전류 부하에 기인한 고전압 공급 드롭아웃(dropout)으로부터 손상될 수 있다. 메인 전원(Vcc)과 이 프로그래밍 전압 바이어스 비호환성 때문에(즉, 프로그래밍 전압은 Vcc보다 높아야만 함), NVM 어레이의 비트라인에 고 전압 레벨 시프터를 포함하는 복잡한 고전압 디코더가 또한 선택적 비트라인 스위칭을 위해 요구된다.
본 발명에 따르면, 프로그래밍 효율을 향상하기 위해 즉, 작은 프로그래밍 전류로 MOSFET 장치(10)의 더 높은 임계 전압 시프트를 달성하도록 소스(13)와 드레인(14) 사이에 낮은 장치 전류로 제어 게이트(11)를 향해서 그리고 저장 물질(12b)에 더 높은 주입률을 제공하는 새로운 HCI 프로그래밍 방법이 제공된다. 본 발명에 따르면, 장치 드레인 전극의 최고 전류 경로가 전하 펌핑 회로의 고전압 경로로부터 메인 전원(Vcc)으로 이동되며, 이 전원은 외부 파워 소스로부터 더 낮은 전압 드롭을 포함하고 더 많은 전류 용량을 가진다. 메인 전원(Vcc)만이 NVM 셀 어레이의 비트라인 1열의(NVM 셀의 드레인 전극에 연결됨)에 인가되기 때문에, NVM 어레이를 제어하기 위한 보통 로직 회로는 선택적인 비트라인 스위칭을 위해 사용될 수 있다.
NVM 셀의 MOSFET(10)를 프로그래밍하는 종래 기술에 사용된 고전압 레벨 시프터를 포함한 더욱 복잡한 고전압 디코더는 NVM 어레이의 비트라인을 스위칭하는 데 요구되지 않는다. 이것은 NVM 셀 어레이에서 비트라인 디자인을 간략화한다. 더 적은 프로그래밍 전류에 기인하여 그리고 전류 부하를 메인 전원(Vcc)으로 시프팅함으로써, 일 프로그래밍 사이클에서 향상된 프로그래밍 균일성으로 종래 기술에 비해 더 많은 NVM 셀에 대해 병렬 프로그래밍이 이용 가능하다. 결론적으로, 개시된 프로그래밍 방법은 NVM 어레이 장치의 매우 빠른 병렬 프로그래밍 동작을 유도할 수 있다.
본 발명의 더 나은 이해와 본 발명이 어떻게 실시되는지 나타내기 위해서, 본 발명의 바람직한 실시예를 도시한 도면을 참조할 것이다.
도 1은 NVM 셀(N-타입 또는 P-타입)에 대한 전통적인 HCI를 도시한다. 핀치 오프 포인트(19)는 핫 캐리어가 저장 물질(12b)를 향해 주입될 수 있는 유일한 장소이다.
도 2는 N-타입 NVM에 대해 개시된 HCI 프로그래밍과 연관된 구조체의 개략도를 도시한다. NVM 셀의 N-타입 MOSFET의 드레인 전극(24a)은 메인 전원(Vcc)이 공급된다.
도 3a와 도 3b는 (3a) N-타입 웰 게이트 전극(363a)을 포함한 P-타입 기판이 내장된 N-타입 단일 게이트 NVM 셀과 (3b) 전극(351)을 통해 음전압이 공급될 수 있는 절연 P-타입 웰(361)이 내장된 NVM 셀에 대해 제안된 HCI 프로그래밍과 연관된 구조체의 개략도를 도시한다. 프로그래밍동안 두 개략도 모두에서 NVM 셀의 N-타입 MOSFET의 드레인 전극(340a)은 메인 전원(Vcc)으로 공급된다.
도 4는 NVM 셀의 P-타입 MOSFET(40)이 대한 제안된 HCI 프로그래밍의 개략도를 도시한다. NVM 셀의 P-타입 MOSFET의 드레인 전극(44a)은 메인 전원(Vcc)으로 공급된다.
도 5는 게이트 전극(563a)에 연결된 N-타입 웰 게이트(563)를 포함한 P-타입 기판(550)이 내장된 NVM 셀의 P-타입 단일 게이트 MOSFET에 대해 제안된 HCI 프로그래밍의 개략도를 도시한다. NVM 셀의 P-타입 MOSFET(500)의 드레인 전극(540a)은 메인 전원(Vcc)으로 공급된다.
도 6a와 도 6b는 (6a) NVM 셀의 어레이의 비트라인에 고전압을 스위칭하기 위한 전형적인 고전압 레벨 시프터(606)를 포함하는 비트라인 스위치와 (6b) NVM 셀의 어레이의 비트라인에 고전압을 스위칭하기 위한 보통 스위치에 대해 고전압 레벨 시프터가 없는 비트라인 스위치를 도시한다. 2개의 고전압 트랜지스터를 포함한 최소 4개의 여분 트랜지스터는 도 6a에 도시된 고전압 스위치에 대하여 요구된다.
도 7은 NOR-타입 NVM 셀 어레이에 대한 전통적인 HCI 프로그래밍 스킴에 사용되는 도 6a에 도시된 것과 같은 복수의 고전압 레벨 시프터(606)를 포함하는 고전압 시프터 블록(702)을 포함한 고전압 디코더 회로 블록(700)을 도시한다.
도 8은 NOR-타입 NVM 셀 어레이에 대한 본 발명의 전통적인 로직 디코더를 사용하여 고전압 시프터 회로 없이 간략화한 프로그래밍 회로를 도시한다.
본 발명은 NVM 셀에 대해 핫 캐리어 주입 프로그래밍을 최적화하기 위한 방법과 구조체를 포함한다. 기술 분야의 당업자라면 개시된 본 발명의 실시예가 단지 예를 들기 위한 것이고 한정하려는 의도가 아님을 쉽게 알 수 있을 것이다. 본 발명의 다른 실시예는 본 발명의 이점을 아는 당업자에 의해 쉽게 제안될 것이다.
본 발명의 일 측면에 있어서, 도 2에 도시된 N-타입 NVM 장치(20)는 P-타입 기판(25)에 N-타입 소스(23)와 드레인(24) 영역을 포함한다. 제어 게이트(21)는 기판(25)의 상단에 존재하며, 얇은 유전체(22a, 22c)와 얇은 유전체(12)에 내장된 저장 물질(22b)에 의해 기판(25)으로부터 분리된다. 제어 게이트(21)에 양의 전압을 인가하면, N-타입 채널 영역이 기판(25)의 상단 표면의 소스(23)와 드레인(24)사이에 형성된다. HCI 프로그래밍동안, NVM 셀의 MOSFET(20)의 드레인 전극(24)은 메인 전원(Vcc)으로 양(positive) 바이어스된다. N-타입 NVM 셀의 MOSFET(20)의 제어 게이트에는 소스(23)에 인가된 전압에 대하여 양전압 진폭과 일 실시예에서 약 1 마이크로초(1㎲)의 지속 시간을 갖는 전압 펄스가 인가된다. 이 지속 시간은 1 마이크로초(1㎲)보다 짧은 다른 적절한 지속 시간일 수 있다. 제어 게이트(21)에 인가된 이 펄스의 양전압 진폭은 NVM 셀의 MOSFET(20)의 임계 전압보다 크고 따라서 N-타입 NVM 셀을 온 시키기에 충분하다. N-타입 MOSEFET 동작의 정의에 의해, 드레인(24)의 전압은 소스(23)의 전압보다 높아서 소스 영역(23)으로부터 드레인 영역(24)으로는 전자가 흐른다. 프로그래밍을 최적화하기 위해서, 인가된 소스 전압 바이어스(Vs)는 소스-기판 접합부(23b)에 대해 역 바이어스를 생성하도록 기판 전압 바이어스(Vsub)보다 더 큰 양의 값이어야 한다. 소스(23)와 기판(25) 사이의 역 전압 바이어스(Vs-Vsub)는 NVM 셀의 MOSFET(20)의 최대 임계 전압 시프트가 게이트 전극(21a)에 인가된 동일 인가 게이트 전압 펄스로 달성되도록 진폭 내로 조정된다. 소스(23)와 기판(25)에 대한 전압 바이어스 조정 동안, 기판(25)과 드레인(24) 사이의 전압차(Vcc-Vsub)는 적은 프로그래밍 전류에 대하여 애벌랜치 다중 접합 항복 전압 이하로 상한이 정해져야 한다. 전형적으로, 이 항복 전압은 실리콘에 대해 6.72 볼트이고 따라서 이 전압 차의 상한은 6.72 볼트이다.
본 발명의 또 다른 측면에 있어서, 도 3a와 도 3b에 도시된 것과 같이 N-타입 로직 NVM 셀(300a, 300b) 각각은 제어 게이트로서 전극(363a)을 갖는 N-타입 웰(363)과, 도전 플로팅 게이트(321)를 구성하는 폴리실리콘 부분(321b, 321a)을 포함하고 N-타입 웰 제어 게이트(363)와 겹치는 유전체(320)의 부분(320b)에 의해 제어 게이트(363)로부터 각각 분리되고 N-타입 MOSFET의 채널로부터 유전체(320)의 부분(320a)에 의해 분리된다. 따라서, N-타입 로직 NVM 셀의 드레인 전극(340a)과 드레인(340)은 메인 전원(Vcc)으로 바이어스된다. N-타입 단일 게이트 NVM 셀(300a, 300b)의 제어 게이트(363)는 NVM 셀(300)의 N-타입 MOSFET를 켜기 위해 NVM 셀(300)의 MOSFET의 임계 전압보다 큰 소스 전압에 대하여 양전압의 전압 펄스가 공급된다. 이 전압 펄스의 지속 시간은 일 실시예에서 약 1 마이크로초(1㎲)이지만 다른 실시예에서는 1 마이크로초(1㎲)보다 크거나 작을 수 있다. N-타입 MOSFET 동작의 정의에 의해서, 드레인(340) 전압은 소스(330) 전압보다 높아서 소스(330) 전극으로부터 드레인(340) 전극으로 전자가 흐른다. 프로그래밍 최적화를 위해서, 인가된 소스(330) 전압 바이어스(Vs)는 소스-기판 접합(330b)에 역 바이어스를 생성하도록 기판 전압 바이어스(Vsub)보다 더 큰 양의 값이어야 한다. 소스와 기판 사이의 역 전압(Vs-Vsub)은 NVM 셀(300a, 300b)의 N-타입 MOSFET의 최대 임계 전압 시프트가 동일한 인가된 게이터 전압 펄스(즉, 일 인가된 게이트 전압 펄스)로 달성되도록 조정된다. 소스(330)와 기판(350)에 대한 전압 바이어스 조정 동안, 기판(350)과 드레인(340) 사이의 전압차(Vcc-Vsub)는 적은 프로그래밍 전류에 대하여 애벌랜치 다중 접합 항복 전압 이하로 상한이 정해져야 한다. 이 상한은 실리콘 기판에 대해 6.72 볼트이다.
본 발명의 또 다른 측면에 있어서, 도 4에 도시된 것과 같은 P-타입 MOSFET(40)는 소스(43)와 드레인(44)을 형성하는 2 개의 높은 도전성 P-타입 반도체 영역을 포함하는 N-타입 반도체 기판(45) 위에 전하 저장 물질(42b)이 내장된 얇은 유전체 레이어(42a, 42c) 위에 쌓여진 제어 게이트(41)를 포함한다. HCI 프로그래밍 동안, NVM 셀의 P-타입 MOSFET(40)의 드레인 전극(44a)은 메인 전원(Vcc)으로 바이어스된다. NVM 셀의 P-타입 MOSFET(40)의 제어 게이트(41)에는 P-타입 NVM 셀을 켜기 위해 NVM의 P-타입 MOSFET(40)의 임계 전압(음 임계 전압)보다 작은 소스(43)의 전압에 대한 전압 진폭의 전압 펄스가 공급된다. 일 실시예에서 이 전압 펄스는 약 1 마이크로초(1㎲)의 지속 시간을 가질 수 있다. 다른 실시예에서, 이 펄스는 1 마이크로초(1㎲)보다 크거나 작은 지속 시간을 가질 수 있다. P-타입 MOSFET 동작의 정의에 의해서, 소스 전압은 홀이 소스(43)로부터 드레인(44)으로 흐르도록 드레인 전압보다 높아야 한다. 프로그래밍 최적화를 위해서, 기판(45)의 전압은 소스(43)와 기판(45) 사이의 접합(43b)에 역 바이어스를 생성하기 위해 소스(43) 전압보다 커야만 한다. 소스(43)와 기판(45) 사이의 접합(43b)의 역 전압 바이어스(Vsub-Vs)는 NVM 셀의 P-타입 MOSFET의 최대 임계 전압 시프트가 동일한 인가 게이트 전압 펄스로 달성되도록 조정되어야 한다. 기판(45)에 대한 전압 바이어스 조정 동안, 기판(45)과 드레인 전극(44) 사이의 전압차(Vsub-Vcc)는 적은 프로그래밍 전류에 대하여 접합(44b)의 통과하는 애벌랜치 다중 접합 항복 전압 이하로 상한이 정해져야 한다. 이 상한 전압은 실리콘 기판에 대해 6.72 볼트이다.
본 발명의 또 다른 측면에 있어서, 도 5에 도시된 것과 같은 NVM 셀의 P-타입 MOSFET(500)는 제어 게이트로 기능하는 N-타입 웰(563)에 연결된 N-타입 웰 전극(563a)을 포함한다. 폴리실리콘 레이어(521b, 521a)는 도전 플로팅 게이트(521)로서 기능하고 N-타입 웰 제어 게이트(563)의 아래에 있는 유전체(520)의 부분(520b)과, 소스(530)와 드레인(540)을 포함하는 P-타입 MOSFET의 채널 영역의 아래에 있는 유전체(520)의 부분(520a)에 의해서 각각 분리된다. NVM 셀의 P-타입 MOSFET(500)의 드레인 전극(540a)은 메인 전원(Vcc)으로 바이어스된다. 프로그래밍 동안, NVM 셀의 P-타입 MOSFET(500)의 제어 게이트(563)에는 P-타입 로직 NVM 셀을 켜기 위해 요구된 NVM 셀의 P-타입 MOSFET(500)의 임계 전압(음 임계 전압)보다 작은 소스(530)의 전압에 대한 전압 진폭의 전압 펄스가 공급된다. 일 실시예에서 이 전압 펄스의 지속 시간은 약 1 마이크로초(1㎲)이지만 다른 실시예에서는 1 마이크로초(1㎲)보다 크거나 작을 수 있다. 그러나, N-타입 웰(563)에 연결된 전극(563a)에 인가된 제어 게이트 전압은 N-타입 웰 게이트 전극(563)과 P-타입 기판(550) 사이의 접합(563b)이 포워드 바이어스(foward biasing)되는 것을 방지하기 위해서 양의 값이어야 한다. MOSFET(500)과 같은 P-타입 MOSFET의 동작 정의에 의해서, 소스(530) 전압은 소스(530)로부터 드레인(540)으로 홀이 흐르도록 드레인(540) 전압 보다 높아야 한다. 예를 들면, Vcc=3.3 볼트(드레인)이면, 소스 볼트는 5.3 볼트이고, 게이트(563)는 3 볼트이며, 기판(즉, N-웰(562))은 10 볼트이다. 그러나, 이 경우에 더 높은 전압이 소스(530)에 인가된다 하여도, 주 프로그래밍 전류는 낮은 전압 드롭으로 메인 칩 전원으로부터 드레인 전극(540a)에 부여될 것이다. 프로그래밍 최적화를 위해서, 전극(562a)을 통하여 인가된 MOSFET(500)의 N-타입 웰(562)의 전압은 소스(530)와 N-타입 웰(562) 사이의 PN 접합을 역 바이어스 하기 위해서 소스(530) 전압(Vs)보다 커야만 한다. 전하 펌프는 더 낮은 전류 부하로 소스 전극(530a)과 N-타입 웰(562)에 전기적으로 연결된 기판 전극(562a)에 Vcc보다 높은 전압을 인가하기 위해 사용될 것이다.
HCI 프로그래밍을 위한 주 전류 로딩은 드레인 전극(540a)에서 한다는 것을 주의해야한다. 프로그래밍 전류는 소스(530)로부터 공핍 영역(560)의 강한 전기장으로 전류(P-타입 장치에서 홀)를 주입함으로써 생성된 충격 이온화 전류의 조합이다. P-타입 장치에서 드레인(540)은 홀을 수집하고 기판(즉, N-타입 웰(562))은 전자를 수집한다. 전하 보존의 법칙에 따르면, 드레인 전류는 기판 전류와 소스로부터의 주입 전류보다 커야한다. 소스(530)와 N-타입 기판(실제로 N-타입 웰(562)는 N-타입 기판으로 기능함) 사이의 역 전압 바이어스(Vsub-Vs)는 NVM 셀의 최대 임계 전압 시프트가 소스 전압 이하의 일정 드레인 전압에 대한 동일(즉, 1) 인가 게이트 전압 펄스로 달성되도록 조정된다. 전압 바이어스 조정 동안, P-타입 MOSFET(500)의 N-타입 기판(즉, 웰(562))과 드레인(540) 사이의 전압차(Vsub-Vcc)는 적은 프로그래밍 전류에 대하여 애벌랜치 다중 접합 항복 전압 이하로 상한이 정해져야 한다. 이 전압은 6.72 볼트이다.
P-타입 기판(550)은 PN 접합(562b, 563b)을 역 바이어스하기 위해서 N-타입 웰(562)과 N-타입 웰 게이트 전극(563)의 전압 이하의 전압으로 유지되어야 한다.
MOSFET는 그것의 절대 전압 전위에 관계없이 그것의 전극 (소스, 드레인, 기판, 및 게이트)에 대해 동일한 전기장 세기의 동일 특성을 나타내기 때문에, HCI에 대해 P-타입 NVM의 드레인으로의 Vcc의 인가는 저전압 메인 칩 전원에, 즉, 그라운드에 동일한 고효율 HCI 프로그래밍을 위해 드레인을 연결함으로써 상응하게 대체될 수 있다. 도 5의 상기 예의 경우와 상응하게, P-타입 장치의 드레인 전극(540a)은 접지될 수 있는 반면 소스(530)와 기판(N-웰(562))에는 각각 2.3 볼트와 6.7 볼트가 공급된다. -0.3 볼트와 1 마이크로초의 진폭과 지속 시간의 전압 펄스가 커넥션(563a)을 통해 제어 게이트 전극(563)에 인가될 수 있다.
본 발명의 다른 측면에 있어서, NVM 셀의 MOSFET의 드레인 전극에 메인 전원(Vcc)을 공급하기 위한 HCI 프로그래밍 방법이 다른 NVM 구조체 변형에 적용될 수 있다는 것 또한 알아야 한다.
도 2의 N-타입 NVM 셀에서, NVM 셀의 MOSFET(20)의 드레인 전극(24a)은 메인 전원(Vcc)에 연결된다. 프로그램 효율을 최적화하기 위해서, 소스(23)와 기판(25) 사이의 PN 접합(23b)은 역 바이어스된다. 도 1의 MOSFET와 비교하여, 이 역 바이어스의 효과는 반전 영역(27)의 핀치-오프 포인트(29)를 소스(23) 쪽으로 끌어 당긴다. 이것은 핀치-오프 포인트(29)와 드레인(24) 사이의 채널 영역 위에 더 큰 수직 필드 영역을 생성하고 드레인(24) 근처의 공핍 영역(26)에 제어 게이트(21)를 향해서 더 강한 수직 필드를 생성한다. 드레인(24) 근처의 공핍영역(26)의 더 크고 더 강한 수직 필드는 드레인(24) 근처의 공핍영역(26)의 임팩트 이온화로부터 생성된 더욱 활동적인 전자를 게이트(21)를 향해서 주입하여 결과적으로 프로그래밍 효율을 향상시킨다. 프로그래밍 효율은 관측된 실시예에서 동일한 펄스 인가 시간으로 동일한 양의 문턱전압 시프트를 달성하는데 있어서 종래의 HCI 스킴을 사용하는 NVM 셀보다 수십 내지 수백 배 더 적은 프로그래밍 전류가 필요하게 함으로써 향상되었다.
일 실시예에서, N-타입 NVM 셀이 0.18㎛의 더블-폴리 실리콘 프로세스 기술을 사용하여 제조되었다. NVM 셀의 드레인 전극(24a)에는 칩의 메인 전원 3.3 V가 공급된다. HCI 프로그래밍 조건을 최적화하기 위해, 진폭이 7 V이고 펄스 듀레이션이 1 ㎲인 전압 펄스가 게이트(21)에 인가된다. 소스(23)와 기판(25)에 공급괸 전압 바이어스는 제어 게이트 전극(21a)에 인가된 하나의 전압 펄스 동안 최대의 문턱 전압 시프트(~ 6V)를 달성하기 위해 PN 접합(23b)에 역 바이어스가 제공되도록 조정된다. 소스 전극(23a)에 0.6V를 인가하고 기판 전극(25a)에 -3.3V를 인가하면 프로그래밍이 최적화 조건에 도달하는 것을 알 수 있었다. 최대 프로그래밍 전류(드레인 전류)는 약 0.5 ㎂이며, 이것은 종래의 HCI 프로그래밍을 사용하는 수백 내지 수십 ㎂의 범위의 전류보다 훨씬 더 작다. 드레인 전극(24a)과 기판 전극(25a) 사이의 전압 차이는 6.6 V이며 이것은 애벌랜치 다중 접합 브레이크다운 전압(6 x Eg)보다 더 작다(실리콘에 대해서 ~6.72 V, 여기서 Eg = 1.12 V이며 실리콘의 밴드갭 에너지이다).
다른 실시예에서, N-타입 NVM 셀은 0.18 ㎛ 더블-폴리 실리콘 프로세스 기술을 사용하여 제조되었다. NVM 셀의 N-타입 MOSFET의 드레인 전극(24a)에는 칩의 메인 전원(2.7V)가 공급되었고, 이것은 메인 전원에 대해 더 낮은 규격이다. 진폭이 6.6V이고 펄스 주기가 1㎲인 전압 펄스가 게이트 전극(21a)에 인가된다. 소스 전극(23a)에 ) 0 V를 인가하고 기판 전극(25a)에 -4 V를 인가하는 전압 바이어스에 의해 6 V의 최대 문턱 전압 시프트가 일어났다. 최대 프로그래밍 전류(드레인 전류)는 약 0.5 ㎂이며, 이것은 종래의 HCI 프로그래밍을 사용하는 수백 내지 수십 ㎂의 범위의 전류보다 훨씬 더 작다. 드레인(24)과 기판(25) 사이의 PN접합(24b)의 전압은 6.7V이며, 이것은 애벌랜치 다중 접합 브레이크다운 전압(6 x Eg)보다 더 작다(실리콘에 대해서 ~6.72 V, 여기서 Eg = 1.12 V이며 실리콘의 밴드갭 에너지이다).
다른 실시예에서, N-타입 NVM 셀이 0.18 ㎛ 더블-폴리 실리콘 프로세스 기술을 사용하여 제조되었다. NVM셀의 드레인 전극(24a)에는 칩의 메인 전원 1.8V가 공급되었고, 이것은 0.18 ㎛ 기술 노드에 대한 표준 메인 전원이다. 진폭이 5.4 V이고 펄스 주기가 1㎲인 전압 펄스가 게이트 전극(21a)에 인가된다. 소스 전극(23a)에 -1 V를 공급하고 기판 전극(25a)에 -4.8 V를 인가하는 전압 바이어스에 대해 6 V의 최대 문턱 전압 시프트가 일어난다는 것을 알 수 있었다. 최대 프로그래밍 전류(드레인 전류)는 약 0.5 ㎂이며, 이것은 종래의 HCI 프로그래밍을 사용하는 수백 내지 수십 ㎂의 범위의 전류보다 훨씬 더 작다. 드레인(24)과 기판(25) 사이의 PN접합 전압은 6.6 V이며 이것은 애벌랜치 다중 접합 브레이크다운 전압(6 x Eg)보다 더 작다(실리콘에 대해서 ~6.72 V, 여기서 Eg = 1.12 V이며 실리콘의 밴드갭 에너지이다).
도 3a와 3b에 도시된 로직 NVM 셀용 N-타입 MOSFET(300a, 300b)를 참조하면, NVM셀의 드레인 전극(340a)은 메인 전원(Vcc)에 연결된다. 프로그램 효율을 최적화하기 위해, 소스 전극(330a)과 기판(P-타입 웰(361)) 전극(351) 사이의 PN접합(330b)에 역 전압 바이어스가 공급된다(도 3b 참조). 이 역 바이어스의 효과는 핀치-오프 포인트(390)를 소스(330) 쪽으로 끌어 당겨 드레인(340) 근처의 공핍 영역(360)의 플로팅 게이트(321)의 부분(321a)을 향해 더 큰 영역의 수직 필드와 더 강한 수직 필드를 생성한다. 드레인(340) 근처의 공핍영역(360)의 더 크고 더 강한 수직 필드는 드레인(340) 근처의 공픽 영역(360)에서의 임팩트 이온화로부터 생성된 더 활동적인 전자를 플로팅 게이트(321)의 부분(321a)으로 주입하며 결과적으로 종래보다 프로그래밍 효율이 더 향상된다.
일 실시예에서, 도 3a의 표준 로직 프로세스의 5V I/O N타입 MOSFET를 사용하는 N타입 로직 NVM셀은 0.5 ㎛의 프로세스 기술을 사용하여 제조되었다.NVM 셀의 N타입 MOSFET의 드레인 전극(340a)에는 5 V의 메인 전원이 공급된다. 도 3a에 도시된 바와 같이, 기판(350)은 전극(350a)에 0 V를 인가하여 0 V로 제한된다. 진폭이 9 V이고 펄스 주기가 1.1 ms인 전압 펄스가 로직 NVM 셀에 공급된다. 2.5 V의 최대 문턱 전압 시프트를 달성하기 위한 전압 바이어스에 대해 HCI 프로그래밍 조건을 최적화하기 위해, 2.2 V 전압이 소스 전극(330a)에 인가된다. 드레인(340)과 기판(350) 사이의 PN접합(340b)의 전압은 5 V이며 이것은 애벌랜치 다중 접합 브레이크다운 전압(6 x Eg)보다 더 작다(실리콘에 대해서 ~6.72 V, 여기서 Eg = 1.12 V이며 실리콘의 밴드갭 에너지이다).
다른 실시예에서, 도 3b의 표준 0.35 ㎛ 로직 프로세스에서 3.3 V I/O N타입 MOSFET를 사용하는 N타입 로직 NVM 셀이 제공된다. NVM셀의 N타입 MOSFET(300b)의 드레인 전극(340a)에는 3.3 V의 메인 전원이 공급된다. 게이트 전극(364)에 인가된 진폭이 7 V이고 펄스 주기가 3 ms인 전압 펄스에 대한 HCI 프로그래밍 조건을 최적화하기 위해서, 소스(330)와 기판(P타입 웰(361)) 사이의 PN접합(330b)의 역 바이어스 전압을 조정함으로써 최대 문턱 전압 시프트가 달성된다. 소스 전극(330a)에 인가된 0.5 V와 기판(P-웰(361)) 전극(351)에 인가된 -3.4 V 전압이 최대 문턱 전압 시프트(~ 3V)를 발생시키는 것을 알 수 있었다. 드레인(340)과 기판(P-웰(361)) 사이의 PN접합(340b)의 전압은 6.7 V이며 이것은 애벌랜치 다중 접합 브레이크다운 전압(6 x Eg)보다 더 작다(실리콘에 대해서 ~6.72 V, 여기서 Eg = 1.12 V이며 실리콘의 밴드갭 에너지이다).
도 4에는 NVM 셀에서 사용되는 P타입 MOSFET가 도시되어 있다. MOSFET(40)에서, NVM 셀의 드레인 전극(44a)은 메인 전원 Vcc 또는 Vss 에 연결된다. 프로그램 효율을 최적화하기 위해, 소스 전극(43a)과 기판 전극(45a) 사이의 PN접합(43b)은 역 바이어스 된다. 도 1과 비교하여, 역 바이어스의 효과는 핀치-오프 포인트(49)를 소스(43) 쪽으로 끌어 당기며 드레인(44) 근처의 공핍 영역(46)의 제어 게이트(41)를 향해서 더 큰 영역의 수직 필드와 더 강한 수직 필드를 생성한다. 드레인(44) 근처의 공핍 영역(46)의 더 크고 더 강한 수직 필드는 드레인(44) 근처의 공핍 영역(46)의 임팩트 이온화로부터 생성된 더 활동적인 정공(holes)을 게이트(41)로 주입하며 그 결과 종래보다 프로그래밍 효율이 향상된다.
도 5에는 NVM 셀에서 사용되는 P타입 MOSFET(500)가 도시되어 있다. 도 5의 구조에서, NVM 셀의 드레인 전극(540a)은 메인 전원 Vcc 또는 Vss에 연결된다. 프로그램 효율을 최적화하기 위해, 소스(530)와 기판(N타입 웰(562)) 사이의 PN접합(530b)는 역 바이어스된다. 이 역 바이어스의 효과는 핀치-오프 포인트(590)를 소스(530) 쪽으로 끌어당기고 드레인(540) 근처의 공핍 영역(560)에 더 큰 수직 필드를 생성하고 플로팅 게이트(521)의 부분(521a)을 향해 더 강한 수직 필드를 생성한다. 드레인(540) 근처의 공핍영역(560)의 더 크고 더 강한 수직 필드는 드레인(540) 근처의 공핍영역(560)의 임팩트 이온화로부터 생성된 더 활동적인 정공을 플로팅 게이트(521)의 일부(521a)로 주입하고 그 결과 종래보다 프로그래밍 효율이 향상된다.
도 6a는 하나의 비트라인에 대해 하나의 고전압 레벨 시프터(606)를 가진 전형적인 비트라인 디코더(600)를 도시하고 도 6b는 고전압 레벨 시프터를 갖지 않는 전형적인 비트라인 디코더를 도시한다. 도 6a에서 고전압 레벨 시프터(606)는 적어도 4개의 트랜지스터(2개의 고전압 P타입 MOSFET(608, 609)와 2개의 N타입 MOSFET(610, 611))를 필요로 한다. 고전압 레벨 시프터(606)에서 필요한 트랜지스터의 수는 회로에서 트랜지스터가 얼마나 높은 전압이 걸리는지에 더욱 의존할 수 있다. 도 6b의 비트라인 디코더는 단순하고 N타입 MOSFET(602)와 직렬로 연결된 P타입 MOSFET(601)만을 사용한다. 입력 단자(603)의 비트 라인 선택 신호가 로우(low)가 되면, 출력선(605)의 출력 신호는 Vcc가 된다. 본 발명에 의하면, 이 출력 신호는 그 다음에 비트 라인에 연결된 NVM 셀의 N타입 MOSFET의 드레인에 인가된다. 각 NVM 셀은 그 다음에 상기한 바와 같이 제어 게이트, 소스 전극 및 기판에 적절한 전압을 인가함으로써 프로그램될 수 있다. 도 6a의 고전압 레벨 시프터(606)가 없으면, 비트 라인 피치에 따라 스페이스가 조밀한 비트라인 영역의 비트라인 디코더 회로는 크게 단순화된다. 도 6a 및 6b의 회로의 동작은 당해 기술분야의 숙련자에게 잘 알려져 있으므로 더 이상 설명하지 않는다.
도 7 및 도 8은 고전압 레벨 시프터(606)를 갖는 N타입 NOR NVM 어레이와 갖는 않는 N타입 NOR NVM 어레이를 각각 간략하게 도시한다. 고전압 레벨 시프터(606)의 레이아웃을 위한 영역은 본 발명에서 완전히 생략될 수 있으므로 소정의 크기의 NVM 어레이를 위한 더 작은 다이 크기를 가능하게 한다는 것이 명백하다. 이것은 소정의 크기의 NVM 어레이가 소정의 크기의 웨이퍼를 사용하여 더 많은 칩이 만들어질 수 있기 때문에 제조 비용이 저렴하게 된다는 것을 의미한다.
HCI프로그래밍을 위해 NVM 어레이의 비트 라인에 메인 칩 전원을 인가하는 다른 이점은 HCI 프로그래밍을 위한 NVM 셀의 드레인 전극의 최고의 전류 경로가 높은 전원 노드에서 메인 전원 노드까지 제거되었다는 것이다. 메인 칩 전원(Vcc( Vss))은 외부 전원 조정기로부터 제공된다. 보통, 안정한 온칩 고 전원은 충전 펌핑 회로와 안정적인 밴드갭 회로에 대응하여 바이어스된 조정기 회로를 필요로 한다. 온칩 전원에 의해 고전압 및 고전류 부하를 유지하기 위해 상기 전류 부하에 대응하여 방전하기 위한 충분한 전하를 저장하는 더 큰 캐패시터가 필요하다. 그리하여 고 전원이 안정할수록 상기 전류 부하가 더 높을수록 온칩 고 전원 회로를 위해 더 큰 칩 면적이 필요하다. 이것은 본 발명에 의해 얻을 수 있는 칩 사이즈와 비교하여 칩 사이즈를 증가시키며 따라서 칩 비용을 증가시킨다. 본 발명은 NVM 메모리 어레이의 메모리 셀의 드레인에 전압을 공급하기 위해 메인 칩 전원(Vcc(Vss))을 사용하여 크기와 비용을 증가를 회피한다.
HCI 프로그래밍 동안에 방전 프로세스는 과도적이 프로세스이기 때문에, 불충분한 전원 용량과 불충분한 전류 부하는 프로그래밍 균일성에 영향을 줄 수 있으며 심지어 펌프 회로의 고장을 초래할 수 있다. 충전 펌프 회로의 회복 시간은 더 큰 캐패시터를 가진 충전 펌핑 회로에 대해 방전 후에 더욱 길어진다는 것을 알았다. 종래의 HCI 프로그래밍에서 고 전압 및 전류 부하에 대한 이 문제들은 본 발명에 의해 제거된다.
본 발명의 다른 이점은 상기 최적화 방법이 종래의 HCI 프로그래밍에서 프로그래밍 전류와 비교하여 측정된 프로그래밍 전류를 50배까지 줄일 수 있다는 것이다. 저 전류 동작에 의해서, 새로운 HCI 프로그래밍은 한 프로그래밍 샷에서 더 많은 NVM 셀들을 아주 균일하게 프로그래밍할 수 있도록 한다. 상기 한 프로그래밍 샷(shot)은 NVM 어레이의 워드라인과 관련된 MOSFET의 제어 게이트들에 연결된 워드라인에 전압 펄스를 인가하며, 여기서 워드라인은 다수의 병렬 NVM 셀을 커버한다. 한편, 상기 병렬 NVM 셀은 저장되는 정보에 따라서 비트라인으로부터 드레인 전압 바이어스를 스위치 온 함으로써 프로그램된다. 이 발명은 NVM 어레이에 빠르고 균일한 병렬 프로그래밍을 제공한다.
요약하면, 새로운 HCI 프로그래밍을 위한 방법과 구조가 설명되었다. 상기 새로운 방법과 이에 관련된 구조체들은 빠른 병렬 프로그래밍을 가능하게 하고 비휘발성 메모리 내의 회로를 단순화시킨다.

Claims (38)

  1. 비휘발성 메모리 셀의 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)를 프로그래밍하는 방법에 있어서,
    상기 트랜지스터는 소스, 드레인, 및 소스와 드레인 사이에 채널 영역을 구비하고, 상기 소스, 드레인, 및 채널 영역은 상기 소스와 상기 드레인의 전도성 타입과 반대되는 전도성 타입의 기판에 형성되며, 상기 방법은,
    상기 MOSFET의 상기 드레인 전극을 상기 비휘발성 메모리 셀에 제공되는 메인 전압(Vcc)의 공급원, 또는 그라운드(Vss) 중 하나에 연결하는 단계;
    상기 소스에서 상기 드레인 쪽으로 확장하는 채널 영역의 부분을 역전시키는 단계; 및
    상기 소스와 기판 사이의 PN 접합을 선택된 역-바이어스 전압으로 역 바이어스 시켜 상기 역전 영역의 상기 핀오프 포인트를 상기 소스 쪽으로 되돌리는 것에 의해 MOSFET의 프로그래밍 효율을 최적화하는 단계;를 포함하고,
    상기 채널 영역의 역전된 부분은 상기 드레인에 도달하기 전에 핀치오프 포인트에서 끝나는 것을 특징으로 하는 비휘발성 메모리 셀의 MOSFET를 프로그래밍 하는 방법.
  2. 제 1 항에 있어서,
    상기 프로그래밍 효율을 최적화하는 단계는 상기 핀치오프 포인트와 드레인 사이의 상기 채널 영역 위에 더 큰 영역의 수직 필드와, 상기 드레인 가까이의 공핍 영역 내의 상기 전하 저장 영역을 향하는 더 강한 수직 필드를 생성하는 것을 특징으로 하는 비휘발성 메모리 셀의 MOSFET를 프로그래밍 하는 방법.
  3. 제 2 항에 있어서,
    상기 핀치오프 포인트와 상기 드레인 사이의 상기 채널 영역 위의 상기 더 큰 영역의 수직 필드와 상기 드레인 가까이의 상기 공핍 영역 내의 플로팅 게이트를 향하는 상기 더 강한 수직 필드는, 높은 프로그래밍 효율을 가져오도록 상기 MOSFET 내의 상기 전하 저장 영역 쪽으로 상기 드레인 가까이의 상기 공핍 영역 내의 충격 이온화로부터 생성되는 전하를 주입하는 것을 특징으로 하는 비휘발성 메모리 셀의 MOSFET를 프로그래밍 하는 방법.
  4. 제 3 항에 있어서,
    상기 MOSFET 내의 상기 전하 저장 영역은 플로팅 게이트를 포함하는 것을 특징으로 하는 비휘발성 메모리 셀의 MOSFET를 프로그래밍 하는 방법.
  5. 제 3 항에 있어서,
    상기 MOSFET 내의 상기 전하 저장 영역은 질화 실리콘 필름을 포함하는 것을 특징으로 하는 비휘발성 메모리 셀의 MOSFET를 프로그래밍 하는 방법.
  6. 제 1 항에 있어서,
    상기 MOSFET 내의 상기 전하 저장 영역은 나노 결정을 포함하는 것을 특징으로 하는 비휘발성 메모리 셀의 MOSFET를 프로그래밍 하는 방법.
  7. 제 1 항에 있어서,
    상기 MOSFET는 N-타입 MOS 트랜지스터인 것을 특징으로 하는 비휘발성 메모리 셀의 MOSFET를 프로그래밍 하는 방법.
  8. 제 7 항에 있어서,
    상기 전하는 전자인 것을 특징으로 하는 비휘발성 메모리 셀의 MOSFET를 프로그래밍 하는 방법.
  9. 제 1 항에 있어서,
    상기 MOSFET는 P-타입 MOS 트랜지스터인 것을 특징으로 하는 비휘발성 메모리 셀의 MOSFET를 프로그래밍 하는 방법.
  10. 제 9 항에 있어서,
    상기 전하는 홀인 것을 특징으로 하는 비휘발성 메모리 셀의 MOSFET를 프로그래밍 하는 방법.
  11. 비휘발성 메모리 셀 내에 MOSFET를 프로그래밍하는 구조체에 있어서,
    상기 트랜지스터는 소스, 드레인, 상기 소스와 상기 드레인 사이의 채널 영역, 및 유전체와 상기 유전체 내의 전하 저장 영역에 의해 상기 채널 영역으로부터 분리되는 유전체상의 제어 게이트를 구비하고, 상기 소스, 드레인 및 채널 영역은 상기 소스와 상기 드레인의 전도성 타입과 반대인 전도성 타입의 기판에 형성되며: 상기 구조체는,
    상기 MOSFET의 상기 드레인 전극을 상기 비휘발성 메모리 셀에 제공되는 메인 전압(Vcc)의 공급 소스, 또는 그라운드(Vss) 중 하나에 연결하는 수단;
    선택된 전압을 상기 소스, 상기 기판 및 상기 제어 게이트에 제공하는 수단; 및
    상기 역전 영역의 핀치오프 포인트를 상기 소스 쪽으로 되돌리도록 상기 소스와 기판 사이의 PN 접합을 역 바이어싱하는 수단;을 포함하고,
    전압 제공에 의해 상기 소스에서 상기 드레인 쪽으로 확장하는 채널 영역을 역전시키고, 상기 채널 영역의 역전된 영역은 상기 드레인에 도달하기 전에 핀치오프 포인트에서 끝나고,
    역 바이어스에 의해 상기 MOSFET의 프로그래밍 효율성을 최적화시키는 것을 특징으로 하는 비휘발성 메모리 셀 내의 MOSFET를 프로그래밍하는 구조체.
  12. 제 11 항에 있어서,
    상기 소스, 상기 기판 및 상기 제어 게이트에 선택된 전압을 공급하는 수단은 상기 핀치 오프 포인트와 상기 드레인 사이의 상기 채널 영역 위에 큰 영역의 수직 필드와 상기 드레인 가까이의 상기 공핍 영역 내의 상기 전하 저장 영역 쪽으로 강한 수직 필드를 생성하는 수단을 포함하는 것을 특징으로 하는 비휘발성 메모리 셀 내의 MOSFET를 프로그래밍하는 구조체.
  13. 제 11 항에 있어서,
    상기 소스, 상기 기판, 및 상기 제어 게이트에 선택된 전압을 공급하는 수단은 상기 핀치오프 포인트와 상기 드레인 사이의 상기 채널 영역 위에 비교적 넓은 영역의 상기 수직 필드와 상기 드레인 가까이의 상기 공핍 영역 내의 플로팅 게이트를 향하는 강한 수직 필드를 형성하고, 그에 의해 드레인 가까이의 공핍 영역 내의 충격 이온화로부터 생성된 더 뜨거운 전자를 MOSFET 내의 상기 전하 저장 영역 쪽으로 주입하여 비교적 높은 프로그래밍 효율을 가져오는 것을 특징으로 하는 비휘발성 메모리 셀 내의 MOSFET를 프로그래밍하는 구조체.
  14. 제 11 항에 있어서,
    상기 MOSFET 내의 상기 전하 저장 영역은 플로팅 게이트를 포함하는 것을 특징으로 하는 비휘발성 메모리 셀 내의 MOSFET를 프로그래밍하는 구조체.
  15. 제 11 항에 있어서,
    상기 MOSFET 내의 상기 전하 저장 영역은 질화 실리콘 필름을 포함하는 것을 특징으로 하는 비휘발성 메모리 셀 내의 MOSFET를 프로그래밍하는 구조체.
  16. 제 11 항에 있어서,
    상기 MOSFET 내의 상기 전하 저장 영역은 나노 결정을 포함하는 것을 특징으로 하는 비휘발성 메모리 셀 내의 MOSFET를 프로그래밍하는 구조체.
  17. 제 11 항에 있어서,
    상기 MOSFET는 N-타입 MOS 트랜지스터인 것을 특징으로 하는 비휘발성 메모리 셀 내의 MOSFET를 프로그래밍하는 구조체.
  18. 제 11 항에 있어서,
    상기 MOSFET는 P-타입 MOS 트랜지스터인 것을 특징으로 하는 비휘발성 메모리 셀 내의 MOSFET를 프로그래밍하는 구조체.
  19. 제 11 항의 복수의 트랜지스터를 포함하는 것을 특징으로 하는 비휘발성 메모리 어레이.
  20. 제 19 항에 있어서,
    메모리 어레이 내의 상기 비휘발성 메모리 셀 내의 트랜지스터의 드레인에 전압(Vcc) 또는 그라운드 전압을 공급 전압의 소스로부터 메모리 어레이로 공급하는 수단을 포함하는 것을 특징으로 하는 비휘발성 메모리 어레이.
  21. 비휘발성 메모리 셀 내의 N-타입 MOSFET를 프로그래밍하는 방법에 있어서,
    트랜지스터는 소스, 드레인, 및 상기 소스와 드레인 사이의 채널 영역을 구비하고, 상기 트랜지스터는 유전체 내에 형성된 전하 저장 영역과 상기 채널 영역 위의 유전체 위에 형성된 제어 게이트를 추가로 구비하고, 상기 소스, 드레인, 및 채널 영역은 상기 소스 및 상기 드레인의 상기 전도성 타입과 전도성 타입이 반대인 기판에 형성되며, 상기 방법은:
    제 1 전압을 상기 드레인 전극에 인가하는 단계;
    상기 채널 영역 내에 상기 소스에서 상기 드레인 쪽으로 확장하는 역전 영역을 형성하도록 상기 제 1 전압 보다 더 큰 제 2 전압을 상기 제어 게이트에 인가하는 단계; 및
    상기 소스와 기판 사이의 PN 접합을 상기 소스에 제 3 전압, 상기 기판에 제 4 전압을 인가하여 선택된 값으로 역 바이어스하는 단계;를 포함하고,
    상기 제 2 전압은 상기 채널 영역의 역전된 부분이 상기 드레인에 도달하기 전에 핀치오프 포인트에서 끝나도록 선택되고, 상기 제 3 전압은 상기 제 1 전압 이하이고 상기 제 4 전압 이상이며, 이에 의해 상기 제 2 전압과 함께, 상기 MOSFET의 프로그래밍 효율이 향상되도록 상기 소스와 상기 드레인 사이의 포인트에 상기 핀치오프 포인트가 배치되도록 하며,
    상기 제 1 전압과 상기 제 4 전압 사이의 차이는 애벌랜치 다중 접합 항복 전압(avalenche multiplication junction breakdown voltage) 이하가 되는 것을 특징으로 하는 비휘발성 메모리 셀 내의 N-타입 MOSFET를 프로그래밍하는 방법.
  22. 제 21 항에 있어서,
    상기 제 3 전압과 상기 제 4 전압은 상기 트랜지스터의 최대 임계 전압 시프트가 상기 제어 게이트에 부가된 1 볼트 펄스로 프로그래밍하는 동안 달성되는 것을 특징으로 하는 비휘발성 메모리 셀 내의 N-타입 MOSFET를 프로그래밍하는 방법.
  23. 제 22 항에 있어서,
    상기 1 볼트 펄스는 지속 시간이 약 1 마이크로초인 것을 특징으로 하는 비휘발성 메모리 셀 내의 N-타입 MOSFET를 프로그래밍하는 방법.
  24. 제 21 항에 있어서,
    상기 소스와 상기 기판 사이의 PN 접합의 역 바이어스는 핀치 오프 포인트와 상기 드레인 사이의 상기 채널 영역 위의 영역에 수직 전기장을 생성함으로써 상기 프로그래밍 효율이 향상되고,
    상기 수직 전기장은 드레인 가까이의 상기 공핍 영역 내의 상기 전하 저장 영역 쪽을 포인팅하는 것을 특징으로 하는 비휘발성 메모리 셀 내의 N-타입 MOSFET를 프로그래밍하는 방법.
  25. 제 24 항에 있어서,
    상기 핀치 오프 포인트와 상기 드레인 사이의 상기 채널 영역 위의 상기 전하 저장 영역 쪽을 포인팅하는 상기 수직 전기장은 상기 드레인 가까이의 상기 공핍 영역 내의 충격 이온화로부터 생성된 뜨거운 전자를 상기 전하 저장 영역 쪽으로 주입하여 기존의 핫 캐리어 주입 방법과 비교하여 향상된 프로그래밍 효율을 가져오는 것을 특징으로 하는 비휘발성 메모리 셀 내의 N-타입 MOSFET를 프로그래밍하는 방법.
  26. 제 24 항에 있어서,
    상기 MOSFET 내의 상기 전하 저장 영역은 플로팅 게이트를 포함하는 것을 특징으로 하는 비휘발성 메모리 셀 내의 N-타입 MOSFET를 프로그래밍하는 방법.
  27. 제 24 항에 있어서,
    상기 MOSFET 내의 상기 전하 저장 영역은 질화 실리콘 필름을 포함하는 것을 특징으로 하는 비휘발성 메모리 셀 내의 N-타입 MOSFET를 프로그래밍하는 방법.
  28. 제 24 항에 있어서,
    상기 MOSFET 내의 상기 전하 저장 영역은 나노 결정을 포함하는 것을 특징으로 하는 비휘발성 메모리 셀 내의 N-타입 MOSFET를 프로그래밍하는 방법.
  29. 비휘발성 메모리 셀 내의 MOSFET를 프로그래밍하는 구조체에 있어서,
    상기 트랜지스터는 소스, 드레인, 상기 소스와 상기 드레인 사이의 채널 영역, 및 상기 채널 영역으로부터 유전체에 의해 분리되는 유전체상의 제어 게이트를 구비하고, 상기 유전체 내의 전하 저장 영역, 상기 소스, 드레인 및 채널 영역은 상기 소스와 상기 드레인의 전도성 타입과 전도성 타입이 반대인 기판에 형성되고; 상기 구조체는:
    상기 MOSFET의 상기 드레인 전극에 제 1 전압을 공급하는 수단;
    상기 소스에서 상기 드레인 쪽으로 확장하는 상기 채널 영역의 부분을 역전하고, 상기 채널 영역의 역전된 부분은 상기 드레인에 도달하기 전에 핀치오프 포인트에서 끝나도록 상기 제어 게이트에 제 2 전압을, 상기 소스에 제 3 전압을, 및 상기 기판에 제 4 전압을 공급하는 수단; 및
    상기 MOSFET의 프로그래밍 효율을 향상시키도록 상기 역전 영역의 핀치오프 포인트를 소스 쪽으로 되돌리도록 상기 제 3 전압과 상기 제 4 전압의 값을 제어하는 것에 의해 상기 소스와 상기 기판 사이의 PN 접합을 가로지르는 역 바이어스를 제어하는 수단을 포함하고,
    상기 제 4 전압은 제 1 전압과의 차가 상기 드레인과 상기 기판 사이의 PN 접합의 애벌랜치 다중 접합 항복 전압 이하의 양인 것을 특징으로 하는 비휘발성 메모리 셀 내의 MOSFET를 프로그래밍하는 구조체
  30. 제 29 항에 있어서,
    상기 소스, 상기 기판, 및 상기 제어 게이트에 선택된 전압을 공급하는 수단은 상기 핀치오프 포인트와 상기 드레인 사이의 상기 채널 영역 위에 수직 필드를 생성하고, 상기 수직 필드는 상기 드레인 가까이의 상기 공핍 영역 위의 상기 전하 저장 영역 쪽을 포인팅하는 것을 특징으로 하는 비휘발성 메모리 셀 내의 MOSFET를 프로그래밍하는 구조체.
  31. 제 29 항에 있어서,
    상기 소스, 상기 기판, 및 상기 제어 게이트에 선택된 전압을 공급하는 수단은 상기 핀오프 포인트와 상기 드레인 사이의 상기 채널 영역 위의 수직 필드를 형성하고, 상기 수직 필드는 상기 드레인 가까이의 상기 공핍 영역으로부터 상기 플로팅 게이트를 향하여 포인팅하여 MOSFET 내의 상기 전하 저장 영역 쪽으로 상기 드레인 가까이의 상기 공핍 영역 내의 충격 이온화로부터 생성된 뜨거운 전자를 주입하고, 그에 의해 높은 프로그래밍 효율을 가져오는 것을 특징으로 하는 비휘발성 메모리 셀 내의 MOSFET를 프로그래밍하는 구조체.
  32. 제 29 항에 있어서,
    상기 MOSFET 내의 상기 전하 저장 영역은 플로팅 게이트를 포함하는 것을 특징으로 하는 비휘발성 메모리 셀 내의 MOSFET를 프로그래밍하는 구조체 비휘발성 메모리 셀 내의 MOSFET를 프로그래밍하는 구조체.
  33. 제 29 항에 있어서,
    상기 MOSFET 내의 상기 전하 저장 영역은 질화 실리콘 필름을 포함하는 것을 특징으로 하는 비휘발성 메모리 셀 내의 MOSFET를 프로그래밍하는 구조체 비휘발성 메모리 셀 내의 MOSFET를 프로그래밍하는 구조체.
  34. 제 29 항에 있어서,
    상기 MOSFET 내의 상기 전하 저장 영역은 나노 결정을 포함하는 것을 특징으로 하는 비휘발성 메모리 셀 내의 MOSFET를 프로그래밍하는 구조체.
  35. 제 29 항에 있어서,
    상기 MOSFET는 N-타입 MOS 트랜지스터인 것을 특징으로 하는 비휘발성 메모리 셀 내의 MOSFET를 프로그래밍하는 구조체.
  36. 제 29 항에 있어서,
    상기 MOSFET는 P-타입 MOS 트랜지스터인 것을 특징으로 하는 비휘발성 메모리 셀 내의 MOSFET를 프로그래밍하는 구조체.
  37. 제 29 항의 복수의 트랜지스터를 포함하는 것을 특징으로 하는 비휘발성 메모리 어레이.
  38. 제 37 항에 있어서,
    상기 메모리 어레이 내의 상기 비휘발성 메모리 셀 내의 상기 트랜지스터의 상기 드레인에 전압(VCC) 또는 그라운드 전압(VSS)을 상기 공급 전압의 상기 소스로부터 상기 메모리 어레이로 공급하는 수단을 포함하는 것을 특징으로 하는 비휘발성 메모리 어레이.
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