KR100978435B1 - 신규한 저전력 비휘발성 메모리 및 게이트 스택 - Google Patents
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Abstract
양호한 전하 보존을 위해 높은 전하 차단 장벽 및 깊은 캐리어 포획 사이트를 유지하면서 직접 터널 프로그래밍 및 소거를 허용하는 NOR 또는 NAND 메모리 아키텍처의 반전 및 정규 모드 플로팅 노드 메모리 셀에서 비대칭 터널 장벽의 밴드갭 조작 게이트 스택의 사용을 용이하게 하는 비휘발성 메모리 디바이스 및 어레이가 설명된다. 저전압 직접 터널링 프로그래밍 및 소거 능력은 게이트 스택 및 결정 격자에 대한 고에너지 캐리어로부터의 손상을 감소시켜, 기입 피로를 감소시키고 디바이스 수명을 향상시킨다. 또한, 저전압 직업 터널 프로그래밍 및 소거 능력은 저전압 설계 및 추가적 디바이스 사양 크기 조정을 통한 사이즈 축소를 가능하게 한다. 또한, 본 발명의 메모리 셀은 다수 비트 저장을 허용한다. 이 특징으로 인해, 본 발명의 메모리 디바이스 실시예는, 시스템에서 DRAM 및 ROM 양자를 대체할 수 있는 범용 메모리의 정의 내에서 동작할 수 있다.
저전력 비휘발성 메모리 및 게이트 스택, 저전압 직접 터널링 프로그래밍 및 소거, 밴드갭 조작 게이트 스택, 비대칭 터널 장벽
Description
본 발명은 일반적으로 집적 회로에 관한 것으로서, 특히, 본 발명은 비휘발성 메모리 디바이스에 관한 것이다.
메모리 디바이스는 통상적으로, 컴퓨터에서의 내부 저장 공간으로서 제공된다. 메모리라는 용어는, 집적 회로 칩의 형태로 등장하는 데이터 저장 공간을 식별한다. 현대 전자 공학에 사용되는 몇가지 상이한 유형의 메모리가 존재하는데, 일반적인 일 유형이 RAM(random-access memory)이다. RAM은 특징상, 컴퓨터 환경에서 메인 메모리로서 사용된다. RAM은 판독 및 기입 메모리로서 기능하는데; 다시 말해, 데이터를 RAM에 기입할 수도 있고 데이터를 RAM으로부터 판독할 수도 있다. 이것이, 데이터를 판독하기만 할 수 있는 ROM(read-only memory)과의 차이점이다. DRAM(dynamic RAM), SRAM(static RAM) 및 SDRAM(synchronous DRAM)과 같은, 대부분의 RAM은, 그것의 내용을 유지하기 위해서는 일정한 전기 흐름이 요구된다는 것을 의미하는 휘발성이다. 전력이 오프되자마자, RAM에 존재했던 모든 데이터는 손실된다.
컴퓨터는 거의 대부분, 컴퓨터를 시동하기 위한 명령어를 보유하고 있는 소 량의 ROM을 포함한다. RAM과 달리, ROM으로의 기입은 불가능하다. EEPROM(electrically erasable programmable read-only memory)은, 그것을 전기 전하에 노출시키는 것에 의해 소거될 수 있는 특수 유형의 비휘발성 ROM이다. EEPROM은, 전기적으로 절연된 게이트를 가진 많은 수의 메모리 셀을 포함하는 메모리 어레이를 포함한다. 데이터는 메모리 셀에 플로팅(floating) 게이트 또는 게이트와 연관된 플로팅 노드상의 전하 형태로 저장된다. EEPROM 메모리 어레이내의 셀 각각은 플로팅 노드를 충전하는 것에 의해 무작위 방식으로 전기적으로 프로그램될 수 있다. 전하는 소거 동작에 의해 플로팅 노드로부터 무작위로 제거될 수도 있다. 전하는, 각각, 특수한 프로그래밍에 의해 개개 플로팅 노드로 전달되거나 소거 동작에 의해 개개 플로팅 노드로부터 소거된다.
비휘발성 메모리의 또 다른 유형은 플래시 메모리이다. 플래시 메모리는, 한번에 단일 비트 또는 일 바이트(8 또는 9 비트) 대신에, 통상적으로 블록으로(in blocks) 소거 및 재프로그래밍되는 일 유형의 EEPROM이다. 통상적인 플래시 메모리는 많은 수의 메모리 셀을 포함하는 메모리 어레이를 포함한다. 메모리 셀 각각은 전하를 보유할 수 있는 플로팅 게이트 FET(field-effect transistor)를 포함한다. 셀의 데이터는 플로팅 게이트/전하 포획층에서의 전하의 존재 또는 부재에 의해 판정된다. 셀은 일반적으로 "소거 블록(erase blocks)"이라고 하는 섹션으로 그룹화된다. 소거 블록내의 셀 각각은 플로팅 게이트를 충전하는 것에 의해 무작위 방식으로 전기적으로 프로그래밍될 수 있다. 전하는 블록 소거 동작에 의해 플로팅 게이트로부터 제거될 수 있는데, 단일 동작으로 소거 블록의 모든 플로팅 게 이트 메모리 셀이 소거된다.
EEPROM 메모리 어레이 및 플래시 메모리 어레이 양자의 메모리 셀은 통상적으로, (각각의 셀이 비트 라인에 직접적으로 연결되는) "NOR" 아키텍처나 (셀이 셀의 "스트링(strings)"에 연결되고, 그에 따라, 각각의 셀은 비트 라인에 간접적으로 연결되며 액세스를 위해서는 스트링의 나머지 셀을 활성화할 것이 요구되는) "NAND" 아키텍처로 배열된다.
플로팅 게이트 메모리 셀은 통상적으로, 셀을 높은 임계 전압 상태화하면서, CHE(channel hot carrier injection)에 의해 플로팅 게이트로 전자를 주입하는 것에 의해 프로그램되고, 기판으로부터 핫홀 주입(hot hole injection)에 의해 소거될 수 있다. 다른 방법으로, 플로팅 게이트 메모리 셀은, Fowler-Nordheim 터널링에 의해 기판으로부터 그리고 기판으로 전자를 터널링하여 셀을 프로그램 또는 소거 임계 상태화하는 것에 의해 프로그래밍 및 소거될 수도 있다. 양자의 메커니즘은 상당한 전력량, 및 게이트 절연층을 가로질러 높은 전계를 배치하여 디바이스 특징 및 신뢰도에서 부작용을 초래할 수 있는, 메모리 디바이스에서의 높은 양 전압 및 음 전압의 발생을 요구한다.
CHE, 핫홀 주입 및 Fowler-Nordheim 터널링에서의 문제점은, 그것의 동작을 위해 요구되는 고에너지가 디바이스 재료를 손상시켜, 메모리 셀 수명 및 내구성(endurance)을 감소시킨다는 것이다. 또한, 그것은 많은 양의 전력을 소비할 수도 있는데, 이는, 휴대용 디바이스에서 문제가 된다. 또한, 고전압 및 전계는 어레이 및 어레이 지원 회로의 디바이스 사양 확장성(device feature scalability)을 제한하고, 결과적 디바이스의 기입, 판독 및 소거 속도를 상당히 감소시킨다. 특히, 플래시 메모리 디바이스 유형의 경우, CHE 전자 주입은 인터페이스 상태(interface states)를 발생시킬 수 있고, 디바이스 상호 컨덕턴스(transconductance)를 열화시킬 수 있으며, 전하 보존 및 판독 교란에 영향을 미치는 백-터널링(back-tunneling)을 강화할 수 있다. Fowler-Nordheim 터널링 및 핫홀 주입은 터널링 절연체에서의 고정된 전하 중심, 및 포획층에서의 얕은 트랩(shallow traps) 및 결함을 발생시킴으로써, 안정한 결합(stable bonds)을 파괴하고 궁극적으로 (디바이스 내구성을 106 프로그래밍/소거 사이클 미만의 통상적인 수명으로 제한하면서) 디바이스의 절연체/유전체 특성을 열화시킬 수 있다. 그러한 고전력, 고전압, 느린 액세스 속도, 제한된 내구성 및 확장의 어려움이, 가장 일반적으로 이용되는 비휘발성 메모리 디바이스의 통상적인 특징이다.
이상적 또는 범용 메모리(ideal or universal memory)는 RAM의 고속, 저전력 및 사실상 무한한 (1012 내지 1015 프로그래밍/소거 사이클) 기입 및 소거 내구성을 비휘발성 메모리의 비휘발성 장기 데이터 보존과 조합할 것이다. 그러한 메모리 디바이스는, 시스템 설계자에 의해, 컴퓨터 시스템 및 휴대용 디바이스에서 RAM 및 ROM/플래시/비휘발성 메모리 양자를 보충하거나 심지어 완전히 대체하는데 이용될 수 있다.
상술한 원인으로 인해, 그리고 본 설명서를 판독하고 이해할 때 당업자에게 명백해질 후술되는 다른 원인으로 인해, 고속 기입/판독/소거 액세스, 저전압 프로 그래밍 및 소거, 저전력 사용, 디바이스 사양 확장성 및 사실상 무한 내구성의 비휘발성 메모리를 허용하는 비휘발성 메모리 셀에 대한 방법 및 장치가 본 기술분야에서 요구된다.
저전압 프로그래밍 및 소거를 높은 전하 보존과 조합하는 이상적 메모리 애플리케이션을 허용하는 비휘발성 플로팅 노드 메모리 셀을 제조하는 것과 관련된 상술된 문제점 및 다른 문제점이 본 발명에 의해 제기되고 다음 설명서를 판독하고 연구하는 것에 의해 이해될 것이다.
본 발명의 실시예에 따른 비휘발성 메모리 디바이스 및 어레이는, 양호한 전하 보존을 위해 높은 전하 차단 장벽 및 깊은 캐리어 포획 사이트를 유지하면서, 저전압의 직접 터널링 프로그래밍 및 소거를 허용하는, 비대칭 터널 장벽의 밴드갭 조작(band-gap engineered) 게이트 스택을 플로팅 노드 메모리 셀에 이용한다. 이로 인해, 본 발명의 메모리 디바이스 실시예는 이상적 또는 범용 메모리 디바이스의 특징을 다룰 수 있다. 또한, 저전압 직접 터널 프로그래밍 및 소거 능력은 게이트 스택 및 결정 격자에 대한 고에너지 캐리어로부터의 손상을 감소시킴으로써, 기입 피로(write fatigue) 및 누설 유출물(leakage issues)을 감소시키고 디바이스 수명을 향상시켜 사실상 무한 내구성(1012 내지 1015 프로그래밍/소거 사이클)을 허용한다. 또한, 본 발명의 실시예의 저전압 프로그래밍 및 소거는 저전압 메모리 어레이 설계 및 메모리 셀 게이트 스택의 좀더 작은 EOT(effective oxide thickness)를 허용함으로써, 저전력, 전압 크기 조정, 및 전반적인 메모리 어레이 다이 면적 감소를 허용하고 프로세스 기술이 향상됨에 따른 디바이스 사양의 추가적 크기 조정을 가능하게 한다. 본 발명의 반전 및 정규 모드 메모리 셀 실시예가 부연된다. 본 발명의 다른 메모리 셀 실시예는 단일 메모리 셀에서의 다중 레벨 비트 저장(multiple levels of bit storage)을 허용한다. NOR 또는 NAND 메모리 아키텍처로 배열된 본 발명의 실시예가 제공된다.
일 실시예로서, 본 발명은 채널 영역에 의해 연결되는, 기판에 형성된, 제1 및 제2 소스/드레인 영역, 채널 영역 및/또는 제1 및 제2 소스/드레인 영역 위에 형성된 2개 이상의 서브층(sub-layer)들을 포함하는 비대칭 밴드갭 터널 절연체층으로서, 2개 이상의 서브층들은 증가하는 전도 대역 오프셋의 층들(layers of increasing conduction band offset)을 포함하는, 비대칭 밴드갭 터널 절연체층, 터널 절연체층 위에 형성된 포획층, 포획층 위에 형성된 전하 차단층, 및 전하 차단층 위에 형성된 제어 게이트를 포함하는 비휘발성 메모리 셀을 제공한다.
다른 실시예로서, 본 발명은 행들(rows) 및 열들(columns)로 형성된 복수의 비휘발성 메모리 셀을 포함하는 비휘발성 메모리 어레이, 메모리 인터페이스, 그리고 메모리 인터페이스 및 비휘발성 메모리 어레이에 연결된 제어 회로를 포함하는 비휘발성 메모리 디바이스를 제공한다. 복수의 비휘발성 메모리 셀 중 하나 이상은 채널 영역에 의해 연결되는, 기판에 형성된, 제1 및 제2 소스/드레인 영역, 채널 영역 및/또는 제1 및 제2 소스/드레인 영역 위에 형성된 2개 이상의 서브층들의 비대칭 밴드갭 터널 절연체층으로서, 2개 이상의 서브층들은 증가하는 대역 오프셋의 층을 포함하는, 비대칭 밴드갭 터널 절연체층, 터널 절연체층 위에 형성된 포획층, 포획층 위에 형성된 전하 차단층, 및 전하 차단층 위에 형성된 제어 게이트를 포함한다.
또 다른 실시예로서, 본 발명은 하나 이상의 비휘발성 메모리 디바이스에 연결된 프로세서를 포함하는 시스템을 제공한다. 하나 이상의 비휘발성 메모리 디바이스는 행들 및 열들로 형성된 복수의 비휘발성 메모리 셀을 포함하는 비휘발성 메모리 어레이, 메모리 인터페이스, 그리고 메모리 인터페이스 및 비휘발성 메모리 어레이에 연결된 제어 회로를 포함한다. 복수의 비휘발성 메모리 셀 중 하나 이상은, 채널 영역에 의해 연결되는, 기판에 형성된, 제1 및 제2 소스/드레인 영역, 채널 영역 및/또는 제1 및 제2 소스/드레인 영역 위에 형성된 2개 이상의 서브층들의 비대칭 밴드갭 터널 절연체층을 포함하고, 2개 이상의 서브층들은, 증가하는 전도 대역 오프셋의 층을 포함하는, 비대칭 밴드갭 터널 절연체층, 터널 절연체층 위에 형성된 포획층, 포획층 위에 형성된 전하 차단층, 및 전하 차단층 위에 형성된 제어 게이트를 포함한다.
추가 실시예로서, 본 발명은, 기판 위에 제1 및 제2 소스/드레인 영역을 형성하는 단계로서, 제1 및 제2 소스/드레인 영역은 중재 채널 영역(intervening channel region)을 규정하는 단계, 채널 영역 위에 형성된 2개 이상의 서브층들의 터널 절연체층을 형성하는 단계로서, 2개 이상의 서브층들은 증가하는 전도 대역 오프셋의 층을 포함하는 단계, 터널 절연체층 위에 포획층을 형성하는 단계, 포획층 위에 전하 차단층을 형성하는 단계, 및 전하 차단층 위에 제어 게이트를 형성하는 단계를 포함하는, 비휘발성 메모리 셀 구조를 형성하는 방법을 제공한다.
또 다른 추가 실시예로서, 본 발명은 채널 영역에 의해 연결되는, 기판에 형성된, 제1 및 제2 소스/드레인 영역, 채널 영역 및/또는 제1 및 제2 소스/드레인 영역 위에 형성된 전하 차단층, 전하 차단층 위에 형성된 포획층, 포획층 위에 형성된 2개 이상의 서브층을 포함하는 비대칭 밴드갭 터널 절연체층으로서, 2개 이상의 서브층들은 증가하는 전도 대역 오프셋의 층을 포함하는 비대칭 밴드갭 터널 절연체층, 및 비대칭 밴드갭 터널 절연체층 위에 형성된 제어 게이트를 포함하는 반전 모드 비휘발성 메모리 셀을 제공한다.
다른 실시예도 설명되고 청구된다.
도 1A 및 도 1B는 본 발명의 실시예에 따른 정규 모드 메모리 셀 및 대역도(band diagram)를 상술하는 도면.
도 1C 및 도 1D는 본 발명의 실시예에 따른 반전 모드 메모리 셀 및 대역도를 상술하는 도면.
도 2는 본 발명의 실시예에 따른 메모리 디바이스의 시스템을 상술하는 도면.
도 3A 및 도 3B는 본 발명의 실시예에 따른 NOR 및 NAND 아키텍처 메모리 어레이를 상술하는 도면.
바람직한 실시예에 대한 다음의 상세한 설명에서는, 본 명세서의 일부를 형 성하고 본 발명이 실시될 수 있는 바람직한 구체적 실시예들이 일례로써 도시되는 첨부 도면에 대한 참조가 이루어진다. 이 실시예들은 충분히 상세하게 설명되어 당업자가 본 발명을 실시하는 것을 가능하게 하고, 다른 실시예들이 이용될 수도 있다는 것과, 본 발명의 정신 및 범위를 벗어나지 않으면서, 논리적, 기계적 및 전기적 변경이 이루어질 수도 있다는 것이 이해될 수 있어야 한다. 앞서 사용된 그리고 다음의 설명에서 사용되는 웨이퍼 및 기판이라는 용어는 임의의 베이스 반도체 구조(base semiconductor structure)를 포함한다. 양자는 당업자에게 널리 주지되어 있는 다른 반도체 구조 뿐만 아니라 SOS(silicon-on-sapphire) 기술, SOI(silicon-on-insulator) 기술, TFT(thin film transistor) 기술, 도핑 및 비도핑 반도체, 베이스 반도체에 의해 지지되는 실리콘의 에피택셜층을 포함하는 것으로 이해되어야 한다. 더 나아가, 다음의 설명에서 웨이퍼 또는 기판에 대한 참조가 이루어질 때, 선행 프로세스 단계는 베이스 반도체 구조에 영역/접합(regions/junctions)을 형성하는데 이용되었을 수도 있다. 따라서, 다음의 상세한 설명이 제한적인 의미로 해석되어서는 안되며, 본 발명의 범위는 특허청구범위 및 그 등가물에 의해서만 정의된다.
본 발명의 실시예에 따른 비휘발성 메모리 디바이스 및 어레이는 비대칭 터널 장벽을 갖춘 밴드갭 조작 게이트 스택의 플로팅 노드 메모리 셀에서의 이용을 용이하게 한다. 이들 비대칭 터널 장벽 플로팅 노드 메모리 셀은 NOR 또는 NAND 아키텍처 메모리에서의 저전압 직접 터널링 프로그래밍 및 소거를 허용한다. 또한, 비대칭 밴드갭 게이트 메모리 셀 스택은 양호한 전하 보존을 위한 높은 전하 차단 장벽 및 깊은 캐리어 포획 사이트(deep carrier trapping sites)를 포함한다. 이로 인해, 본 발명의 메모리 디바이스 실시예는 이상적 또는 범용 메모리 디바이스의 특징에 의해 동작할 수 있다. 또한, 저전압 직접 터널 프로그래밍 및 소거 능력은 게이트 스택 및 결정 격자에 대한 고에너지 캐리어로부터의 손상을 감소시킴으로써, 기입 피로 및 누설 유출물을 감소시키고 디바이스 수명을 향상시켜 사실상 무한 내구성(1012 내지 1015 프로그래밍/소거 사이클)을 허용한다. 또한, 본 발명의 실시예의 저전압 프로그래밍 및 소거는 저전압 메모리 어레이 설계 및 메모리 셀 게이트 스택의 좀더 작은 EOT(effective oxide thickness)를 허용함으로써, 저전력, 전압 크기 조정, 전반적인 메모리 어레이 다이 면적 감소를 허용하고, 프로세스 기술이 향상됨에 따른 디바이스 사양의 추가적 크기 조정을 가능하게 한다. 본 발명의 반전 및 정규 모드 메모리 셀 실시예가 상술된다. 본 발명의 다른 메모리 셀 실시예는 단일 메모리 셀에서의 다중 레벨 비트 저장을 허용한다. NOR 또는 NAND 메모리 아키텍처로 배열된 본 발명의 실시예가 제공된다.
비휘발성 메모리가 시스템에서 범용 메모리 디바이스로서 RAM 및 ROM 양자의 역할을 이행하기 위해, 비휘발성 메모리는 제한된 기입/소거 내구성, 높은 동작 전압, 높은 전력 요구 사항, 및 제한된 액세스 속도라는 비휘발성 메모리의 현행 제한들을 극복해야 한다. 이를 위해, 비휘발성 메모리는 일반적으로 다음의 요구 사항: 그것의 판독, 기입, 또는 소거 동작을 수행하기 위한 단지 2x 내지 3x를 넘지 않는 공급/논리 동작 전압; 사실상 무한 내구성(1012 내지 1015 프로그래밍/소거 사 이클)을 가질 것; 그것이 휴대용 디바이스에서는 전원 차단된 배터리일 수 있도록, 제한된 전력 인출을 가질 것; 판독 및 기입 동작을 위해 (RAM 액세스와 유사하도록 나노초(nanoseconds) 범위의) 높은 액세스 속도를 가질 것; 그리고 저장된 데이터를 (비휘발성 메모리 디바이스를 위한 현행 표준인) 10년 이상 동안 보유할 것을 이행해야 한다. 그러한 이상적 비휘발성 메모리는, 현재에 그리고 미래에, 고전압 고려로 인해 디바이스 사양 크기 조정 및 전반적 설계 아키텍처에서 제한받지 않으면서, 좀더 낮은 내부 동작 전압으로부터도 이점을 취할 것이라는 점에 주목해야 한다. 또한, 본 발명의 실시예와 같은, 비휘발성 메모리가 액세스 속도를 위한 범용 메모리 디바이스의 이러한 요구 사항에 근접한다면, 많은 경우, 시스템 아키텍처 및 설계는, 그것이 여전히 범용 메모리로서 사용될 수 있도록 하기 위해, 변경될 수 있다는 것에 주목해야 한다. 그러한 아키텍처 및 설계 변경은 본 명세서를 이용하는 당업자에게 명백할 것이고, 다중-레벨 메모리 아키텍처, 메모리 시스템 판독 및 기입 캐싱(caching), 온칩(on-chip) 기입 캐싱, 및 메모리 인터리빙을 포함하지만, 그것으로 제한되는 것은 아니다.
앞서 언급된 바와 같이, 현재의 비휘발성 메모리 디바이스는, 그것의 동작 특성으로 인해, 일반적으로 범용 메모리로서 기능할 수 없고, 컴퓨터 시스템 또는 휴대용 디바이스에서 RAM 및 ROM 양자의 역할을 이행할 수 없다. 현재의 대다수 비휘발성 메모리 디바이스는, CHE, 핫홀, 또는 Fowler-Nordheim 터널링을 이용해 발생하는 프로그래밍 및/또는 소거 동작을 위해 10V 내지 20V의 전압이 공급되거나 내부적으로 발생될 것을 요구한다. (1.8 V 내지 2.5 V의 현재의 일반적 공급 전압 /논리 레벨의 5x 내지 10x 이상인) 이러한 고전압 요구 사항 때문에, 디바이스의 전력 요구 사항은 프로그램 또는 소거 동작 중에 상당히 높다. 또한, 고전압이 외부에서 공급되지 않으면, (전하 펌프와 같은 내부 공급 회로를 통한) 고전압의 내부 발생은 그 자체로 불충분하고 전력 소모적이다.
현 세대의 비휘발성 메모리 디바이스에 의해 요구되는 높은 프로그래밍 및 소거 전압은, 이 전압에 의해 발생되는 높은 전계를 견딜 수 있기 위해, 개개 메모리 셀의 채널 폭 및 EOT가 비교적 커야 한다는 것도 알려준다. 이것은 결과적 메모리 어레이의 사이즈를 증가시키고 집적 회로 프로세싱 향상으로 인해 수행될 수 있는 크기 조정량(amount of scaling)을 제한한다. 또한, 비휘발성 메모리 디바이스의 지원 회로 또한 상승된 전압을 수용하도록 설계되어야 한다. 고전압으로 인해 증가되는 산화물 두께, 디바이스 분리 요구 사항, 크기 조정 제한, 절연 우물, 고전압 회로 설계 및 다른 회로 조정은 통상적으로 결과적 메모리 디바이스 레이아웃의 사이즈를 현재의 비휘발성 메모리 디바이스에서의 40% 내지 50%만큼 증가시킨다. 더 나아가, 메모리 셀의 큰 EOT, 내부 전압 발생, 고전압 지원 회로 설계 및 현 세대 비휘발성 메모리 디바이스의 다른 특성으로 인해, 액세스 속도는 일반적으로, RAM 디바이스에 비해 상당히 느리다. 특히, 기입 및 소거 동작은 통상적으로, DRAM에서의 기입 동작의 나노초 실행 대신에, 밀리초 내지 마이크로초로 실행된다. 또한 상기에서 상술된 바와 같이, 요구되는 고전압, 전계, 및 고에너지 캐리어에 의해 현 세대 비휘발성 메모리 디바이스에 의해 발생되는 높은 누설 전류량 및 현 세대 비휘발성 메모리 디바이스의 메모리 셀 및 다른 디바이스에 대해 이루어지는 재료 손상 또한 일반적으로, 전반적인 비휘발성 메모리 디바이스의 내구성 및 그것의 예상되는 유효 수명(현재의 비휘발성 메모리 디바이스에서 통상적으로 106 프로그래밍/소거 사이클)을 제한한다.
앞서 언급된 바와 같이, 종래 기술의 플로팅 게이트 메모리 셀은 통상적으로 FET(Field Effect Transistor) 디바이스이다. 이 디바이스는 통상적으로, 소스, 드레인 및 제어 게이트 접속을 가진 3 터미널 디바이스로서 형성된다. 통상적인 플로팅 게이트 메모리 셀에서는, 반대 불순물 도핑(opposite impurity doping)의 소스 및 드레인 영역이 불순물 도핑 실리콘 기판에 형성되어 채널 영역에 의해 분리된다(통상적인 NFET 트랜지스터는 P 도핑 기판에 N+ 도핑된 소스/드레인 영역을 가질 것이고, PFET 트랜지스터는 N 도핑 기판에 P+ 소스/드레인을 가질 것이다). 플로팅 게이트 또는 플로팅 노드 메모리 셀의 게이트 스택은 통상적으로 채널 영역 및/또는 소스 및 드레인 영역의 부분들 위에 형성되고 통상적으로 터널 절연층, 플로팅 게이트 또는 플로팅 노드층, 전하 차단 절연층 및 제어 게이트층의 연속 층을 포함한다. 게이트 스택은, 제어 게이트에 인가되는 전압에 의해, 채널에서의 소수 캐리어 형성 및 채널을 통한 소스로부터 드레인까지의 캐리어 흐름 제어를 허용한다. 플로팅 게이트 또는 플로팅 노드는 통상적으로 (플로팅 게이트로서의 폴리실리콘(polysilicon)과 같은) 도전성 재료 또는 (플로팅 노드로서의 질화물(nitride)와 같은) 비도전성 전하 포획층으로 형성되고, 터널 및 전하 차단 절연층 사이에서 전기적으로 절연된다. 제어 게이트는 통상적으로 알루미늄, 텅스텐, 이리듐, 폴리 실리콘, 또는 다른 도전성 재료로 형성된다. 제어 게이트를 퇴적하기 전에, 선택적으로, 화학적 패시베이션층(chemical passivation layer)으로서 기능하는 도전성 서브층이 도포될 수도 있다. 이러한 패시베이션층은 통상적으로 TaN, TiN, HfN, 또는 IrO2의 박막(thin film)으로 이루어진다.
FET의 전기 구조를 채널과 제어 게이트 사이에서 살펴 보면, FET의 전기 구조는 커패시터의 전기 구조이다. 충분한 전압이 제어 게이트를 가로질러 인가되면, 채널은 캐리어의 채널을 형성할 것이고 FET는 그것의 소스로부터 드레인 영역으로 전류를 전도할 것이다. 플로팅 게이트 메모리 셀 FET에서, 채널, 플로팅 게이트 및 제어 게이트 사이에 형성되는 전기 구조는 직렬로 연결된 2개 커패시터의 전기 구조와 등가이다. 이것 때문에, (전하 주입 또는 터널링에 의해) 절연층을 통해 캐리어를 이동시키는 것에 의해 플로팅 게이트에 배치/포획되는 전하는 플로팅 게이트 메모리 셀 FET의 유효 임계 전압(Vth; 채널 영역에 캐리어의 채널이 형성되어 FET가 그것의 소스로부터 드레인 영역으로 전류를 전도하기 시작할 때, 제어 게이트 및 채널을 가로질러 인가되는 전압)을 변경한다. 플로팅 게이트로부터 전하를 포획 또는 제거하는 것에 의해 임계 전압을 변경할 수 있는 이 능력은, 메모리 셀 FET의 프로그래밍되고 프로그래밍되지 않은 상태(programmed and unprogrammed states)에서 메모리 셀 FET를 통해 그것의 소스로부터 드레인으로 흐르는 상이한 전류를 감지하는 것에 의해, 플로팅 게이트 메모리 셀에 데이터 값이 저장되고 판독될 수 있게 한다. 플로팅 노드 메모리 셀 FET는, 전하가 플로팅 게 이트를 대체하는 비도전성 포획층에 저장된다는 것을 제외하면, 플로팅 게이트 메모리 셀 FET와 유사하게 동작한다. NROM과 같은, 비도전성 포획층의 일부 플로팅 노드 메모리 셀은 국지적으로 각각의 소스/드레인 영역 부근에 그리고/또는 위쪽에(near and/or above) 캐리어를 포획하는 것에 의해 1개 비트 이상의 데이터가 메모리 셀에 저장될 수 있게 하고, 전기적으로 소스 또는 드레인으로서 사용되는 소스/드레인 영역을 전환하는 것에 의해 데이터의 상이한 비트가 판독될 수 있게 한다.
종래의 플로팅 게이트 메모리 셀 FET의 절연층은, 메모리 셀이 (10년 시주기 이후에, 통상적으로 원래 저장된 전하량의 50% 내지 75%가 보존되도록 설정된) 요구되는 전하 보존 주기를 허용할 수 있도록 하기 위해, 충분한 전하 차단 능력을 가져야 한다. 종래의 플로팅 게이트 메모리 셀에서, 이것은, 포획된 전하의 누설 및 백-터널링을 방지하는, 효과적인 터널 장벽이 되기에 충분한 두께 및 충분히 높은 전도 대역을 가진 재료의 (이용되는 절연체 재료의 가장 일반적인 형태로 인해 산화물층으로도 공지되어 있는) 절연체층을 형성하는 것에 의해 실현된다. 종래의 플래시 메모리 셀 디바이스는 통상적으로, 비교적 두꺼운 SiO2 터널 절연체층 산화물 및 ONO(산화물-질화물-산화물)의 스택을 제어 게이트와 플로팅 게이트 사이의 전하 차단층 매질(charge blocking layer medium)로서 이용한다. 이러한 전통적 플래시 메모리 셀들에 대한 (플로팅 게이트/노드 FET의 용량성 특성(capacitive characteristics)에 영향을 미치는) 전체 게이트 스택의 통상적인 EOT는 일반적으 로 150nm 내지 200nm 두께 범위이다. 플로팅 게이트 메모리 셀의 이 절연층이 지나치게 얇거나 충분히 높은 전도 대역을 가진 재료로 형성되지 않으면, 포획된 전하는 누설 전류를 통해 또는 직접 터널링에 의해 플로팅 게이트 또는 플로팅 노드로부터 디바이스 밖으로 누설될 것이다. 이러한 누설 전류가 증가함에 따라, 플로팅 게이트 디바이스는, 그것이 주기적으로 리프레시(refresh)되어야 하거나 그것의 저장된 전하 데이터 내용이 사라지거나 손실될 것이라는 점에서, 점점 비휘발성 메모리같지 않게 그리고 점점 (DRAM과 같은) 휘발성 메모리 디바이스처럼 기능한다.
이처럼 높은 절연체 두께 및 터널 장벽 때문에, 제어 게이트로부터 채널에 이르는 FET의 EOT는 비교적 높고, 그에 따라, 종래의 플로팅 게이트 메모리 셀을 프로그래밍 및/또는 소거하는데 이용되어야 하는 전압(집적 회로 프로세스 기술의 현재의 90-100nm 사양 사이즈에 대해 12V 내지 20V)은 통상적으로 디바이스의 공급 전압(1.2V 내지 5V)보다 훨씬 높다. 그 결과, 그러한 고전압은 전하 펌프 회로에 의해 내부적으로 발생되거나 특수한 외부 소스로부터 별도로 공급되어야 한다. 그처럼 비교적 높은 전압의 이러한 사용은, 앞서 언급된 바와 같이, 결과적 메모리의 사이즈를 40% 내지 50%만큼 증가시킬 수 있고 메모리 디바이스의 가공 비용에 상당한 영향을 미칠 수 있는 특수한 설계 및 레이아웃을 요구한다. 더 나아가, 이러한 고전압의 사용은 소거 및 프로그래밍에 이용되는 에너지를 크게 증가시킬 수 있고, 그에 따라, 메모리 디바이스의 전력 요구 사항을 증가시킨다. 또한, 고전압 요구 사항은, 이 또한 앞서 상술된 바와 같이, 절연체층의 재료에 대한 손상을 증가시킴으로써, 메모리 디바이스에 대해 증가된 전하 누설 및 좀더 짧은 유효 수명(전반적 인 프로그래밍/소거 사이클의 좀더 적은 횟수)을 초래할 수 있다. 또한, 이러한 높은 프로그래밍 및 소거 전압에 의해 발생되는 비교적 높은 전계는, 제조 프로세스가 향상됨에 따라, 부분들에 대한 임의의 미래의 사양 사이즈 감소를 제한한다.
앞서 언급된 바와 같이, 비휘발성 메모리 셀의 다른 유형은 플로팅 노드 FET(field effect transistor)로 이루어고, 이에 의해 전하는 FET의 게이트-절연체 스택의 일부로서 통합되는 얇은 유전체층의 재료 속성의 트랩(traps) 특성이라고 하는 국지적 결함 사이트(local defect sites)에 저장된다. 디바이스의 이 유형은, 앞서 언급된 플로팅 또는 매립형 게이트 디바이스와 달리, 매립형 트랩 디바이스(embedded trap devices)로서 분류된다. 매립형 트랩 디바이스는, 일반적으로, 좀더 낮은 프로그램 전압을 요구하고, 이용되는 게이트 절연체 스택의 좀더 낮은 EOT 및 그것의 구성에 이용되는 상이한 재료로 인해 다소 높은 프로그램 속도 및 내구성을 나타낸다.
현재의 다수 메모리 디바이스에 널리 이용되는 매립형 트랩 디바이스의 제1 공통 유형은, 인터페이스, 및 포획 절연체(trapping insulator)의 벌크 양자에 전하가 저장되는 포획 절연체를 사용한다. 이 종류의 디바이스는 일반적으로 "SONOS(silicon(기판)-oxide-nitride-oxide-silicon(게이트))" 게이트 스택을 이용하는데, 이 경우, 질화물이 포획 절연체이다. 좀더 최근에 개발된 매립형 트랩 디바이스의 제2 유형으로서 "나노-결정(nano-crystal)" 또는 "나노-도트(nano-dot)" 매립형 트랩 디바이스가 공지되어 있다. 이 유형에서는, 실리콘, 게르마늄, 또는 금속 결정 또는 도트가, 질화물을 대체하여, (SiO2 또는 다른 유전체와 같은) 절연체층에 매립된다. 나노-결정과 연관된 결함 또는 트랩이, 이 유형의 디바이스에서의 전하 저장의 중심이 된다.
상술된 매립형 트랩 디바이스의 양자에서, 게이트 절연체 스택의 EOT는 종래의 플로팅 게이트 유형 디바이스에 대한 최소 EOT의 거의 절반으로 감소될 수 있다. 따라서, 매립형 트랩 디바이스의 프로그램 전압은 종래의 플로팅 게이트 메모리 셀의 그것에 비해 거의 2(2x)의 팩터만큼 감소될 수 있다. 이것의 결과로서, 매립형 트랩 디바이스는 일반적으로, 향상된 집적 프로세싱 기술의 개발과 함께 더욱 크기 조정 가능할 것으로 생각된다. 이 향상은 이용되는 전하 주입 메커니즘, CHE 또는 Fowler-Nordheim 터널링과 무관하게 성립한다. 그러나, 상기 전하 주입 메커니즘과 연관된 높은 캐리어 에너지는 (감소된 레벨이기는 하지만) 종래의 플로팅 게이트 메모리 셀 디바이스의 그것과 유사한 방식으로 그러한 디바이스의 신뢰도 및 내구성을 여전히 제한한다.
종래의 플로팅 게이트 및 앞서 논의된 매립형 트랩 메모리 셀과 디바이스는, CHE 또는 핫홀 주입으로서 공지되어 있는, 프로그래밍 및 소거를 위한 기판과 플로팅 게이트 사이의 고에너지("핫") 전하 수송을 수반한다. CHE/핫홀 프로그래밍 및 소거에서, 제어 게이트 및 채널을 가로질러 배치되는 전계는 채널로 또는 채널로부터 플로팅 게이트 또는 포획층으로 캐리어(홀/전자)를 주입하기에 충분할 정도로 높다. 핫 캐리어의 에너지 일부는 실리콘 기판과 게이트 산화물 사이의 인터페이 스 격자로 전달된다. 결과적으로, 다수의 기입-소거 사이클 이후에, 인터페이스 연결은 파괴되고 인터페이스 특징은 열화된다. 따라서, 핫 전하 수송은 실리콘-산화물 인터페이스에서 표면 상태(surface states)를 발생시키고, FET 상호 컨덕턴스(Gm)를 열화시키는 것, 플로팅 게이트로부터의 저장된 전하 손실(즉, 보존 손실)을 강화하는 것, 및 디바이스의 내구성(즉, 동작 가능 기입-소거 사이클)을 감소시키는 것에 의해, 디바이스에 부정적인 영향을 미치는 국지적 약점을 게이트 산화물에 생성한다.
Fowler-Nordheim 터널링에 의한 프로그래밍 및 소거는 절연체층의 전도 장벽을 통한 캐리어의 FE(field enhanced) 양자 역학적 터널링에 의해 메모리 셀의 플로팅 게이트/포획층에 캐리어를 배치하거나 메모리 셀의 플로팅 게이트/포획층으로부터 캐리어를 제거하도록 동작한다. 그 결과, Fowler-Nordheim 터널링은 CHE 또는 핫홀 주입보다 감소된 전계 및 전압에서 발생한다. 그러나, 터널링을 유도하는데 필요한 레벨로 전기 필드를 올리기 위해 상승된 전압이 요구되므로, 캐리어에 의해 획득되는 에너지는 여전히 높고, 메모리 셀 내구성 및 유효 디바이스 수명을 감소시키면서, 디바이스 재료의 손상을 야기할 수 있다. 특히, Fowler-Nordheim 터널링은 터널링 절연체에서의 고정된 전하 중심, 및 포획층에서의 얕은 트랩 및 결함을 발생시킬 수 있고, 그에 따라, 안정한 결합을 파괴하고 궁극적으로는 디바이스 절연체의 유전체 특성을 열화시킨다. 요구되는 높은 전압 및 전류로 인해, 프로그래밍 및 소거 중의 전력 소모 또한 Fowler-Nordheim 터널링 디바이스에서의 여전히 중요한 팩터이다.
앞서 언급된 바와 같이, 현 세대의 플래시 기술과 연관된 고전압 요구 사항 및 더 높은 누설 전류의 양자는 결과적 디바이스의 내구성, 신뢰도, 전력 및 동작 속도에 부정적인 영향을 미치기 시작하였다. 높은 프로그래밍 및 소거 전압은, 게이트 절연체 스택을 가로질러 높은 전계를 생성하여, 게이트 절연체 산화물 열화를 초래한다. 이러한 게이트 절연체 산화물 열화는 디바이스 비휘발성(보존) 신뢰도에 영향을 미치고 전반적인 디바이스 내구성을 제한한다. 높은 전계 또한, 디바이스 사양 외형이, 현 세대를 능가하여 축소될 수 있는 양을 심각하게 제한한다. 높은 프로그램 전압 또한, 선택된 비트와 동일한 워드 라인(또는 비트 라인)의 인접한 미선택 비트 사이에 또는 인접한 워드 라인이나 비트 라인 사이에 강한 용량성 크로스-커플링(cross-coupling)을 도입하는 것으로 공지되어 있다. 이러한 크로스-커플링은 전반적인 메모리 디바이스 속도 및 크기 조정에서 핵심 쟁점이 되어 왔다. 크로스-커플링 쟁점은 통상적으로, 전압 레벨이 증가되거나, 전압 레벨에서의 상응하는 감소 없이 메모리 디바이스 사양이 더 작게 크기 조정됨에 따라, 증가한다.
종래의 SONOS 유형의 플래시 메모리 셀 디바이스에서 또는 나노-결정 트랩을 사용하는 플래시 메모리 셀 디바이스의 경우, 터널 산화물 두께는, (논리 레벨이 적절하게 감지될 수 있도록 하기 위해, 원래 포획된 전하의 충분한 비율, 통상적으로 50% 내지 75%가 폐기 시에(at end-of-life) 보존된다고 가정하면) 85℃에서 여전히 약 10년의 전하 보존을 보장하면서, 일반적으로 약 4nm로 감소될 수 있고 전하 차단 산화물/NO층의 EOT는 약 5-6nm로 감소될 수 있다. 이것은, 약 10nm의 전 반적인 최소 게이트 스택 EOT를 설정하고, 그에 따라, lOO㎲ 내지 1ms 범위의 합리적인 프로그래밍 속도를 가정하면서, 그러한 디바이스를 위한 하한(low end)에서 약 10V의 프로그램 전압 레벨을 설정한다. 상기 터널 산화물 두께의 경우, 프로그래밍 중의 전자 수송은 통상적으로 Fowler-Nordheim 터널링에 의해 발생한다. 그러나, 프로그래밍 속도를 충족시키기 위해, 초기 전자 전류 밀도는 통상적으로, 실제로 가능한 프로그래밍 전압 감소량을 제한하면서, 터널 산화물을 가로지르는 전계가 10E6 V/cm를 초과할 것을 요구하는, 1E-3 A/cm2를 초과해야 한다. 상기 산화물 두께는 통상적으로, 저장된 전자에 대해 1E-12 A/cm2보다 작은 반전 누설 전류도 허용할 것이고, 이로 인해, 결과적 디바이스는 85℃에서의 10년의 전하 보존 요구 사항을 충족시킬 수 있다.
종래의 플로팅 게이트 또는 플로팅 노드 메모리 셀에서의 터널 산화물 두께가 3.2nm 미만으로 크기 조정되면, 수송은 직접 터널링에 의해 발생한다. 전자가 (SONOS 디바이스를 위해서는 통상적으로 3.2eV인) 에너지 장벽을 초과하기에 충분한 에너지를 획득해야 하는 Fowler-Nordheim 터널링에 의한 수송과 달리, 직접 터널링은 터널링 거리에 지수적으로 의존하고 상당히 낮은 전자 에너지에서 발생한다. 따라서, 터널 산화물이 아주 얇을 경우(예를 들어, 1nm-1.5nm), 전자 전류 밀도는 크기의 차수가 많이 높을 수 있다. 따라서, 전자 수송이 직접 터널링에 의해 발생할 수 있다면, 프로그래밍 전력이 상당히 감소될 수 있을 뿐만 아니라 프로그래밍 속도도 향상될 수 있다. 그러나, 앞서 언급된 바와 같이, 아주 얇은 터널 산 화물의 경우, 백-터널링의 가능성 또한 얇은 산화물에 의해 통상적으로 증가하므로, 반전 누설 또한 아주 높다. 그에 따라, 그러한 순수 직접 터널링(pure direct tunneling) 디바이스의 보존은 저장된 전하를 상당한 임의의 시구간 동안 보유한다는 비휘발성 요구 사항을 충족시키는데 실패하고, 이는 디바이스가 실패했으며 (메모리 상태의 빈번한 리프레싱을 이용하지 않으면서) 효력있는 비휘발성 메모리 디바이스로 간주될 수 없다는 것을 의미한다.
상술된 원인 때문에, 종래의 플래시, SONOS, 또는 나노-결정 메모리 셀과 같은, 산화물-기반 비휘발성 메모리 셀 디바이스는 전압, 전력 및 속도의 확장에 있어 제한된다. 추가적으로, 산화물 절연층을 가로질러 요구되는 높은 전계 때문에, 그러한 산화물-기반 디바이스 또한 신뢰도 및 내구성이 제한된다.
일반적으로, 범용 메모리 디바이스 동작 특성을 충족시키기 위해, 비휘발성 메모리 셀 디바이스는, 긴 보존, 향상된 내구성 및 신뢰성을 나타내는 동시에, 수용 가능하게 낮은 전압 및 전력에서 빠른 액세스 속도로 프로그래밍 및 소거되어야 한다. 이를 위해, 비휘발성 메모리 셀 디바이스는 통상적으로 다음의 요구 사항을 충족시켜야 한다:
1) 전체 게이트 절연체 스택의 EOT는 저전압 동작 및 속도를 위해 2nm 내지 6nm의 범위여야 한다.
2) 최대의 초기 프로그램 평균 전계는 7.5E6 V/cm이하여야 한다.
3) 프로그래밍 중의 전자 전류 밀도는 1E-3 A/cm2보다 아주 커야 한다.
4) 보존 중의 전자 누설 전류 밀도는 1E-12 A/cm2보다 작아야 한다.
5) 전자 포획 밀도는 적당한 최소 논리 상태 분리(minimum adequate logical state separation)에 대해 원하는 Vt 시프트를 용이하게 하기 위해 5E12/cm2보다 커야 한다.
이 요구 사항을 충족시키기 위해, 본 발명의 실시예는 포획층으로의 또는 포획층으로부터의 캐리어의 직접 터널링에 의해 메모리 셀의 저전압 프로그래밍 및 소거를 허용하는 밴드갭 조작 게이트 스택을 이용한다. 본 발명의 밴드갭 조작 게이트 스택은, 직접 터널층을 가로지르는 감소된 전압 강하(reduced voltage drop)에서 프로그래밍하는 동안 아주 높은 전자 전류 밀도를 제공하기 위해, 증가하는 전도 대역 오프셋 및 증가하는 K(유전 상수) 값의 직접 터널층의 다수 층을 가진 비대칭 터널 장벽을 통합하여, 앞서 기술된 2) 및 3)의 요구 사항을 이행한다. 깊은 전하 포획 중심(deep charge trapping centers)과 증가하는 대역 오프셋의 비대칭 터널 장벽의 조합은 요구되는 전하 보존을 촉진하기 위한 큰 반전 터널링 장벽을 제공함으로써, 상기 4)의 요구 사항을 이행한다. 전하 포획 재료 및 매립되는 나노-결정의 적절한 선택은, 전체 게이트 스택층의 유전 상수 값이 1)의 요구 사항을 이행하는 것을 지원하면서, 5)의 요구 사항 이행을 가능하게 한다.
앞서 기술된 바와 같이, 캐리어의 직접 터널링에서, 캐리어는, 플로팅 게이트/포획층으로 낮은 에너지 조건하에서 양자 역학적으로 터널링된다. 반전 직접 터널링 동작의 제한을 극복하기 위해, 본 발명의 실시예의 게이트 스택은 증가하는 밴드갭 오프셋 및 높은 K 값으로써 밴드갭 조작되는 재료의 다수 층을 이용해 비대칭 밴드갭 터널 절연체층을 형성한다. 이러한 비대칭 밴드갭 터널 절연체층은 일 방향 전하 수송에 아주 효율적이지만, 반전 수송 방향에서는, 큰 장벽을 나타내면서, 매우 느려진다. 비대칭 밴드갭 터널 절연체층은, 비대칭 밴드갭 터널 절연체층에 대한 밴드갭의 계단식 내부 전계(stepped internal fields)를 이용해 그것을 가로질러 프로그램 전계가 인가될 때, 디바이스의 포획층으로의 저전압 직접 터널링을 허용하는 한편, 동일한 계단식 밴드갭 오프셋 및 높은 K의 유전체는 그렇게 포획된 전하에 큰 밴드갭 및 그에 따른 큰 에너지 장벽을 제공하여 백-터널링을 방지하고, 요구되는 장기 전하 보존을 유지한다.
이러한 직접 터널링 프로그래밍 및 소거 때문에, 본 발명의 실시예는, 본 발명의 실시예가 아주 낮은 전력 및 낮은 프로그래밍 전압에서 동작될 수 있게 하면서, 전체적으로 낮은 EOT의 절연체 스택을 가진 비휘발성 메모리 셀을 제공한다. 또한, 본 발명의 실시예의 저전압 프로그래밍 및/또는 소거 동작은 절연체층을 통한 캐리어의 터널링/주입으로 인한 디바이스 재료에서의 손상을 감소시킨다(주입된 캐리어는 "쿨(cool)"하여 격자 또는 재료 연결(material bonds)에 영향을 미치기에 충분한 에너지를 결코 획득하지 못한다). 또한, 본 발명의 실시예는, 메모리가 결과적 메모리 디바이스의 어레이 및 지원 회로에서 좀더 작은 EOT와 저전압 레이아웃 및 설계를 이용할 수 있게 하는 것에 의해, 향상된 크기 조정을 허용한다.
본 발명의 실시예의 밴드갭 조작 터널링 매질은, 직접 터널층을 가로지르는 감소된 전압 강하에서 프로그램하는 동안 아주 높은 전자 전류 밀도를 제공함으로 써 높은 속도의 저전력 프로그램을 허용하기 위해, (뒤따르는 터널층 각각이 선행 층보다 좀더 높은 전도 대역 에너지 레벨을 갖는) 증가하는 전도 대역 오프셋 및 증가하는 K(유전 상수) 값의 직접 터널층의 다수 층으로 이루어진다.
종래에 구성된 정규 모드 메모리 셀(정규 게이트-절연체 스택 또는 NGIS)의 경우, 전하 차단층 및 터널층 배치는, 전하 차단층이 제어 게이트와 플로팅 노드 사이에 위치하고 터널 절연체가 채널과 플로팅 노드 사이에 위치하도록, 게이트-절연체 스택에서 위치된다. 이러한 배열에서, 전하 수송은 프로그래밍 및 소거 중에 채널과 포획층(플로팅 노드) 사이에서 주로 발생한다. 동작시에, 계단식 밴드갭 배열은, 인가된 전계가 낮은 상태에서, 채널에서 포획층까지 층에서 층으로의 전자의 직접 터널링을 용이하게 한다. 포획층까지의 터널링 이후에, 조합된 비대칭 계단식 에너지 장벽, 긴 백 터널 거리(long back tunnel distance), 및 선택적인 깊은 레벨 전하 트랩은 기판으로의 전하 누설을 감소시켜 비휘발성 사용을 위한 적당한 전하 보존을 제공하는 기능을 한다. 높은 K의 전하 차단층 및 패시베이션층 또한 본 발명의 그러한 실시예를 위한 게이트 스택에 통합되어, 포획층으로부터 제어 게이트로의 낮은 전하 누설을 유지한다.
본 발명의 다른 실시예에서는, 깊은 고밀도 트랩을 포함하고 있는 포획층에 나노-결정이 매립되어, 쿨롱 차단(coulomb blockade) 및 양자 한정(quantum confinement)의 역효과를 최소화하면서, 논리 레벨 분리를 향상시키고 저장 전하를 증가시키는 큰 포획 전하 밀도를 제공한다. 깊은 트랩 및/또는 나노-결정의 사용은 포획층에 깊은 양자 우물(deep quantum wells)을 제공하는 것에 의해, 포획된 전하가 포획층으로부터 탈출하거나 그것을 통과해 백-터널링하기 위해 극복해야 하는 전위 장벽을 더 증가시켜서, 전하 보존을 더 증가시킨다.
본 발명의 상기 정규 모드 메모리 셀 실시예를 프로그래밍하는 것은, 채널 및 제어 게이트를 가로질러 전압을 제공하여 다수 터널층을 가로질러 전계를 인가하고 채널로부터 포획층으로의 전자의 직접 터널링을 유도하는 것에 의해 실현된다. 다중-비트 저장에서, 전압은, 선택된 소스/드레인 영역에 직접적으로 인접한 포획층으로 전자를 터널링하면서, (소스로서 기능하는 선택된 소스/드레인 영역 및 드레인으로서 기능하는 제2 소스/드레인 영역으로 메모리 셀 FET가 동작되는 상태에서) 선택된 소스/드레인 영역과 제어 게이트 사이에 인가된다. 그 다음, 메모리 셀은 제1 및 제2 소스/드레인 영역(선택된 소스/드레인 영역은 드레인으로서 기능하고 제2 소스/드레인 영역은 소스로서 기능함)의 동작 기능을 반전하는 것에 의해 판독된다.
본 발명의 상기 정규 모드 실시예에서의 소거는 또한 직접 터널링에 의해 실현된다. 소거 동작은 또한 직접 터널링에 의한 것이지만, 에너지 장벽은 터널층에 존재하는 비대칭 계단식 장벽으로 인해 연속적으로 좀더 높아져, 기입 동작과 비교할 때 상대적으로 좀더 느린 소거 속도를 초래한다. 상승된 음 전압(negative voltage)이, 다수 터널층을 가로질러 전계를 인가하면서, 채널 및 제어 게이트를 가로질러 인가됨으로써, 포획층으로부터 채널로의 전자의 직접 터널링을 유도하여 메모리 셀을 소거한다. 앞서 언급된 바와 같이, 이러한 직접 터널링 소거는, 비대칭 밴드갭 터널 절연체의 조합된 전체 두께 및 장벽을 통해 터널링해야 하기 때문 에, 동작 시에 직접 터널 프로그래밍 동작보다 통상적으로 더 느리다. 더 높은 전압이 인가되어 소거 동작을 가속할 수도 있지만, 이것은 디바이스 구조 손상을 증가시키는 효과를 가질 것이다. 동시에, 메모리 셀이 대기 상태일 경우, 포획된 전자는 전도 대역으로 진입하기에 충분한 에너지를 상정할 수 없기 때문에, 비대칭 장벽은 전하 보존을 상당히 향상시킨다. 그러나, 비트의 큰 블록이 병렬로 소거되는 경우, 상대적으로 느린 소거는, 블록 소거 동작을 이용하는 것에 의해 상쇄될 수 있다.
저전압 직접 터널링 소거가 비대칭 밴드갭 터널 절연체로 인해 직접 터널 프로그래밍보다 상대적으로 느린 속도이기는 하지만, 비휘발성 디바이스 소거는 통상적으로 빈번하지 않으며, 블록 소거 기반 디바이스에서, 비휘발성 디바이스 소거는, 상술된 바와 같이, 병렬 기반으로 수행될 수 있다는 것에 주목해야 한다. 또한, 본 발명의 실시예의 메모리 셀 소거는 종래의 핫홀 주입, Fowler-Nordheim 터널링, 또는 제어 게이트로부터의 홀의 향상된 터널링에 의해서도 실현될 수 있다는 것에 주목해야 한다.
또한, 대역 조작 터널층 뿐만 아니라 게이트 패시베이션층의 적절한 선택도 소거 동작 중의 제어 게이트로부터의 동시적 홀 주입을 통해 소거 속도를 향상시키는데 이용될 수 있다는 것에 주목해야 한다. 소거의 이 형태에서는, 밴드갭 조작 전하 차단 절연층이 제어 게이트와 포획층 사이에 형성되어, 적절한 제어 게이트 전압 레벨에서, 제어 게이트로부터 포획층으로의 효율적이고 향상된 홀 터널링을 허용한다. 상기 전압 레벨에서, 충전된 포획층에 포획된 전자들 사이에서, 전하 차단층을 가로질러 제어 게이트까지 유효 전계가 확립됨으로써, (전자보다 높은 유효 질량을 가진) 홀이 전하 차단층을 가로질러 효율적으로 터널링된다. 홀 터널링 및 포획에 의해 점점 더 많은 포획 전자가 포획층으로부터 보상됨에 따라, 전하 차단층을 가로지르는 제어 게이트와 포획층 사이의 유효 전계는, 포획층이 방전되거나 보상될 때(이 시점에서, 제어 게이트로부터 포획층으로의 홀 터널링 및 채널로부터 포획층으로의 전자 터널링의 균형잡힌 대기 상태(balanced steady state)가 확립된다)까지 감소한다. 이러한 균형잡힌 대기 상태의 결과로서, 메모리 셀 소거는 자기-제한적(self-limiting)이고 메모리 셀 과소거(overerasure)의 가능성이 감소된다. 홀 주입을 통한 메모리 셀 소거의 그러한 방법은, 양자가 공동 양수되는, 2005년 5월 12일에 "BAND-ENGINEERED MULTI-GATED NON-VOLATILE MEMORY DEVICE WITH ENHANCED ATTRIBUTES"라는 명칭으로 출원된 미국특허출원 제11/127,618호 및 2004년 8월 31일에 "ASYMMETRIC BAND-GAP ENGINEERED NONVOLATILE MEMORY DEVICE"라는 명칭으로 출원된 미국특허출원 제6,784,480호에서 상술된다.
반전 모드 메모리 셀(반전 게이트-절연체 스택 또는 RGIS)의 경우에는, 전하 차단층 및 터널층 배치가 게이트-절연체 스택에서 반전됨으로써, 이제, 전하 차단층은 채널과 플로팅 노드사이에 위치하고 터널 절연체는 제어 게이트와 플로팅 노드 사이에 위치한다. 이 배열에서, 전하 수송은 프로그래밍 및 소거 중에 제어 게이트와 포획층(플로팅 노드) 사이에서 주로 발생한다. 그러한 반전 모드 메모리 셀의 프로그래밍은, 프로그래밍될 셀의 제어 게이트가 낮은 전위 또는 그라운드 전위(low or ground potential)로 유지되어 있는 동안, 기판에 전압을 제공하는 것에 의해 실현된다. 제어 게이트로부터의 향상된 전자 주입, 증가하는 전도 대역 오프셋 및 증가하는 K 값으로 인한, 직접 터널층을 통한 증가된 수송, 및 포획층의 깊은 포획 중심에서의 후속 포획이 프로그램 요구 사항을 이행한다. 그 결과, 프로그래밍된 셀(programmed cell)의 임계치가 상승되어 데이터가 저장된다. 판독은 정규 모드 메모리 셀과 유사한 방식으로 실현된다.
반전 모드 메모리 셀의 경우, 소거는, 기판이 낮은 (심지어 약간 음의) 전위 또는 그라운드 전위로 유지되는 동안, 제어 게이트에 적절한 양 전위를 인가하는 것에 의해 실현된다. 소거 중에, 포획층으로부터의 전자는 직접 터널링에 의해 제어 게이트로 복귀한다. 블록 소거는 정규 모드 메모리 셀 디바이스와 유사하게 다소 감소된 소거 속도를 상쇄한다. 소거 상태의 판독은 정규 모드 디바이스에서 수행된 것과 유사한 방식으로 실현된다.
반전 모드 메모리 셀은, 프로그래밍 및 소거 동작 모두가 양 전압만으로 실현될 수 있고, 그에 의해, 공급 회로를 간략화할 수 있다는 점에서, 정규 모드 메모리 셀에 비해 이점을 가진다. 또한, 대역 조작 전하 차단층 뿐만 아니라 채널과 전하 차단층 사이의 (SiO2 및 실리콘 기판의 미만족 연결(dangling bonds)을 포화시키는데 이용될 수 있는 굴절율 γ=1.5의 산소-풍부(oygen-rich) SiON과 같은) 채널 패시베이션층의 적절한 선택도 소거 동작 중에 채널로부터의 동시 홀 주입을 통해 소거 속도를 향상시키는데 이용될 수 있다.
실시예의 초점 중 많은 부분이 주로 정규 모드 메모리 셀에 대한 것이지만, 반전 모드 메모리 셀 또한 범용 메모리 디바이스를 제공하는 것에 관한 본 발명의 기본 개념을 동등하게 채택한다는 것에 주목해야 한다. 더 나아가, 실제 구현에서, 반전 모드 메모리 셀은 속도-전력-밀도 트레이드오프(speed-power-density tradeoffs)에서 정규 모드 메모리 셀에 비해 소정의 이점을 나타낼 수 있다.
직접 터널링에 의해 전자를 수송하는 것에 의한 이러한 프로그래밍 및 소거로 인해, 본 발명의 실시예는 종래의 플래시 메모리 셀 및 디바이스에 비해 더 낮은 크기 차수의 전력을 소비할 수 있다. 전자가 하나의 직접 터널층으로부터 낮은 장벽 에너지의 연속층을 통해 후속 터널층으로 직접적으로 터널링하기 때문에 기입 속도는 상당히 향상된다.
앞서 언급된 바와 같이, 본 발명의 실시예의 터널 절연층 영역은 증가하는 전도 대역 오프셋 및/또는 증가하는 유전체 K 값의 유전체 재료의 2개 이상의 층으로 이루어져, 터널층을 통한 캐리어의 방향성 있는 비대칭 직접 터널링 효율성(directionally asymmetric direct tunneling efficiency)을 허용한다. 유전체 재료의 층은, 그것이, 증가하는 밴드갭 오프셋 및, 바림직하게는, 좀더 높은 K의 유전체 재료로 배열되어 결과적 메모리 셀의 EOT를 감소시키는데 도움이 된다면, 흔히 이용되는 임의의 절연체 재료(산화물, 혼합 산화물, 질화물, 산화질화물, 혼합 산화질화물, 또는 실리케이트)로부터 선택될 수 있다. 이러한 절연체 재료의 일례로는 실리콘 디산화물(SiO2), 티타늄 디산화물(TiO2), 하프늄 산화물(HfO2), 지르코늄 산화물, 프라세오디뮴 산화물(Pr2O3), 알루미나(Al2O3), 하프늄 및 알루미늄 의 혼합 산화물, 하프늄 및 티타늄의 혼합 산화물, 하프늄 및 실리콘의 혼합 산화물, 실리콘 산화질화물(SiON), SiN, AlN, HfN, 하프늄 및 실리콘의 혼합 산화질화물 등을 들 수 있지만, 그것으로 제한되는 것은 아니다. 증가하는 밴드갭 오프셋 유전체 재료의 층은 통상적으로, ALD(atomic layer deposition) 또는 적절한 다른 퇴적 프로세스를 이용하는 제조 프로세싱 중에, 메모리 셀의 채널 영역 위에 퇴적된다.
예를 들어, 터널 영역은 3개 층의 터널층 구조로, 실리콘 기판 위에 ALD 성장된, SiO2(밴드갭 9eV, K=3.9)의 하나 이상의 모노층, 이어서 실리콘 질화물(SiN, 대역 오프셋 1.03eV, K=7) 또는 알루미나(Al2O3, 대역 오프셋: 4.5eV, K=1O)의 하나 이상의 모노층, 이어서 HfO2(대역 오프셋: 1.65eV, K=24) 또는 Pr2O3(대역 오프셋: 1.9eV; 밴드갭 3.9eV; K=30) 또는 TiO2(대역 오프셋 3.15eV; K=60)의 하나 이상의 모노층(mono-layers)의 합성물(composite)일 수도 있다. 2층 터널 구조는 SiO2/Pr2O3 또는 SiO2/TiO2, SiO2/ HfO2 등으로 이루어질 수 있다. 본 발명의 실시예의 다른 2, 3, 또는 그 이상 층의 비대칭 밴드갭 터널 영역도 또한 가능하고 이는 본 명세서를 이용하는 당업자에게 명백할 것이므로, 상기 일례가 제한적인 것으로 생각되어서는 안된다는 것에 주목해야 한다.
또한, 본 발명의 일 실시예에서, 비대칭 밴드갭 터널층의 연속층은, 터널층 합성물의 유효 EOT를 최소화하고 터널층 각각을 가로지르는 전압 강하를 최적화하 기 위해, 증가하는 대역 오프셋을 가질 뿐만 아니라 더 높은 K 값과 증가된 직접 터널 두께의 재료를 갖는다는 것에도 주목해야 한다. 본 발명의 실시예에서, 저전압 동작에 대하여, 합성물 터널층의 물리적 두께는, 약 3nm 또는 그 이하로 그리고 EOT는 약 1.5nm 또는 그 이하로 설계되는 것이 바람직할 수 있다. 예를 들어, 통상적인 터널층은 0.8nm의 SiO2 + 1nm의 SiN + 1nm의 HfO2(EOT=1.6nm), 또는 0.8nm의 SiO2 + 1nm의 HfO2 + 1.5nm의 Pr2O3(E0T=1.3nm), 또는 0.8nm의 SiO2 + 1nm의 HfO2 + 2nm의 TiO2(E0T~=1.2nm)로 이루어질 수도 있다.
보존 및 전하 밀도를 향상시키기 위해, 텅스텐, 실리콘, 게르마늄, 코발트, 백금, 금, 이리듐, 및 팔라듐을 포함하지만, 그것으로 제한되는 것은 아닌, 소정의 금속 또는 반도체 나노-도트 또는 나노-결정을 포함하는 금속 나노-결정 메모리 디바이스가 큰 일함수(work function) 차이로 인해 금속-절연체 인터페이스에서 깊은 에너지 포획 사이트를 제공하는데 이용되어 왔다. 그러나, 그러한 디바이스는, (전자가 포획층 내의 인접한 포획 사이트 사이에서 터널링하거나 실리콘으로 백 터널링하는 것을 방지하는) 양자 구속 효과로 인해 포획된 전하의 효과적인 보존을 용이하게 하기 위해 최적 도트 사이즈 및 도트 분리를 요구한다. 또한, (같은 전하가 서로 반발하는) 쿨롱 차단은, 매 나노-도트당 다수 전하 포획이 방지될 것을 필요로 하면서, 전하 보존을 더욱 열화시킬 수 있다.
사실상 하나의 전자가 모든 이용 가능 나노-도트 포획 사이트에 포획되고, 나노-도트 사이즈 및 분리가 양자 구속의 역효과를 감소시키도록 최적화되도록 쿨 롱 차단이 최소화되면, 나노-도트 포획층의 유효 전하 포획 밀도는 나노-도트의 실제 밀도와 상관없이 약 1E12/cm2 내지 2E12/cm2로 제한된다. 따라서, 종래의 나노-도트 또는 나노-결정 디바이스에 대한 유효 전하 포획 밀도는 제한적이다. 이러한 유효 전하 포획 밀도 제한은, 자연적으로 발생하는 고밀도의 깊은 트랩도 포함하는, SiN, AlN, Ta2O5, TiO2, 또는 SiON과 같은, 절연 포획층에 나노-결정이 최적 외형 및 분포로 매립된다면, 극복될 수 있다. 또한, 이 포획층이 높은 K의 재료로 형성된다면, 전체 스택의 EOT도 감소될 것이다.
상기 개념은 본 발명의 일 실시예에서의 포획 매질에 대해 이용된다. 이 접근 방법에서, 포획 매질은, 실리콘 산화질화물(SiON, 트랩 깊이: Et > 1.2eV, 굴절율 ~1.8, K=7) 또는 HfO2(트랩 깊이: Et=1.5eV, K=24), 실리콘 질화물(Si3N4, 트랩 깊이: Et = 1.OeV, 굴절율 = 2.0, K=7), 실리콘-풍부 실리콘 질화물, 탄탈륨 산화물(Ta2O5, Et = 2.7eV, K = 26), 알루미늄 질화물(AlN, 트랩 깊이 > 1.0eV, K=1O) 또는 TiO2(트랩 깊이: Et = 0.9eV; K=60)와 같은, 많은 수의 자연 발생적인 포획 사이트를 가진 적절한 두께의 절연체로 이루어질 수 있다. 그 다음, 포획 매질에는, 포획 사이트의 수를 좀더 증가시키기 위해, 1.5nm 내지 4nm 범위의 사이즈인 텅스텐, 실리콘, 게르마늄, 코발트, 백금, 이리듐, 금, 또는 팔라듐을 3.5nm 내지 5nm 분리시켜 포함할 수 있지만, 그것으로 제한되지 않는, 나노-결정/나노-도트가 매립된다.
앞서 언급된 바와 같이, 상기 일례에서 이용되는 실리콘 산화질화물(SiON)는 추가적 전하 포획 사이트를 제공한다. 질소-풍부 SiON은 약 38%-40%의 실리콘 원자 농도, 약 20%의 산소 원자 농도, 및 약 40%의 질소 원자 농도를 가짐으로써, 약 7의 유전 상수, 약 γ=1.8의 굴절율 및 8E12-1E13/cm2의 전하 포획 밀도를 갖는 포획층을 발생시킨다. 상기 SiON에서, 깊은 에너지 트랩은 실리콘 산화질화물에서의 더 높은 농도의 Si-O-N 연결 "결함"과 연관된다. 본 발명의 실시예의 그러한 포획층은, 쿨롱 차단 또는 양자 구속으로 인한 보존에 대한 역효과없이, 5E12/cm2 내지 1E13/cm2의 원하는 범위에 해당되는 유효 전하 밀도를 제공할 것이다. 다른 전하 포획 절연체 재료 또한, 본 발명의 실시예에서 전하 포획층으로서 이용될 수도 있다는 것에 주목해야 한다.
본 발명의 일 실시예에서, 전하 차단층은, 게이트 스택의 전체적인 EOT를 최소화하는 것을 도우면서, 큰 전자 에너지 장벽을 제공하고 포획된 전하의 제어 게이트로의 직접 터널링을 방지하기 위해서, 6nm 이상 두께의 Al2O3(K=1O), Pr2O3(K=30) 또는 TiO2(K=60)와 같은, 높은 K의 유전체 재료층의 단일층 또는 합성물층으로 이루어지는 것이 바람직하다. 앞서 언급된 바와 같이, 제어 게이트로부터 전하 차단층을 통한 홀 또는 전자 캐리어의 터널링 또는 주입을 허용하는 것에 의해, 메모리 셀의 포획층 또는 플로팅 게이트에 포획된 전하에 저장된 데이터의 소거를 허용하는 전하 차단층이 개시되어 왔다. 그러나, 산화물, 혼합 산화물, 질 화물, 산화질화물, 혼합 산화질화물, 및 실리케이트 군(family)들로부터의 절연체를 포함하는, 하지만 그것에 제한되지 않는, 다수의 절연체가 본 발명의 실시예의 전하 차단층에 이용될 수 있다.
반전 모드 디바이스에서, 유사한 개념이, 실리콘 기판 상부에 퇴적되는 전하 차단층에 적용된다. 실리콘-게이트 절연체 인터페이스를 패시베이트(passivate)하기 위해, 높은 K의 전하 차단층(예를 들어, Al2O3 또는 Pr2O3)이 퇴적되기 전에, SiO2 또는 SiON의 1개 내지 3개 모노층이 이용될 수도 있다. 그러한 인터페이스는 고정된 음 전하를 제공하여, 프로그래밍 및 소거 중에, 기판으로부터의 전자 주입을 감소시킨다는 추가 이점을 가진다.
본 발명의 실시예의 제어 게이트는 통상적으로, 그 위에 폴리실리콘 게이트나 (알루미늄, 이리듐, 또는 텅스텐과 같은) 임의의 다른 적절한 금속 게이트가 형성되어 있는 (프로세스 통합을 위한) HfN, TiN, IrO2 또는 TaN의 얇은 패시베이팅 도전성 서브층(thin passivating conductive underlayer)으로 이루어진다.
상기 재료들 및 명세로써 제작된 본 발명의 실시예의 게이트 스택에 대한 총 EOT는 통상적으로 (게이트 전극 두께를 제외하고) 10nm 이상의 물리적 두께와 함께 EOT=2.5nm 내지 EOT=6.5nm일 것이고, 1.5V 정도의 낮은 프로그래밍 전압 및 1.0E6V/cm2 정도의 낮은 평균 전계를 가질 것이다. 이로 인해, 본 발명의 실시예의 메모리 셀 및 디바이스는 현재의 다른 메모리 디바이스에서는 이용 불가능한 전압 확장성 및 저전력 소비 레벨을 제공할 수 있다.
정규 모드 디바이스의 경우, 도 1A는, 본 발명의 실시예에 따른 정규 모드 메모리 셀(100)의 게이트 스택 구조의 물리적 단면을 상술하고 도 1B는 대응하는 밴드갭 도면을 상술한다. 도 1A에서는, NFET 메모리 셀(100)이 기판(102)에 형성되는 것으로 도시된다. 메모리 셀(100)은, 채널 영역(108)과 접촉하고 있는 제1 및 제2 소스/드레인 영역(104, 106) 및 채널 영역(108) 위에 형성된 게이트 스택(110)을 가진다. 게이트 스택(110)은 채널 영역(108) 위에 형성된 터널 절연체층(112), 터널 절연체층(112) 위에 형성된 포획층/플로팅 노드(114), 포획층(114) 위에 형성된 전하 차단층(116), 선택적 패시베이션층(117), 및 제어 게이트(118)를 포함한다. 터널 절연체층(112)은 비대칭 계단식 밴드갭 프로파일을 제공하기 위해 적층된 2개 이상의 재료층을 포함한다. 또한, 본 발명의 다른 정규 모드 메모리 셀 실시예는 깊은 트랩 및 매립된 금속 나노-결정의 포획층(114), 및 높은 K의 전하 차단층(116)을 제공할 수 있다.
구체적으로, 일 실시예에서, 터널 절연체층(112)은 3개 재료층을 포함하는데, 약 9eV의 밴드갭을 가진 0.5nm SiO2(K=4)의 제1층이, 약 1.1eV의 밴드갭을 가진 채널 영역(108) 및 실리콘 기판(102) 위에 형성된다. 1nm SiN(대역 오프셋 1.03eV, K=7) 또는 Al2O3(밴드갭: 8.8eV, K=1O)의 제2층이 SiO2의 제1층 위에 형성된다. 그리고, 1nm HfO2(밴드갭: 4.5eV, K=24)의 제3층이 제2층 위에 형성된다.
포획층(114)은, 3.5-4.0nm의 코발드 나노-도트가 매립되어 있는 5-7nm TiO2(약 3.15eV의 밴드갭, K=60) 층으로 형성되어, 거의 0.3nm의 결과적 EOT를 가진 다. 대안적으로, 포획층은 깊은 트랩(Et>1.OeV)을 포함하고 있는 적절한 두께의 알루미늄 질화물(AlN, K=15) 또는 (약 γ=1.8의 굴절율 및 K=7의) 질소-풍부 SiON의 단일층일 수도 있다. 전하 차단층(116)은 0.67nm 정도의 낮은 EOT를 갖는 1Onm Al2O3(밴드갭: 8.8eV, K=1O), Pr2O3(밴드갭: 3.9eV, K=30), TiO2(밴드갭: 3.15eV, K=60)로 형성된다. 그 다음, 제어 게이트(118)는 통상적으로 폴리실리콘, 텅스텐, 이리듐, 또는 알루미늄으로 형성되고, 전하 차단층(116) 위에 형성된, HfN, TaN, IrO2 또는 TiN의 얇은 층과 같은, 초기 패시베이션층을 포함할 수 있다.
다른 실시예에서도, 터널 절연체층(112)은 3개 재료층을 포함하는데, 약 9eV의 밴드갭을 가진 0.5nm SiO2(K=4)의 제1층이, 약 1.1eV의 밴드갭을 가진, 채널 영역(108) 및 실리콘 기판(102) 위에 형성된다. 1nm SiN(대역 오프셋 1.03eV, K=7) 또는 산소-풍부 실리콘 산화질화물, SiON(약 γ=1.55의 굴절율, 밴드갭 7.3eV, 및 K=5) 또는 Al2O3(밴드갭: 8.8eV, K=1O)의 제2층이 SiO2의 제1층 위에 형성된다. 그리고, 1.5nm HfO2(밴드갭: 4.5eV, K=24)의 제3층이 제2층 위에 형성된다. 이러한 3개층의 유효 EOT는 1.32nm 정도로 낮을 수 있다. (약 γ=1.55의 굴절율을 가진) 산소-풍부 실리콘 산화질화물(SiON)는 46% 이상의 산소 원자 농도를 갖는 한편, 그것의 실리콘 원자 농도는 33% 이하이다. (약 γ=1.8의 굴절율을 가진) 대응하는 질소-풍부 실리콘 산화질화물(SiON5)는 25% 이하의 산소 원자 농도를 갖는 한편, 질소 원자 농도는 약 40%이다.
포획층(114)은, 3.5-4.0nm의 코발트 나노-도트가 매립되어 있는 6nm의 HfO2층으로 형성되어, 0.3nm의 결과적 EOT를 가진다. 전하 차단층(116)은 0.67nm의 EOT를 갖는 1Onm TiO2(K=60)로 형성된다. 그리고, 게이트 전극(118)은 패시베이션층(117)으로서의 1Onm TiN 및 도핑된 폴리실리콘으로 형성된다.
상기 일례에 대한 게이트 스택(110)의 조합된 총 EOT는 2.3nm 정도로 낮을 수 있고, 총 물리적 절연체 두께는 19nm이다. 그러한 디바이스는 다음의 특성: 프로그래밍 전압 +/-1.5V; 터널층으로의 전압 연결: 0.86V(연결 계수: 0.574); 포획 밀도: 5E12/cm2 보다 큼; 논리 분리: 디바이스당 0.5V(100 전자 포획/저장)보다 큼; 및 평균 프로그래밍/소거 전계: lE6V/cm2보다 작음을 산출할 것이다.
앞서 상술된 바와 같이, 산화물, 혼합 산화물, 질화물, 산화질화물, 혼합 산화질화물, 및 실리케이트 군들로부터의 절연체를 포함하지만, 그것에 제한되지 않는, 다수 절연체가 본 발명의 실시예의 터널층에 이용될 수 있다는 것에 주목해야 한다.
반전 모드 디바이스의 경우, 도 1C는, 본 발명의 실시예에 따른 반전 모드 메모리 셀(150)의 게이트 스택 구조의 물리적 단면을 상술하고 도 1D는 대응하는 밴드갭 도면을 상술한다. 도 1C에서는, 반전 모드 NFET 메모리 셀(150)이 기판(152) 상에 형성되는 것으로 도시된다. 메모리 셀(150)은 채널 영역(158)과 접촉하고 있는 제1 및 제2 소스/드레인 영역(154, 156) 및 채널 영역(158) 위에 형성 된 게이트 스택(160)을 가진다. 게이트 스택(160)은 채널 영역(158) 위에 형성된 전하 차단층(166), 전하 차단층(166) 위에 형성된 포획층/플로팅 노드(164), 포획층(164) 위에 형성된 터널 절연체층(162), 및 터널 절연체층(162) 위에 형성된 제어 게이트(168)를 포함한다. 선택적 패시베이션층(167)이 터널 절연체층(162)과 제어 게이트(168) 사이에 형성된다. 인터페이스 상태를 감소시키는 SiO2 또는 산소-풍부 SiON과 같은 다른 선택적 패시베이션층(170)이 채널 영역(158) 및 전하 차단층(166) 사이에 형성될 수 있다. 터널 절연체층(162)은 비대칭 계단식 밴드갭 프로파일을 제공하기 위해 적층된 2개 이상의 재료층을 포함한다. 본 발명의 다른 반전 모드 메모리 셀 실시예는 또한, 깊은 트랩 및 매립된 금속 나노-결정을 포함하는 포획층(164) 및 높은 K의 전하 차단층(166)을 포함할 수 있다.
도 2는, 통상적으로 프로세싱 디바이스 또는 메모리 제어기인 호스트(202)에 연결된 본 발명의 비휘발성 메모리 디바이스(200)를 통합하는 시스템(228)의 간략화된 도면을 나타낸다. 본 발명의 일 실시예에서, 비휘발성 메모리(200)는 NOR 아키텍처 플래시 메모리 디바이스 또는 NAND 아키텍처 플래시 메모리 디바이스이다. 비휘발성 메모리 디바이스(200)는, 각각 프로세싱 디바이스(202)에 연결되어 메모리 판독 및 기입 액세스를 허용하는, 어드레스 인터페이스(204), 제어 인터페이스(206), 및 데이터 인터페이스(208)를 포함하는 인터페이스(230)를 가진다. 본 발명의 실시예에 이용될 수 있는, 조합된 어드레스/데이터 버스와 같은, 다른 메모리 인터페이스(230)가 존재하며, 이는 본 명세서를 이용하는 당업자에게 명백할 것 이라는 것에 주목해야 한다. 본 발명의 일 실시예에서, 인터페이스(230)는, SDRAM 또는 DDR-SDRAM 인터페이스와 같은, 동기식 메모리 인터페이스이다. 비휘발성 메모리 디바이스 내부의 내부 메모리 제어기(210)는 내부 동작: 비휘발성 메모리 어레이(212)의 관리 및 RAM 제어 레지스터 및 비휘발성 소거 블록 관리 레지스터(214)의 업데이트를 지시한다. RAM 제어 레지스터 및 도표(214)는 비휘발성 메모리 디바이스(200)의 동작 중에 내부 메모리 제어기(210)에 의해 이용된다. 비휘발성 메모리 어레이(212)는 메모리 뱅크 또는 세그먼트(216)의 시퀀스를 포함한다. 각각의 뱅크(216)는 논리적으로 (도시되지 않은) 일련의 소거 블록으로 편성된다. 메모리 액세스 어드레스는 비휘발성 메모리 디바이스(200)의 어드레스 인터페이스(204) 상에서 수신되어 행 및 열 어드레스 부분으로 분할된다. 본 발명의 일 실시예에서, 비휘발성 메모리(200)는 호스트(202)에 의해 범용 또는 이상적 메모리로서 이용되어, 시스템(228)의 RAM 및 ROM 양자를 대체한다.
판독 액세스시에, 행 어드레스는, 선택된 메모리 뱅크를 가로질러 메모리 셀의 행/페이지(도시되지 않음)를 선택하고 활성화하는 행 디코딩 회로(220)에 의해 래치(latch)되고 디코딩된다. 메모리 셀의 선택된 행의 출력에서의 인코딩된 비트 값은 로컬 비트 라인(도시되지 않음) 및 글로벌 비트 라인(도시되지 않음)에 연결되고 메모리 뱅크와 연관된 감지 증폭기(222)에 의해 검출된다. 액세스의 열 어드레스는 열 디코딩 회로(224)에 의해 래치되고 디코딩된다. 컬럼 디코딩 회로(224)의 출력은, 개별 판독 감지 증폭기(222)의 출력에 연결되는 내부 데이터 버스(도시되지 않음)로부터 원하는 열 데이터를 선택하고 그것을 메모리 디바이스(200)로부 터 데이터 인터페이스(208)를 통한 전송을 위해 I/O 버퍼(226)에 연결한다.
기입 액세스시에, 행 디코딩 회로(220)는 행 페이지를 선택하고, 열 디코딩 회로(224)는 기입 감지 증폭기(222)를 선택한다. 기입될 데이터 값은 I/O 버퍼(226)로부터 내부 데이터 버스를 경유하여 열 디코딩 회로(224)에 의해 선택된 기입 감지 증폭기(222)에 연결되고 메모리 어레이(212)의 선택된 비휘발성 메모리 셀(도시되지 않음)에 기입된다. 그 다음, 기입 셀은, 정확한 값이 선택된 메모리 셀에 프로그래밍되었다는 것을 확인하는 것으로 판독될 수 있도록, 행 및 열 디코딩 회로(220, 224)와 감지 증폭기(222)에 의해 재선택된다.
앞서 기술된 바와 같이, EEPROM 및 플래시 메모리 어레이 아키텍처의 2가지 일반적 유형은 "NAND" 및 "NOR" 아키텍처이고, 각각의 기본적 메모리 셀 구성이 가진 대응하는 논리 게이트 설계에 대한 유사성 때문에 그렇게 불린다. NOR 어레이 아키텍처에서, 메모리 어레이의 플로팅 게이트 메모리 셀은 RAM 또는 ROM과 유사한 행렬로 배열된다. 어레이 행렬의 플로팅 게이트 메모리 셀 각각의 게이트는 행에 의해 워드 선택 라인(워드 라인)에 연결되고 그것의 드레인은 열 비트 라인에 연결된다. 플로팅 게이트 메모리 셀 각각의 소스는 통상적으로 공통 소스 라인에 연결된다. NOR 아키텍처 플로팅 게이트 메모리 어레이는, 플로팅 게이트 메모리 셀의 게이트에 연결된 워드 라인을 선택하는 것에 의해 플로팅 게이트 메모리 셀의 행을 활성화하는 행 디코더에 의해 액세스된다. 그 다음, 선택된 메모리 셀의 행은, 그 프로그래밍된 상태에 따라, 연결된 소스 라인으로부터 연결된 열 비트 라인으로 상이한 전류를 흘리는 것에 의해, 그것의 저장 데이터 값을 열 비트 라인에 배치한 다. 비트 라인의 열(cloumn) 페이지가 선택되고 감지되며, 개개 데이터 워드가 열 페이지로부터의 감지된 데이터 워드로부터 선택되어 메모리로부터 전달된다.
EEPROM 또는 플래시 NAND 어레이 아키텍처는 또한 그것의 플로팅 게이트 메모리 셀의 어레이를 행렬로 배열함으로써, 어레이의 플로팅 게이트 메모리 셀 각각의 게이트가 행에 의해 워드 라인에 연결된다. 그러나, 각각의 메모리 셀이 소스 라인 및 열 비트 라인에 직접적으로 연결되지는 않는다. 대신에, 어레이의 메모리 셀은 다같이, 통상적으로 각각이 8, 16, 32, 또는 그 이상의 스트링으로 배열되는데, 이 경우, 스트링의 메모리 셀은 다함께 직렬로, 공통 소스 라인과 열 비트 라인 사이에서, 소스에서 드레인(source to drain)으로 연결된다. 이로 인해, NAND 어레이 아키텍처는 비교가능한 NOR 어레이보다 좀더 높은 메모리 셀 밀도를 가질 수 있지만, 일반적으로 좀더 느린 액세스 속도 및 프로그래밍의 복잡도를 갖는다.
NAND 아키텍처 플로팅 게이트 메모리 어레이는, 플로팅 게이트 메모리 셀의 게이트에 연결된 워드 선택 라인을 선택하는 것에 의해 플로팅 게이트 메모리 셀의 행을 활성화하는 행 디코더에 의해 액세스된다. 또한, 스트링 각각의 미선택 메모리 셀의 게이트에 연결된 워드 라인도 구동된다. 그러나, 스트링 각각의 미선택 메모리 셀은 통상적으로, 그것을 통과 트랜지스터(pass transistors)로 동작시켜 그것의 저장된 데이터 값에 의해 제한받지 않는 방식으로 전류를 통과시킬 수 있도록 하기 위해, 더 높은 게이트 전압에 의해 구동된다. 그 다음, 전류는, 판독되도록 선택되는 스트링 각각의 메모리 셀에 의해서만 제한받으며, 직렬로 연결된 스트링의 플로팅 게이트 메모리 셀 각각을 통해 소스 라인으로부터 열 비트 라인으로 흐른다. 이것은 선택 메모리 셀의 행의 전류 인코딩된 저장 데이터 값을 열 비트 라인에 배치한다. 비트 라인의 열 페이지가 선택되고 감지된 다음, 개개 데이터 워드가 열 페이지로부터의 감지된 데이터 워드로부터 선택되어 메모리 디바이스로부터 전달된다.
도 3A는 본 발명의 일 실시예의 EEPROM 또는 플래시 메모리 디바이스의 간략화된 NOR 플로팅 게이트 또는 포획층 메모리 어레이(300)를 도시한다. 도 3A에서, NOR 어레이(300)는 본 발명의 실시예의 플로팅 게이트 또는 포획층 메모리 셀(302)을 비트 라인(312), 소스 라인(314), 워드 라인(306), 및 기판 접속(322)에 연결한다. NOR 어레이(300)의 형성시에, 비트 라인(312) 및 소스 라인(314)은 통상적으로, 기판에 퇴적된 N+ 도핑 영역으로부터 국지적으로 형성되고 채널 영역에 의해 분리된다. 메모리 셀 FET(302)의 각각은, 채널 영역 위에, 그리고 N+ 도핑 영역을 각각 드레인 및 소스로서 이용하는, 비트 라인(312)과 소스 라인(314)의 N+ 도핑 영역의 사이에 형성된 게이트-절연체 스택을 가진다(소스 라인(314)은 다중-비트 셀 어레이에서 제2 비트 라인(312) 접속으로써 교체될 수도 있고, 그에 따라, 메모리 셀을 통한 전류 흐름은 반전될 수도 있다는 것에 주목해야 한다). 앞서 설명된 바와 같이, 게이트-절연체 스택은 채널 영역 상부에 형성된 합성물 비대칭 밴드갭 터널 절연체층, 터널 절연체 상에 형성된 플로팅 게이트/포획층, 포획층 위에 형성된 전하 차단 절연체층, 및 전하 차단 절연체 위에 형성된 (통상적으로 워드 라인(306)에 통합되어 형성되는, 제어 게이트 라인이라고도 알려진) 제어 게이트(306)로 이루어진다. 본 발명의 실시예를 통합하는 다른 NOR 아키텍처 메모리 어레이(300) 구성도 가능하고, 이것은 본 명세서를 이용하는 당업자에게 명백할 것이라는 것에 주목해야 한다.
도 3B는 본 발명의 실시예의 NAND 아키텍처 EEPROM 또는 플래시 메모리 디바이스의 간략화된 NAND 메모리 스트링(320)을 상술한다. 도 3B에서, 본 발명의 실시예의 일련의 플로팅 게이트 또는 포획층 메모리 셀(302)은 다함께 소스에서 드레인으로 연결되어 (통상적으로, 8, 16, 32, 또는 그 이상 셀의) NAND 스트링(320)을 형성한다. 메모리 셀 FET(302)의 각각은, 기판 상부의 합성물 비대칭 밴드갭 터널 절연체층, 터널 절연체층 상에 형성된 플로팅 게이트/포획층, 포획층 위에 형성된 전하 차단 절연체층, 및 전하 차단층 위에 형성된 (통상적으로 제어 게이트 라인으로 형성되는, 워드 라인이라고도 알려진) 제어 게이트(306)로 이루어지는 게이트-절연체 스택을 가진다. N+ 도핑 영역이 각각의 게이트 절연체 스택 사이에 형성되어, NAND 스트링(320)의 셀을 다같이 연결하는 커넥터로서 추가적으로 동작하는, 인접한 플로팅 게이트 메모리 셀의 소스 및 드레인 영역을 형성한다. 게이트 선택 라인에 연결되는 취사 선택적인(optional) 선택 게이트(304;select gates)가 NAND 플로팅 게이트 스트링(320)의 한쪽 끝에 형성되어 NAND 플로팅 게이트 스트링(320)의 반대쪽 끝을 비트 라인(312) 및 소스 라인(314)에 선택적으로 연결한다. NAND 메모리 어레이에서, 도 3B의 NAND 아키텍처 메모리 스트링(320)은 비트 라인(312), 소스 라인(314), 워드 라인(306), 및 기판 접속(322)에 연결될 것이다.
또한, 본 발명의 실시예에 따른 다른 메모리 셀, 메모리 스트링, 어레이, 및 메모리 디바이스도 가능하고 이들은 본 명세서를 이용하는 당업자에게 명백할 것이 라는 점에 주목해야 한다.
양호한 전하 보존을 위해 높은 전하 차단 장벽 및 깊은 캐리어 포획 사이트를 유지하면서, 직접 터널 프로그래밍 및 소거를 허용하는 NOR 또는 NAND 메모리 아키텍처의 플로팅 게이트 메모리 셀에 비대칭 터널 장벽의 비대칭 밴드갭 조작 게이트 스택을 이용하는 비휘발성 메모리 디바이스 및 어레이가 설명되었다. 저전압 직접 터널링 프로그래밍 및 소거 능력은 게이트 스택 및 결정 격자에 대한 고에너지 캐리어로부터의 손상을 감소시켜, 기입 피로 및 누설 유출물을 감소시키고 디바이스 수명을 향상시킨다. 또한, 저전압 프로그래밍 및 소거는 저전압 메모리 어레이 설계 및 메모리 셀 게이트 스택의 더 작은 EOT를 허용하여, 전반적인 메모리 어레이 다이 면적의 감소를 허용하고 프로세스 기술이 향상됨에 따른 디바이스 사양의 추가적 크기 조정을 가능하게 한다. 본 발명의 반전 및 정규 모드 메모리 셀 실시예가 상술된다. 또한, 본 발명의 메모리 셀 실시예는 단일 메모리 셀에서의 다수 비트 저장을 허용하며 감소된 전압을 이용한 프로그래밍 및 소거를 허용한다. 이러한 특성으로 인해, 본 발명의 메모리 디바이스 실시예는, 시스템에서 DRAM 및 ROM 양자를 대체할 수 있는 이상적 또는 범용 메모리 디바이스의 정의 내에서 동작할 수 있다.
본 명세서에서는 특정 실시예가 예시되고 설명되었지만, 당업자라면, 동일한 목적을 실현할 것으로 예상되는 임의 배열이, 도시된 특정 실시예를 대체할 수 있다는 것을 알 수 있을 것이다. 이 애플리케이션은 본 발명의 임의 개조 또는 변형 을 커버하기 위한 것이다. 따라서, 이 발명은 특허청구범위 및 그 등가물에 의해서만 제한된다는 것이 명백하게 의도된다.
Claims (68)
- 비휘발성 메모리 셀로서,채널 영역에 의해 연결되는, 기판에 형성된 제1 및 제2 소스/드레인 영역들;상기 채널 영역 위에 형성되거나, 또는 상기 채널 영역 위에 형성되면서 동시에 상기 제1 및 제2 소스/드레인 영역들 위에도 적어도 일부 형성된 2개 이상의 서브층들을 포함하는 비대칭 밴드갭 터널 절연체층 - 상기 2개 이상의 서브층들은 증가하는 전도 대역(conduction band) 오프셋의 층들을 포함함 -;상기 터널 절연체층 위에 형성된 포획층;상기 포획층 위에 형성된 전하 차단층; 및상기 전하 차단층 위에 형성된 제어 게이트를 포함하고,상기 2개 이상의 서브층의 서브층 각각은 전하 수송을 위한 직접 터널층인, 비휘발성 메모리 셀.
- 제1항에 있어서,하나 이상의 비휘발성 메모리 셀들은 비휘발성 메모리 디바이스의 비휘발성 메모리 어레이의 일부를 형성하고,상기 비휘발성 메모리 디바이스는,행들(rows) 및 열들(column)로 형성된 복수의 비휘발성 메모리 셀을 포함하는 비휘발성 메모리 어레이;메모리 인터페이스; 및상기 메모리 인터페이스 및 상기 비휘발성 메모리 어레이에 연결된 제어 회로를 포함하는 비휘발성 메모리 셀.
- 제2항에 있어서,상기 비휘발성 메모리 디바이스의 상기 메모리 어레이의 상기 복수의 비휘발성 메모리 셀들은 NOR 아키텍처 메모리 어레이 및 NAND 아키텍처 메모리 어레이 중 하나로 배열되는, 비휘발성 메모리 셀.
- 제2항 또는 제3항에 있어서,상기 비휘발성 메모리 디바이스는 시스템의 일부를 형성하고,상기 시스템은,적어도 하나의 비휘발성 메모리 디바이스에 연결된 프로세서를 포함하며,상기 적어도 하나의 비휘발성 메모리 디바이스는,행들 및 열들로 형성된 복수의 비휘발성 메모리 셀을 포함하는 비휘발성 메모리 어레이;메모리 인터페이스; 및상기 메모리 인터페이스 및 상기 비휘발성 메모리 어레이에 연결된 제어 회로를 포함하는 비휘발성 메모리 셀.
- 제1항 또는 제2항에 있어서,상기 터널 절연체층의 상기 2개 이상의 서브층들은 증가하는 전도 대역 오프셋의 유전체 재료의 2개 이상의 서브층을 포함하고,상기 유전체 재료의 2개 이상의 서브층 각각은 산화물, 혼합 산화물, 질화물, 산화질화물, 혼합 산화질화물, 및 실리케이트 중 하나로부터 선택되는, 비휘발성 메모리 셀.
- 제1항 또는 제2항에 있어서,상기 터널 절연체층의 상기 2개 이상의 서브층들은 Al2O3, Pr2O3, TiO2, SiO2, HfO2, ZrO2, SiN, AlN, HfN, 산소-풍부 SiON(1.5의 굴절율), 질소-풍부 SiON(1.8의 굴절율), Hf와 Al의 혼합 산화물, Hf와 Ti의 혼합 산화물, Hf와 Si의 혼합 산화물, 및 Hf와 Si의 혼합 산화질화물 중 하나로부터 선택되는, 비휘발성 메모리 셀.
- 제5항에 있어서,상기 터널 절연체층의 상기 2개 이상의 서브층들은, 제1 및 제2 서브층이 SiO2 및 Pr2O3, SiO2 및 TiO2, 그리고 SiO2 및 HfO2 중 하나인 2개의 서브층들을 포함하는 비휘발성 메모리 셀.
- 제5항에 있어서,상기 터널 절연체층의 상기 2개 이상의 서브층들은, 제1, 제2, 및 제3 서브층이 SiO2, SiN, 및 HfO2; SiO2, HfO2, 및 Pr2O3; SiO2, HfO2, 및 TiO2; SiO2, 산소-풍부 SiON(1.5의 굴절율), 및 HfO2; 그리고 SiO2, Al2O3, 및 HfO2 중 하나인 3개의 서브층들을 포함하는 비휘발성 메모리 셀.
- 제1항 또는 제2항에 있어서,상기 터널 절연체층의 상기 2개 이상의 서브층 각각은 상기 채널 영역 위에 유전 상수(K)의 값이 증가하도록 상기 채널 영역으로부터 연장하여 정렬되는, 비휘발성 메모리 셀.
- 제1항 또는 제2항에 있어서,상기 포획층은 또한 플로팅 게이트, 플로팅 노드, 및 매립된 포획층 중 하나를 포함하는 비휘발성 메모리 셀.
- 제10항에 있어서,상기 포획층은 산소-풍부 실리콘 산화질화물(SiON), 질소-풍부 실리콘 산화질화물(SiON), 알루미늄 질화물(AlN), 실리콘 질화물(SiN), 실리콘-풍부 질화물(SRN), 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 및 티타늄 산화물(TiO2) 중 하나를 더 포함하는 비휘발성 메모리 셀.
- 제1항 또는 제2항에 있어서,상기 포획층은 또한 전하 포획의 깊은 전위 웰(charge trapping deep potential wells)을 포함하는 비휘발성 메모리 셀.
- 제1항 또는 제2항에 있어서,상기 포획층은 또한 금속, 반도체, 실리콘, 질화물, 유도된 인터페이스 상태(induced interface states), 또는 전하 포획 불순물들의 나노-결정들 또는 나노-도트들을 포함하는 비휘발성 메모리 셀.
- 제12항에 있어서,상기 깊은 전위 웰은 또한 실리콘, 게르마늄, 금, 텅스텐, 이리듐, 티타늄, 코발트, 백금, 및 팔라듐의 나노-도트들 또는 나노-결정들 중 하나를 포함하는 비휘발성 메모리 셀.
- 제1항 내지 제3항 중 어느 한 항에 있어서,상기 전하 차단층은 높은 K 유전체의 하나 이상의 서브층들을 포함하는 비휘발성 메모리 셀.
- 제15항에 있어서,상기 하나 이상의 서브층의 각각은 산화물, 혼합 산화물, 질화물, 산화질화물, 혼합 산화질화물, 및 실리케이트 군(fimily)들 중 하나로부터 유래하는 비휘발성 메모리 셀.
- 제16항에 있어서,상기 하나 이상의 서브층 각각은 하프늄 산화물(HfO2), 알루미나(Al2O3), 프라세오디뮴 산화물(Pr2O3), 및 티타늄 산화물(TiO2) 중 하나인, 비휘발성 메모리 셀.
- 제1항 또는 제2항에 있어서,상기 전하 차단층은 홀 또는 전자의 전하 캐리어들을 상기 포획층으로 또는 상기 포획층으로부터 통과시키는 것에 의해 상기 비휘발성 메모리 셀의 소거를 허용하도록 구성된, 비휘발성 메모리 셀.
- 제1항 또는 제2항에 있어서,상기 제어 게이트는 또한 상기 제어 게이트와 상기 전하 차단층 사이에 형성된, HfN, TaN, IrO2, 및 TiN 중 하나를 포함하는 패시베이션층(passivation layer)을 포함하는 비휘발성 메모리 셀.
- 제1항 내지 제3항 중 어느 한 항에 있어서,상기 비휘발성 메모리 셀은,상기 비휘발성 메모리 셀을 터널 절연체층을 통한 캐리어들의 직접 터널링에 의해 프로그래밍하는 것 - 상기 터널 절연체층은 상기 비휘발성 메모리 셀의 채널 영역 위에 형성된 2개 이상의 서브층들을 가진 비대칭 밴드갭 터널 절연체층이고, 상기 2개 이상의 서브층들은 증가하는 전도 대역 오프셋의 재료의 층들을 포함함 -; 및상기 캐리어들을 상기 터널 절연체층 위에 형성된 포획층에 포획하는 것에 의해 프로그래밍되도록 구성된 비휘발성 메모리 셀.
- 제20항에 있어서,상기 캐리어들을 상기 터널 절연체층 위에 형성된 포획층에 포획하는 것은, 다수 비트 저장을 위해 상기 비휘발성 메모리 셀의 소스/드레인 위에 국한된 전하를 포획하는 것을 더 포함하는 비휘발성 메모리 셀.
- 제20항에 있어서,상기 포획층 상에 포획된 상기 캐리어들을 직접 터널링, Fowler-Nordheim 터널링, CHE(channel hot electron) 주입, 및 핫홀(hot hole) 주입 중 하나에 의해 상기 채널 영역으로부터 제거함으로써, 상기 비휘발성 메모리 셀을 소거하는 것을 더 포함하는 비휘발성 메모리 셀.
- 제20항에 있어서,상기 포획층 위에 형성된 전하 차단층을 통해 상기 포획층으로 또는 상기 포획층으로부터 캐리어들을 수송하는 것에 의해 상기 포획층 상에 포획된 상기 캐리어들을 제거함으로써, 상기 비휘발성 메모리 셀을 소거하는 것을 더 포함하는 비휘발성 메모리 셀.
- 비휘발성 메모리 셀 구조를 형성하는 방법으로서,중재 채널 영역을 규정하는 제1 및 제2 소스/드레인 영역을 기판 상에 형성하는 단계;상기 채널 영역 위에 형성된 2개 이상의 서브층들의 터널 절연체층을 형성하는 단계 - 상기 2개 이상의 서브층들은 증가하는 전도 대역 오프셋의 층들을 포함함 -;상기 터널 절연체층 위에 포획층을 형성하는 단계;상기 포획층 위에 전하 차단층을 형성하는 단계; 및상기 전하 차단층 위에 제어 게이트를 형성하는 단계를 포함하고,상기 2개 이상의 서브층의 서브층 각각은 전하 수송을 위한 직접 터널층인, 비휘발성 메모리 셀 구조를 형성하는 방법.
- 제24항에 있어서,상기 채널 영역 위에 형성된 2개 이상의 서브층들의 터널 절연체층을 형성하는 단계는, 또한 증가하는 전도 대역 오프셋의 유전체 재료의 2개 이상의 서브층들을 형성하는 단계를 포함하고,상기 유전체 재료의 2개 이상의 서브층 각각은 산화물, 혼합 산화물, 질화물, 산화질화물, 혼합 산화질화물, 및 실리케이트 중 하나로부터 선택되는, 비휘발성 메모리 셀 구조를 형성하는 방법.
- 제25항에 있어서,상기 채널 영역 위에 형성된 2개 이상의 서브층들의 터널 절연체층을 형성하는 단계는, 제1 및 제2 서브층이 SiO2 및 Pr2O3, SiO2 및 TiO2, 그리고 SiO2 및 HfO2 중 하나인, 2개의 서브층들을 형성하는 단계를 더 포함하는 비휘발성 메모리 셀 구조를 형성하는 방법.
- 제25항에 있어서,상기 채널 영역 위에 형성된 2개 이상의 서브층들의 터널 절연체층을 형성하는 단계는, 제1, 제2, 및 제3 서브층이 SiO2, SiN, 및 HfO2; SiO2, HfO2, 및 Pr2O3; 그리고 SiO2, HfO2, 및 TiO2 중 하나인, 3개의 서브층들을 형성하는 단계를 더 포함하는 비휘발성 메모리 셀 구조를 형성하는 방법.
- 제24항에 있어서,상기 포획층을 형성하는 단계는 플로팅 게이트, 플로팅 노드, 및 매립된 포획층 중 하나를 형성하는 단계를 더 포함하는 비휘발성 메모리 셀 구조를 형성하는 방법.
- 제28항에 있어서,상기 포획층을 형성하는 단계는 전하 포획의 깊은 전위 웰을 형성하는 단계를 더 포함하는 비휘발성 메모리 셀 구조를 형성하는 방법.
- 제28항에 있어서,상기 포획층을 형성하는 단계는 산소-풍부 실리콘 산화질화물(SiON), 질소-풍부 실리콘 산화질화물(SiON), 알루미늄 질화물(AlN), 실리콘 질화물(SiN), 실리콘-풍부 질화물(SRN), 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 및 티타늄 산화물(TiO2) 중 하나의 포획층을 형성하는 단계를 더 포함하는 비휘발성 메모리 셀 구조를 형성하는 방법.
- 제24항에 있어서,상기 전하 차단층을 형성하는 단계는 또한 높은 K 유전체의 하나 이상의 서브층의 전하 차단층을 형성하는 단계를 포함하는 비휘발성 메모리 셀 구조를 형성하는 방법.
- 제31항에 있어서,상기 높은 K 유전체의 하나 이상의 서브층의 전하 차단층을 형성하는 단계는 또한 산화물, 혼합 산화물, 질화물, 산화질화물, 혼합 산화질화물, 및 실리케이트 군들 중 하나의 절연체로부터 상기 하나 이상의 서브층을 형성하는 단계를 포함하는 비휘발성 메모리 셀 구조를 형성하는 방법.
- 제32항에 있어서,상기 높은 K 유전체의 하나 이상의 서브층의 전하 차단층을 형성하는 단계는 하프늄 산화물(HfO2), 알루미나(Al2O3), Pr2O3, 및 티타늄 산화물(TiO2) 중 하나의 상기 하나 이상의 서브층을 형성하는 단계를 더 포함하는 비휘발성 메모리 셀 구조를 형성하는 방법.
- 제24항에 있어서,N 또는 P 도핑 채널 영역을 형성하는 단계를 더 포함하는 비휘발성 메모리 셀 구조를 형성하는 방법.
- 채널 영역에 의해 연결되는, 기판에 형성된 제1 및 제2 소스/드레인 영역;상기 채널 영역 위에 형성되거나, 또는 상기 채널 영역 위에 형성되면서 동시에 상기 제1 및 제2 소스/드레인 영역들 위에도 적어도 일부 형성된 전하 차단층;상기 전하 차단층 위에 형성된 포획층;상기 포획층 위에 형성된 2개 이상의 서브층들을 포함하는 비대칭 밴드갭 터널 절연체층 - 상기 2개 이상의 서브층들은 증가하는 전도 대역 오프셋의 층들을 포함함 -; 및상기 비대칭 밴드갭 터널 절연체층 위에 형성된 제어 게이트를 포함하고,상기 2개 이상의 서브층의 서브층 각각은 전하 수송을 위한 직접 터널층인, 반전 모드 비휘발성 메모리 셀.
- 제35항에 있어서,하나 이상의 반전 모드 비활성 메모리 셀은 비활성 메모리 디바이스의 비활성 메모리 어레이의 일부를 형성하고,상기 비휘발성 메모리 디바이스는,행들 및 열들로 형성된 복수의 비활성 메모리 셀을 포함하는 비활성 메모리 어레이;메모리 인터페이스; 및상기 메모리 인터페이스와 상기 비활성 메모리 어레이에 연결된 제어 회로를 포함하는 반전 모드 비휘발성 메모리 셀.
- 제35항 또는 제36항에 있어서,상기 포획층은 또한 플로팅 게이트, 플로팅 노드, 및 매립된 포획층 중 하나를 포함하는 반전 모드 비휘발성 메모리 셀.
- 제35항 또는 제36항에 있어서,상기 포획층은 또한 산소-풍부 실리콘 산화질화물(SiON), 질소-풍부 실리콘 산화질화물(SiON), 알루미늄 질화물(AlN), 실리콘 질화물(SiN), 실리콘-풍부 질화물(SRN), 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 및 티타늄 산화물(TiO2) 중 하나를 포함하는 반전 모드 비휘발성 메모리 셀.
- 제35항 또는 제36항에 있어서,상기 포획층은 또한 전하 포획의 깊은 전위 웰을 포함하는 반전 모드 비휘발성 메모리 셀.
- 제35항 또는 제36항에 있어서,상기 포획층은 또한 금속, 반도체, 실리콘, 질화물, 유도된 인터페이스 상태, 또는 전하 포획 불순물들의 나노-결정들 또는 나노-도트들을 포함하는 반전 모드 비휘발성 메모리 셀.
- 제39항에 있어서,상기 깊은 전위 웰은 또한 실리콘, 게르마늄, 금, 텅스텐, 티타늄, 이리듐, 코발트, 백금, 및 팔라듐의 나노-도트들 또는 나노-결정들 중 하나를 포함하는 반전 모드 비휘발성 메모리 셀.
- 제35항 또는 제36항에 있어서,상기 터널 절연체층의 상기 2개 이상의 서브층 각각은 상기 포획층 위에 유전 상수(K)의 값들이 증가하여 정렬되는, 반전 모드 비휘발성 메모리 셀.
- 제35항 또는 제36항에 있어서,상기 전하 차단층은 높은 K 유전체의 하나 이상의 서브층들을 포함하는 반전 모드 비휘발성 메모리 셀.
- 제43항에 있어서,SiO2 및 산소-풍부 SiON 중 하나의 채널 패시베이션층을 더 포함하는 반전 모드 비휘발성 메모리 셀.
- 제43항에 있어서,상기 하나 이상의 서브층 각각은 산화물, 혼합 산화물, 질화물, 산화질화물, 혼합 산화질화물, 및 실리케이트 군들 중 하나로부터의 절연체인, 반전 모드 비휘발성 메모리 셀.
- 제45항에 있어서,상기 하나 이상의 서브층 각각은 하프늄 산화물(HfO2), 알루미나(Al2O3), 프라세오디뮴 산화물(Pr2O3), 및 티타늄 산화물(TiO2) 중 하나인, 반전 모드 비휘발성 메모리 셀.
- 제35항 또는 제36항에 있어서,상기 전하 차단층은 홀 또는 전자의 전하 캐리어들을 상기 포획층으로 또는 상기 포획층으로부터 통과시키는 것에 의해 상기 채널 영역으로부터 상기 반전 모드 비휘발성 메모리 셀의 소거를 허용하도록 구성된, 반전 모드 비휘발성 메모리 셀.
- 제35항 또는 제36항에 있어서,상기 반전 모드 비휘발성 메모리 셀은 상기 비대칭 밴드갭 터널 절연체층을 통한 상기 제어 게이트로부터 상기 포획층으로의 캐리어들의 직접 터널링에 의해 프로그램되도록 구성된, 반전 모드 비휘발성 메모리 셀.
- 제35항 또는 제36항에 있어서,상기 반전 모드 비휘발성 메모리 셀은 상기 비대칭 밴드갭 터널 절연체층을 통한 상기 제어 게이트로부터의 캐리어들의 직접 터널링, Fowler-Nordheim 터널링, CHE(channel hot electron), 및 핫홀 주입 중 하나에 의해 소거되도록 구성된, 반전 모드 비휘발성 메모리 셀.
- 제35항 또는 제36항에 있어서,상기 제어 게이트는 상기 제어 게이트와 상기 비대칭 밴드갭 터널 절연체층 사이에 형성된 HfN, TaN, IrO2, 및 TiN 중 하나를 포함하는 패시베이션층을 더 포함하는 반전 모드 비휘발성 메모리 셀.
- 제35항 또는 제36항에 있어서,상기 반전 모드 비휘발성 메모리 셀은,터널 절연체층을 통한 캐리어들의 직접 터널링에 의해 상기 반전 모드 비휘발성 메모리 셀을 프로그래밍하는 것 - 상기 터널 절연체층은 상기 비휘발성 메모리 셀의 제어 게이트와 포획층 사이에 형성된 2개 이상의 서브층들을 가진 비대칭 밴드갭 터널 절연체층이고, 상기 2개 이상의 서브층들은 증가하는 전도 대역 오프셋의 재료의 층들을 포함함 -; 및상기 캐리어들을, 채널 영역 위에 형성된 전하 차단층 위에 형성된 상기 포획층에 포획하는 것에 의해 프로그래밍되도록 구성된 반전 모드 비휘발성 메모리 셀.
- 제51항에 있어서,상기 캐리어들을 채널 영역 위에 형성된 전하 차단층 위에 형성된 상기 포획층에 포획하는 것은, 다수 비트 저장을 위해 상기 반전 모드 비휘발성 메모리 셀의 소스/드레인 위에 국한된 전하를 포획하는 것을 포함하는 반전 모드 비휘발성 메모리 셀.
- 제51항에 있어서,상기 포획층에 포획된 상기 캐리어들을 직접 터널링, Fowler-Nordheim 터널링, CHE(channel hot electron) 주입, 및 핫홀 주입 중 하나에 의해 상기 제어 게이트로부터 제거함으로써, 상기 반전 모드 비휘발성 메모리 셀을 소거하는 것을 더 포함하는 반전 모드 비휘발성 메모리 셀.
- 제51항에 있어서,상기 채널 영역 위에 형성된 상기 전하 차단층을 통해 상기 포획층으로 또는 상기 포획층으로부터 상기 캐리어들을 수송하는 것에 의해, 상기 포획층에 포획된 상기 캐리어들을 제거함으로써, 상기 비휘발성 메모리 셀을 소거하는 것을 더 포함하는 반전 모드 비휘발성 메모리 셀.
- 반전 모드 비휘발성 메모리 셀 구조를 형성하는 방법으로서,중재 채널 영역을 규정하는 제1 및 제2 소스/드레인 영역을 기판 상에 형성하는 단계;상기 채널 영역 위에 전하 차단층을 형성하는 단계;상기 전하 차단층 위에 포획층을 형성하는 단계;상기 포획층 위에 2개 이상의 서브층들의 터널 절연체층을 형성하는 단계 - 상기 2개 이상의 서브층들은 증가하는 전도 대역 오프셋의 층들을 포함함 -; 및상기 터널 절연체층 위에 제어 게이트를 형성하는 단계를 포함하고,상기 2개 이상의 서브층의 서브층 각각은 전하 수송을 위한 직접 터널층인, 반전 모드 비휘발성 메모리 셀 구조를 형성하는 방법.
- 제55항에 있어서,상기 포획층 위에 형성된 2개 이상의 서브층들의 터널 절연체층을 형성하는 단계는, 또한 증가하는 전도 대역 오프셋의 유전체 재료의 2개 이상의 서브층들을 형성하는 단계를 포함하고,상기 유전체 재료의 2개 이상의 서브층 각각은 산화물, 혼합 산화물, 질화물, 산화질화물, 혼합 산화질화물, 및 실리케이트 중 하나로부터 선택되는, 반전 모드 비휘발성 메모리 셀 구조를 형성하는 방법.
- 제56항에 있어서,상기 포획층 위에 형성된 2개 이상의 서브층들의 터널 절연체층을 형성하는 단계는, 제1 및 제2 서브층이 SiO2 및 Pr2O3, SiO2 및 TiO2, 그리고 SiO2 및 HfO2 중 하나인, 2개의 서브층들을 형성하는 단계를 더 포함하는 반전 모드 비휘발성 메모리 셀 구조를 형성하는 방법.
- 제56항에 있어서,상기 포획층 위에 형성된 2개 이상의 서브층들의 터널 절연체층을 형성하는 단계는, 제1, 제2, 및 제3 서브층이 SiO2, SiN, 및 HfO2; SiO2, HfO2, 및 Pr2O3; SiO2, HfO2, 및 TiO2; SiO2, 산소-풍부 SiON(1.5의 굴절율), 및 HfO2; 그리고 SiO2, Al2O3, 및 HfO2 중 하나인, 3개의 서브층들을 형성하는 단계를 더 포함하는 반전 모드 비휘발성 메모리 셀 구조를 형성하는 방법.
- 제55항에 있어서,상기 포획층을 형성하는 단계는 또한 플로팅 게이트, 플로팅 노드, 및 매립된 포획층 중 하나를 형성하는 단계를 포함하는 반전 모드 비휘발성 메모리 셀 구조를 형성하는 방법.
- 제59항에 있어서,상기 포획층을 형성하는 단계는 전하 포획의 깊은 전위 웰을 형성하는 단계를 더 포함하는 반전 모드 비휘발성 메모리 셀 구조를 형성하는 방법.
- 제59항에 있어서,상기 포획층을 형성하는 단계는 산소-풍부 실리콘 산화질화물(SiON), 질소-풍부 실리콘 산화질화물(SiON), 알루미늄 질화물(AlN), 실리콘 질화물(SiN), 실리콘-풍부 질화물(SRN), 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 및 티타늄 산화물(TiO2) 중 하나의 포획층을 형성하는 단계를 더 포함하는 반전 모드 비휘발성 메모리 셀 구조를 형성하는 방법.
- 제55항에 있어서,상기 전하 차단층을 형성하는 단계는 또한 높은 K 유전체의 하나 이상의 서브층의 전하 차단층을 형성하는 단계를 포함하는 반전 모드 비휘발성 메모리 셀 구조를 형성하는 방법.
- 제62항에 있어서,상기 높은 K 유전체의 하나 이상의 서브층의 전하 차단층을 형성하는 단계는 또한 하프늄 산화물(HfO2), 알루미나(Al2O3), Pr2O3, 및 티타늄 산화물(TiO2) 중 하나의 상기 하나 이상의 서브층을 형성하는 단계를 포함하는 반전 모드 비휘발성 메모리 셀 구조를 형성하는 방법.
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