JP2004047606A - 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法 Download PDFInfo
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Abstract
【課題】書換え回数に対する信頼性が高い不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】素子分離絶縁膜２により分離された半導体基板３の表面に形成されたゲート絶縁膜６と、絶縁膜の上層に形成された浮遊ゲート７と、浮遊ゲートの上層にゲート間絶縁膜８を介して形成された制御ゲート９と、制御ゲートの上層に形成された窒化膜１０とを備える不揮発性半導体記憶装置において、窒化膜の表面に酸化膜１１を形成する。
【選択図】 図１
【解決手段】素子分離絶縁膜２により分離された半導体基板３の表面に形成されたゲート絶縁膜６と、絶縁膜の上層に形成された浮遊ゲート７と、浮遊ゲートの上層にゲート間絶縁膜８を介して形成された制御ゲート９と、制御ゲートの上層に形成された窒化膜１０とを備える不揮発性半導体記憶装置において、窒化膜の表面に酸化膜１１を形成する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法に関する。詳しくは、Ｓｔａｃｋｅｄ Ｇａｔｅ型構造をもつ不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法に係るものである。
【０００２】
【従来の技術】
近年、フレキシブルディスク等の磁気記憶装置に代わって、電気的に書換えが可能である不揮発性半導体記憶装置が用いられ始めている。
以下、図面を用いて従来の不揮発性半導体記憶装置について説明する。
【０００３】
図４に従来の不揮発性半導体記憶装置を説明するための模式的な断面図を示す。ここで示すＳｔａｃｋｅｄ Ｇａｔｅ型構造をもつ不揮発性半導体記憶装置１０１は、素子分離酸化膜１０２により分離されたＰ型シリコン半導体基板１０３のソース・ドレイン拡散層１０４が形成されたＰＷＥＬＬ領域１０５表面にゲート酸化膜１０６が形成され、このゲート酸化膜の上層に電荷蓄積のための浮遊ゲート１０７が形成され、浮遊ゲートの上層にはゲート間絶縁膜１０８を介して制御ゲート１０９が形成されている。また、制御ゲートの上層には水分や重金属等の不純物の浸入を抑制するための減圧ＣＶＤ窒化膜１１０が形成されている。
【０００４】
上記の様に構成された従来のＳｔａｃｋｅｄ Ｇａｔｅ型構造をもつ不揮発性半導体記憶装置では、浮遊ゲートのドレイン領域側で発生したホットエレクトロンを加速して浮遊ゲートに注入することでデータの書き込みが行われる。
そして、Ｆ−Ｎ伝導（Ｆｏｗｌｅｒ Ｎｏｒｄｈｅｉｍ ｔｕｎｎｅｌｌｉｎｇ）によって浮遊ゲートから制御ゲートへ電荷を引抜くことでデータの消去が行われる。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来のＳｔａｃｋｅｄ Ｇａｔｅ型構造をもつ不揮発性半導体記憶装置では、図５に示す様に、書換え回数の増加に伴ってトランジスタのしきい値であるＶｔｈが増加し、不揮発性半導体記憶装置の特性が変化してしまうために、書換え回数に対する信頼性が乏しいという不都合があった。
なお、図５中符号Ａは従来のＳｔａｃｋｅｄ Ｇａｔｅ型構造をもつ不揮発性半導体記憶装置におけるデータの書き込み回数とＶｔｈとの関係を示しており、図５中符号Ｂは従来のＳｔａｃｋｅｄ Ｇａｔｅ型構造をもつ不揮発性半導体記憶装置におけるデータの消去回数とＶｔｈとの関係を示している。
【０００６】
本発明は、以上の点に鑑みて創案されたものであって、書換え回数に対する信頼性が高い不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法を提供することを目的とするものである。
【０００７】
【課題を解決するための手段】
上記の目的を達成するために、本発明に係る不揮発性半導体記憶装置は、素子分離絶縁膜により分離された半導体基板のウエル領域表面に形成されたゲート絶縁膜と、該ゲート絶縁膜の上層に電荷蓄積のために形成された浮遊ゲートと、該浮遊ゲートの上層にゲート間絶縁膜を介して形成された制御ゲートと、該制御ゲートの上層に形成された窒化膜とを備える不揮発性半導体記憶装置において、前記窒化膜の表面に酸化膜を形成した。
【０００８】
ここで、窒化膜の表面に酸化膜を形成したことによって、書換え回数に対するＶｔｈの変化量を小さくすることができる。
【０００９】
また、上記の目的を達成するために、本発明に係る不揮発性半導体記憶装置の製造方法は、素子分離絶縁膜により分離された半導体基板のウエル領域表面にゲート絶縁膜を形成する工程と、該ゲート絶縁膜の上層に電荷蓄積のための浮遊ゲートを形成する工程と、該浮遊ゲートの上層にゲート間絶縁膜を介して制御ゲートを形成する工程と、該制御ゲートの上層に窒化膜を形成する工程とを備える不揮発性半導体記憶装置の製造方法において、更に前記窒化膜の表面を酸化する工程を備える。
【００１０】
ここで、窒化膜の表面を酸化することによって、書換え回数に対するＶｔｈの変化量を小さくすることができる。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照しながら説明し、本発明の理解に供する。
【００１２】
図１に本発明を適用した不揮発性半導体記憶装置の一例を説明するための模式的な断面図を示す。ここで示すＳｔａｃｋｅｄ Ｇａｔｅ型構造をもつ不揮発性半導体記憶装置１は、上記した従来のＳｔａｃｋｅｄ Ｇａｔｅ型構造をもつ不揮発性半導体記憶装置と同様に、素子分離酸化膜２により分離されたＰ型シリコン半導体基板３のソース・ドレイン拡散層４が形成されたＰＷＥＬＬ領域５表面にゲート酸化膜６が形成され、このゲート酸化膜の上層に浮遊ゲート７が形成され、浮遊ゲートの上層にはゲート間絶縁膜８を介して制御ゲート９が形成されている。また、制御ゲートの上層には減圧ＣＶＤ窒化膜１０が形成されている。
ここで、本発明を適用した不揮発性半導体記憶装置の一例であるＳｔａｃｋｅｄ Ｇａｔｅ型構造をもつ不揮発性半導体記憶装置は、水素流量１５ｌ／ｍｉｎ、酸素流量１５ｌ／ｍｉｎ、温度９００℃、時間１０分の条件で、水素と酸素を供給してその炎の中で燃焼させて酸化を行うパイロジェニック酸化法により減圧ＣＶＤ窒化膜表面を酸化したパイロジェニック酸化膜１１が形成されている。なお、パイロジェニック酸化膜が形成されたことにより、減圧ＣＶＤ窒化膜の膜厚は５０ｎｍとなっている。
【００１３】
図２に本発明を適用した不揮発性半導体記憶装置の他の一例を説明するための模式的な断面図を示す。ここで示すＳｔａｃｋｅｄ Ｇａｔｅ型構造をもつ不揮発性半導体記憶装置１は、上記した従来のＳｔａｃｋｅｄ Ｇａｔｅ型構造をもつ不揮発性半導体記憶装置及び本発明を適用した不揮発性半導体記憶装置の一例であるＳｔａｃｋｅｄ Ｇａｔｅ型構造をもつ不揮発性半導体記憶装置と同様に、素子分離酸化膜２により分離されたＰ型シリコン半導体基板３のソース・ドレイン拡散層４が形成されたＰＷＥＬＬ領域５表面にゲート酸化膜６が形成され、このゲート酸化膜の上層に浮遊ゲート７が形成され、浮遊ゲートの上層にはゲート間絶縁膜８を介して制御ゲート９が形成されている。また、制御ゲートの上層には減圧ＣＶＤ窒化膜１０が形成されている。
ここで、本発明を適用した不揮発性半導体記憶装置の他の一例であるＳｔａｃｋｅｄ Ｇａｔｅ型構造をもつ不揮発性半導体記憶装置は、温度９５０℃の条件で、酸素中で加熱し酸化を行うドライ酸化法により減圧ＣＶＤ窒化膜表面を酸化したドライ酸化膜１２が形成されている。なお、ドライ酸化膜が形成されたことにより、減圧ＣＶＤ窒化膜の膜厚は５０ｎｍとなっている。
【００１４】
本発明を適用した不揮発性半導体記憶装置では、Ｓｔａｃｋｅｄ Ｇａｔｅ型構造をもつ不揮発性半導体記憶装置の書換え回数に対する信頼性が向上する。
即ち、図３に外部から印加する電圧２０Ｖ、印加時間０．２ｍｓｅｃの条件でのデータの書き込み及び外部から印加する電圧２２Ｖ、印加時間０．５ｍｓｅｃの条件でのデータの消去を１０万回繰り返した場合におけるＶｔｈの変化量を示しているが、図３中符号ａで示す従来のＳｔａｃｋｅｄ Ｇａｔｅ型構造をもつ不揮発性半導体記憶装置、即ち、減圧ＣＶＤ窒化膜に酸化膜が形成されていない場合のＶｔｈの変化量と比較すると、図３中符号ｂで示す本発明を適用した不揮発性半導体記憶装置の一例であるＳｔａｃｋｅｄ Ｇａｔｅ型構造をもつ不揮発性半導体記憶装置、即ち、減圧ＣＶＤ窒化膜にパイロジェニック酸化膜が形成された場合のＶｔｈの変化量及び図３中符号ｃで示す本発明を適用した不揮発性半導体記憶装置の他の一例であるＳｔａｃｋｅｄ Ｇａｔｅ型構造をもつ不揮発性半導体記憶装置、即ち、減圧ＣＶＤ窒化膜にドライ酸化膜が形成された場合のＶｔｈの変化量は小さく、書換え回数に対しての不揮発性半導体記憶装置の特性の変化が抑制されており、Ｓｔａｃｋｅｄ Ｇａｔｅ型構造をもつ不揮発性半導体記憶装置の書換え可能回数特性が改善されている。
なお、図３中符号ｄはウェーハの中央部に位置するＳｔａｃｋｅｄ Ｇａｔｅ型構造をもつ不揮発性半導体記憶装置を用いてデータの書き込みを１０万回繰り返した場合におけるＶｔｈの変化量、図３中符号ｅはウェーハの中央部に位置するＳｔａｃｋｅｄ Ｇａｔｅ型構造をもつ不揮発性半導体記憶装置を用いてデータの消去を１０万回繰り返した場合におけるＶｔｈの変化量、図３中符号ｆはウェーハの端部に位置するＳｔａｃｋｅｄ Ｇａｔｅ型構造をもつ不揮発性半導体記憶装置を用いてデータの書き込みを１０万回繰り返した場合におけるＶｔｈの変化量を示しており、図３中符号ｇはウェーハの端部に位置するＳｔａｃｋｅｄＧａｔｅ型構造をもつ不揮発性半導体記憶装置を用いてデータの消去を１０万回繰り返した場合におけるＶｔｈの変化量を示している。
【００１５】
【発明の効果】
以上述べてきた如く、本発明の不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法によれば、書換え回数に対する不揮発性半導体記憶装置の信頼性が向上する。
【図面の簡単な説明】
【図１】本発明を適用した不揮発性半導体記憶装置の一例を説明するための模式的な断面図である。
【図２】本発明を適用した不揮発性半導体記憶装置の他の一例を説明するための模式的な断面図である。
【図３】データの書き込み及びデータの消去とＶｔｈの変化量の関係を説明するための図である。
【図４】従来の不揮発性半導体記憶装置を説明するための模式的な断面図である。
【図５】書換え回数に対するＶｔｈの変化を説明するための図である。
【符号の説明】
１ 不揮発性半導体記憶装置
２ 素子分離酸化膜
３ Ｐ型シリコン半導体基板
４ ソース・ドレイン拡散層
５ ＰＷＥＬＬ領域
６ ゲート酸化膜
７ 浮遊ゲート
８ ゲート間絶縁膜
９ 制御ゲート
１０ 減圧ＣＶＤ窒化膜
１１ パイロジェニック酸化膜
１２ ドライ酸化膜
【発明の属する技術分野】
本発明は不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法に関する。詳しくは、Ｓｔａｃｋｅｄ Ｇａｔｅ型構造をもつ不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法に係るものである。
【０００２】
【従来の技術】
近年、フレキシブルディスク等の磁気記憶装置に代わって、電気的に書換えが可能である不揮発性半導体記憶装置が用いられ始めている。
以下、図面を用いて従来の不揮発性半導体記憶装置について説明する。
【０００３】
図４に従来の不揮発性半導体記憶装置を説明するための模式的な断面図を示す。ここで示すＳｔａｃｋｅｄ Ｇａｔｅ型構造をもつ不揮発性半導体記憶装置１０１は、素子分離酸化膜１０２により分離されたＰ型シリコン半導体基板１０３のソース・ドレイン拡散層１０４が形成されたＰＷＥＬＬ領域１０５表面にゲート酸化膜１０６が形成され、このゲート酸化膜の上層に電荷蓄積のための浮遊ゲート１０７が形成され、浮遊ゲートの上層にはゲート間絶縁膜１０８を介して制御ゲート１０９が形成されている。また、制御ゲートの上層には水分や重金属等の不純物の浸入を抑制するための減圧ＣＶＤ窒化膜１１０が形成されている。
【０００４】
上記の様に構成された従来のＳｔａｃｋｅｄ Ｇａｔｅ型構造をもつ不揮発性半導体記憶装置では、浮遊ゲートのドレイン領域側で発生したホットエレクトロンを加速して浮遊ゲートに注入することでデータの書き込みが行われる。
そして、Ｆ−Ｎ伝導（Ｆｏｗｌｅｒ Ｎｏｒｄｈｅｉｍ ｔｕｎｎｅｌｌｉｎｇ）によって浮遊ゲートから制御ゲートへ電荷を引抜くことでデータの消去が行われる。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来のＳｔａｃｋｅｄ Ｇａｔｅ型構造をもつ不揮発性半導体記憶装置では、図５に示す様に、書換え回数の増加に伴ってトランジスタのしきい値であるＶｔｈが増加し、不揮発性半導体記憶装置の特性が変化してしまうために、書換え回数に対する信頼性が乏しいという不都合があった。
なお、図５中符号Ａは従来のＳｔａｃｋｅｄ Ｇａｔｅ型構造をもつ不揮発性半導体記憶装置におけるデータの書き込み回数とＶｔｈとの関係を示しており、図５中符号Ｂは従来のＳｔａｃｋｅｄ Ｇａｔｅ型構造をもつ不揮発性半導体記憶装置におけるデータの消去回数とＶｔｈとの関係を示している。
【０００６】
本発明は、以上の点に鑑みて創案されたものであって、書換え回数に対する信頼性が高い不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法を提供することを目的とするものである。
【０００７】
【課題を解決するための手段】
上記の目的を達成するために、本発明に係る不揮発性半導体記憶装置は、素子分離絶縁膜により分離された半導体基板のウエル領域表面に形成されたゲート絶縁膜と、該ゲート絶縁膜の上層に電荷蓄積のために形成された浮遊ゲートと、該浮遊ゲートの上層にゲート間絶縁膜を介して形成された制御ゲートと、該制御ゲートの上層に形成された窒化膜とを備える不揮発性半導体記憶装置において、前記窒化膜の表面に酸化膜を形成した。
【０００８】
ここで、窒化膜の表面に酸化膜を形成したことによって、書換え回数に対するＶｔｈの変化量を小さくすることができる。
【０００９】
また、上記の目的を達成するために、本発明に係る不揮発性半導体記憶装置の製造方法は、素子分離絶縁膜により分離された半導体基板のウエル領域表面にゲート絶縁膜を形成する工程と、該ゲート絶縁膜の上層に電荷蓄積のための浮遊ゲートを形成する工程と、該浮遊ゲートの上層にゲート間絶縁膜を介して制御ゲートを形成する工程と、該制御ゲートの上層に窒化膜を形成する工程とを備える不揮発性半導体記憶装置の製造方法において、更に前記窒化膜の表面を酸化する工程を備える。
【００１０】
ここで、窒化膜の表面を酸化することによって、書換え回数に対するＶｔｈの変化量を小さくすることができる。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照しながら説明し、本発明の理解に供する。
【００１２】
図１に本発明を適用した不揮発性半導体記憶装置の一例を説明するための模式的な断面図を示す。ここで示すＳｔａｃｋｅｄ Ｇａｔｅ型構造をもつ不揮発性半導体記憶装置１は、上記した従来のＳｔａｃｋｅｄ Ｇａｔｅ型構造をもつ不揮発性半導体記憶装置と同様に、素子分離酸化膜２により分離されたＰ型シリコン半導体基板３のソース・ドレイン拡散層４が形成されたＰＷＥＬＬ領域５表面にゲート酸化膜６が形成され、このゲート酸化膜の上層に浮遊ゲート７が形成され、浮遊ゲートの上層にはゲート間絶縁膜８を介して制御ゲート９が形成されている。また、制御ゲートの上層には減圧ＣＶＤ窒化膜１０が形成されている。
ここで、本発明を適用した不揮発性半導体記憶装置の一例であるＳｔａｃｋｅｄ Ｇａｔｅ型構造をもつ不揮発性半導体記憶装置は、水素流量１５ｌ／ｍｉｎ、酸素流量１５ｌ／ｍｉｎ、温度９００℃、時間１０分の条件で、水素と酸素を供給してその炎の中で燃焼させて酸化を行うパイロジェニック酸化法により減圧ＣＶＤ窒化膜表面を酸化したパイロジェニック酸化膜１１が形成されている。なお、パイロジェニック酸化膜が形成されたことにより、減圧ＣＶＤ窒化膜の膜厚は５０ｎｍとなっている。
【００１３】
図２に本発明を適用した不揮発性半導体記憶装置の他の一例を説明するための模式的な断面図を示す。ここで示すＳｔａｃｋｅｄ Ｇａｔｅ型構造をもつ不揮発性半導体記憶装置１は、上記した従来のＳｔａｃｋｅｄ Ｇａｔｅ型構造をもつ不揮発性半導体記憶装置及び本発明を適用した不揮発性半導体記憶装置の一例であるＳｔａｃｋｅｄ Ｇａｔｅ型構造をもつ不揮発性半導体記憶装置と同様に、素子分離酸化膜２により分離されたＰ型シリコン半導体基板３のソース・ドレイン拡散層４が形成されたＰＷＥＬＬ領域５表面にゲート酸化膜６が形成され、このゲート酸化膜の上層に浮遊ゲート７が形成され、浮遊ゲートの上層にはゲート間絶縁膜８を介して制御ゲート９が形成されている。また、制御ゲートの上層には減圧ＣＶＤ窒化膜１０が形成されている。
ここで、本発明を適用した不揮発性半導体記憶装置の他の一例であるＳｔａｃｋｅｄ Ｇａｔｅ型構造をもつ不揮発性半導体記憶装置は、温度９５０℃の条件で、酸素中で加熱し酸化を行うドライ酸化法により減圧ＣＶＤ窒化膜表面を酸化したドライ酸化膜１２が形成されている。なお、ドライ酸化膜が形成されたことにより、減圧ＣＶＤ窒化膜の膜厚は５０ｎｍとなっている。
【００１４】
本発明を適用した不揮発性半導体記憶装置では、Ｓｔａｃｋｅｄ Ｇａｔｅ型構造をもつ不揮発性半導体記憶装置の書換え回数に対する信頼性が向上する。
即ち、図３に外部から印加する電圧２０Ｖ、印加時間０．２ｍｓｅｃの条件でのデータの書き込み及び外部から印加する電圧２２Ｖ、印加時間０．５ｍｓｅｃの条件でのデータの消去を１０万回繰り返した場合におけるＶｔｈの変化量を示しているが、図３中符号ａで示す従来のＳｔａｃｋｅｄ Ｇａｔｅ型構造をもつ不揮発性半導体記憶装置、即ち、減圧ＣＶＤ窒化膜に酸化膜が形成されていない場合のＶｔｈの変化量と比較すると、図３中符号ｂで示す本発明を適用した不揮発性半導体記憶装置の一例であるＳｔａｃｋｅｄ Ｇａｔｅ型構造をもつ不揮発性半導体記憶装置、即ち、減圧ＣＶＤ窒化膜にパイロジェニック酸化膜が形成された場合のＶｔｈの変化量及び図３中符号ｃで示す本発明を適用した不揮発性半導体記憶装置の他の一例であるＳｔａｃｋｅｄ Ｇａｔｅ型構造をもつ不揮発性半導体記憶装置、即ち、減圧ＣＶＤ窒化膜にドライ酸化膜が形成された場合のＶｔｈの変化量は小さく、書換え回数に対しての不揮発性半導体記憶装置の特性の変化が抑制されており、Ｓｔａｃｋｅｄ Ｇａｔｅ型構造をもつ不揮発性半導体記憶装置の書換え可能回数特性が改善されている。
なお、図３中符号ｄはウェーハの中央部に位置するＳｔａｃｋｅｄ Ｇａｔｅ型構造をもつ不揮発性半導体記憶装置を用いてデータの書き込みを１０万回繰り返した場合におけるＶｔｈの変化量、図３中符号ｅはウェーハの中央部に位置するＳｔａｃｋｅｄ Ｇａｔｅ型構造をもつ不揮発性半導体記憶装置を用いてデータの消去を１０万回繰り返した場合におけるＶｔｈの変化量、図３中符号ｆはウェーハの端部に位置するＳｔａｃｋｅｄ Ｇａｔｅ型構造をもつ不揮発性半導体記憶装置を用いてデータの書き込みを１０万回繰り返した場合におけるＶｔｈの変化量を示しており、図３中符号ｇはウェーハの端部に位置するＳｔａｃｋｅｄＧａｔｅ型構造をもつ不揮発性半導体記憶装置を用いてデータの消去を１０万回繰り返した場合におけるＶｔｈの変化量を示している。
【００１５】
【発明の効果】
以上述べてきた如く、本発明の不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法によれば、書換え回数に対する不揮発性半導体記憶装置の信頼性が向上する。
【図面の簡単な説明】
【図１】本発明を適用した不揮発性半導体記憶装置の一例を説明するための模式的な断面図である。
【図２】本発明を適用した不揮発性半導体記憶装置の他の一例を説明するための模式的な断面図である。
【図３】データの書き込み及びデータの消去とＶｔｈの変化量の関係を説明するための図である。
【図４】従来の不揮発性半導体記憶装置を説明するための模式的な断面図である。
【図５】書換え回数に対するＶｔｈの変化を説明するための図である。
【符号の説明】
１ 不揮発性半導体記憶装置
２ 素子分離酸化膜
３ Ｐ型シリコン半導体基板
４ ソース・ドレイン拡散層
５ ＰＷＥＬＬ領域
６ ゲート酸化膜
７ 浮遊ゲート
８ ゲート間絶縁膜
９ 制御ゲート
１０ 減圧ＣＶＤ窒化膜
１１ パイロジェニック酸化膜
１２ ドライ酸化膜
Claims (4)
- 素子分離絶縁膜により分離された半導体基板のウエル領域表面に形成されたゲート絶縁膜と、該ゲート絶縁膜の上層に電荷蓄積のために形成された浮遊ゲートと、該浮遊ゲートの上層にゲート間絶縁膜を介して形成された制御ゲートと、該制御ゲートの上層に形成された窒化膜とを備える不揮発性半導体記憶装置において、
前記窒化膜の表面に酸化膜が形成された
ことを特徴とする不揮発性半導体記憶装置。 - 前記酸化膜はパイロジェニック酸化法により形成された
ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。 - 素子分離絶縁膜により分離された半導体基板のウエル領域表面にゲート絶縁膜を形成する工程と、該ゲート絶縁膜の上層に電荷蓄積のための浮遊ゲートを形成する工程と、該浮遊ゲートの上層にゲート間絶縁膜を介して制御ゲートを形成する工程と、該制御ゲートの上層に窒化膜を形成する工程とを備える不揮発性半導体記憶装置の製造方法において、
更に前記窒化膜の表面を酸化する工程を備える
ことを特徴とする不揮発性半導体記憶装置の製造方法。 - 前記窒化膜の表面を酸化する工程はパイロジェニック酸化法により酸化する
ことを特徴とする請求項３に記載の不揮発性半導体記憶装置の製造方法。
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|---|---|---|---|
| JP2002201094A JP2004047606A (ja) | 2002-07-10 | 2002-07-10 | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP2002201094A JP2004047606A (ja) | 2002-07-10 | 2002-07-10 | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008541487A (ja) * | 2005-05-17 | 2008-11-20 | マイクロン テクノロジー， インク． | 斬新な低電力不揮発性メモリおよびゲートスタック |
| JP2009252841A (ja) * | 2008-04-02 | 2009-10-29 | Nec Electronics Corp | 半導体記憶装置及びその製造方法 |
-
2002
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| US9082704B2 (en) | 2008-04-02 | 2015-07-14 | Renesas Electronics Corporation | Semiconductor memory device and manufacturing method therefor |
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