JPH07135263A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH07135263A JPH07135263A JP5159485A JP15948593A JPH07135263A JP H07135263 A JPH07135263 A JP H07135263A JP 5159485 A JP5159485 A JP 5159485A JP 15948593 A JP15948593 A JP 15948593A JP H07135263 A JPH07135263 A JP H07135263A
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- control gate
- floating gate
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Abstract
(57)【要約】
【目的】 不揮発性メモリにおけるゲート絶縁膜の劣化
の問題を解決し、且つその構成が簡単で高集積度化に有
利な、また信頼性の高い半導体メモリ装置を提供する。 【構成】 基体１上に、第１の絶縁膜２を介してフロー
ティングゲート３が設けられ、このフローティングゲー
ト３の上に第２の絶縁膜４を介してコントロールゲート
電極５が設けられて成る半導体メモリ装置において、コ
ントロールゲート電極５からフローティングゲート３に
電荷が注入されて書き込みが行われる構成とする。
の問題を解決し、且つその構成が簡単で高集積度化に有
利な、また信頼性の高い半導体メモリ装置を提供する。 【構成】 基体１上に、第１の絶縁膜２を介してフロー
ティングゲート３が設けられ、このフローティングゲー
ト３の上に第２の絶縁膜４を介してコントロールゲート
電極５が設けられて成る半導体メモリ装置において、コ
ントロールゲート電極５からフローティングゲート３に
電荷が注入されて書き込みが行われる構成とする。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置、特に
不揮発性の半導体メモリ装置に係わる。
不揮発性の半導体メモリ装置に係わる。
【０００２】
【従来の技術】不揮発性の半導体メモリ装置、特にＦＡ
ＭＯＳ（フローティングゲート・アバランシェ・メタル
オキサイドセミコンダクタ）型の不揮発性メモリとして
は、ＥＰＲＯＭ（イレーサブル・アンド・プログラマブ
ル・リードオンリメモリ）やＥＥＰＲＯＭ（エレクトリ
カリー・イレーサブル・プログラマブル・リードオンリ
メモリ）などがあげられるが、いずれの場合も電子がチ
ャネル部分からゲート絶縁膜を通ってフローティングゲ
ートに達することで書き込み（又は消去）を行ってい
る。そのため、繰り返し使用することでゲート絶縁膜の
損傷が大きくなり、他の半導体メモリ装置に比しその寿
命は極めて短い。また、ゲート電圧がドレイン電圧に較
べて極端に大きく、回路設計の複雑化や発熱によるメモ
リ信頼性の低下を引き起こしている。
ＭＯＳ（フローティングゲート・アバランシェ・メタル
オキサイドセミコンダクタ）型の不揮発性メモリとして
は、ＥＰＲＯＭ（イレーサブル・アンド・プログラマブ
ル・リードオンリメモリ）やＥＥＰＲＯＭ（エレクトリ
カリー・イレーサブル・プログラマブル・リードオンリ
メモリ）などがあげられるが、いずれの場合も電子がチ
ャネル部分からゲート絶縁膜を通ってフローティングゲ
ートに達することで書き込み（又は消去）を行ってい
る。そのため、繰り返し使用することでゲート絶縁膜の
損傷が大きくなり、他の半導体メモリ装置に比しその寿
命は極めて短い。また、ゲート電圧がドレイン電圧に較
べて極端に大きく、回路設計の複雑化や発熱によるメモ
リ信頼性の低下を引き起こしている。
【０００３】これに対し、特開平４−１０３１７６号公
開公報において、図１３にその略線的断面図を示すよう
に、フローティングゲート３の一端の肩部に跨るよう
に、ＳｉＯ2 膜４Ａ、ＳｉＮ膜４Ｂ及びＳｉＯ2 膜４Ｃ
が積層された積層絶縁膜を介して、電荷のやりとり即ち
注入と消去を行うインジェクションイレーズゲート電極
９を設ける構成とし、この電極９からフローティングゲ
ート３に電荷のやり取りを行ってメモリの書き込み及び
消去を行うようになされたメモリ装置が提案されてい
る。図１３において１は基体、２ｇはゲート絶縁膜、２
ａはフィールド絶縁膜、５はコントロールゲート電極を
示す。
開公報において、図１３にその略線的断面図を示すよう
に、フローティングゲート３の一端の肩部に跨るよう
に、ＳｉＯ2 膜４Ａ、ＳｉＮ膜４Ｂ及びＳｉＯ2 膜４Ｃ
が積層された積層絶縁膜を介して、電荷のやりとり即ち
注入と消去を行うインジェクションイレーズゲート電極
９を設ける構成とし、この電極９からフローティングゲ
ート３に電荷のやり取りを行ってメモリの書き込み及び
消去を行うようになされたメモリ装置が提案されてい
る。図１３において１は基体、２ｇはゲート絶縁膜、２
ａはフィールド絶縁膜、５はコントロールゲート電極を
示す。
【０００４】しかしながらこの場合、電荷のやり取り専
用の電極９を設けることから素子の占める面積が増大化
し、メモリ装置の高集積度化に不利となる。また上述の
構成においては、フローティングゲート３の端部の加工
段差によって積層された絶縁膜４Ａ〜４Ｃを一様な膜質
をもって形成することが難しくなるため、信頼性の確保
が困難となる恐れがある。
用の電極９を設けることから素子の占める面積が増大化
し、メモリ装置の高集積度化に不利となる。また上述の
構成においては、フローティングゲート３の端部の加工
段差によって積層された絶縁膜４Ａ〜４Ｃを一様な膜質
をもって形成することが難しくなるため、信頼性の確保
が困難となる恐れがある。
【０００５】
【発明が解決しようとする課題】本発明は、上述したよ
うに不揮発性メモリにおけるゲート絶縁膜の劣化の問題
を解決し、且つその構成が簡単で高集積度化に有利な、
また信頼性の高い半導体メモリ装置を提供する。
うに不揮発性メモリにおけるゲート絶縁膜の劣化の問題
を解決し、且つその構成が簡単で高集積度化に有利な、
また信頼性の高い半導体メモリ装置を提供する。
【０００６】
【課題を解決するための手段】本発明は、その一例の略
線的拡大断面図を図１に示すように、基体１上に、第１
の絶縁膜２を介してフローティングゲート３が設けら
れ、このフローティングゲート３の上に第２の絶縁膜４
を介してコントロールゲート電極５が設けられて成る半
導体メモリ装置において、コントロールゲート電極５か
らフローティングゲート３に電荷が注入されて書き込み
が行われる構成とする。
線的拡大断面図を図１に示すように、基体１上に、第１
の絶縁膜２を介してフローティングゲート３が設けら
れ、このフローティングゲート３の上に第２の絶縁膜４
を介してコントロールゲート電極５が設けられて成る半
導体メモリ装置において、コントロールゲート電極５か
らフローティングゲート３に電荷が注入されて書き込み
が行われる構成とする。
【０００７】また本発明は、上述の構成において、フロ
ーティングゲート３からコントロールゲート電極５に電
荷が送り出されて消去を行う構成とする。また更に本発
明は、上述の構成において、フローティングゲート３か
らコントロールゲート電極５に、紫外線照射により電荷
が送り出されて消去を行う構成とする。
ーティングゲート３からコントロールゲート電極５に電
荷が送り出されて消去を行う構成とする。また更に本発
明は、上述の構成において、フローティングゲート３か
らコントロールゲート電極５に、紫外線照射により電荷
が送り出されて消去を行う構成とする。
【０００８】更に本発明は、上述の構成において、コン
トロールゲート電極５に不純物注入を行って構成する。
また本発明は、上述の構成において、コントロールゲー
ト電極５にｎ型不純物を注入して、フローティングゲー
ト３の両側のソース／ドレイン領域６Ｓ及び６Ｄをｐ型
として構成する。
トロールゲート電極５に不純物注入を行って構成する。
また本発明は、上述の構成において、コントロールゲー
ト電極５にｎ型不純物を注入して、フローティングゲー
ト３の両側のソース／ドレイン領域６Ｓ及び６Ｄをｐ型
として構成する。
【０００９】また本発明は、上述の構成において、コン
トロールゲート電極５にｐ型不純物を注入して、フロー
ティングゲート３の両側のソース／ドレイン領域６Ｓ及
び６Ｄをｎ型として構成する。
トロールゲート電極５にｐ型不純物を注入して、フロー
ティングゲート３の両側のソース／ドレイン領域６Ｓ及
び６Ｄをｎ型として構成する。
【００１０】
【作用】上述したように本発明においては、コントロー
ルゲート電極５からフローティングゲート３への電荷の
出入りによる書き込み及び消去動作を行う構成としたこ
とから、チャネル領域からフローティングゲート３への
電荷やり取りがなく、これによるゲート絶縁膜の劣化を
回避することができる。
ルゲート電極５からフローティングゲート３への電荷の
出入りによる書き込み及び消去動作を行う構成としたこ
とから、チャネル領域からフローティングゲート３への
電荷やり取りがなく、これによるゲート絶縁膜の劣化を
回避することができる。
【００１１】更に本発明によれば、コントロールゲート
電極５に直接的にバイアス電圧を印加してフローティン
グゲート３への電荷のやり取りを行うことから、ドレイ
ン電圧と同程度の即ち５Ｖ程度のゲート電圧でメモリの
書き込み及び消去を行うことができる。従って高電圧に
よる発熱の影響を回避して、メモリ装置の信頼性の向上
をはかることができる。
電極５に直接的にバイアス電圧を印加してフローティン
グゲート３への電荷のやり取りを行うことから、ドレイ
ン電圧と同程度の即ち５Ｖ程度のゲート電圧でメモリの
書き込み及び消去を行うことができる。従って高電圧に
よる発熱の影響を回避して、メモリ装置の信頼性の向上
をはかることができる。
【００１２】また、他の電極部を設ける等の必要がな
く、平面パターンとしては従来とほぼ同様の構成とする
ことができることから高集積度化に有利となり、また信
頼性の高い半導体メモリ装置を提供することができる。
く、平面パターンとしては従来とほぼ同様の構成とする
ことができることから高集積度化に有利となり、また信
頼性の高い半導体メモリ装置を提供することができる。
【００１３】
【実施例】以下本発明実施例を、その動作態様、更にそ
の理解を容易にするために製造工程と共に詳細に説明す
る。この例においては、本発明をＥＰＲＯＭに適用した
場合を示す。
の理解を容易にするために製造工程と共に詳細に説明す
る。この例においては、本発明をＥＰＲＯＭに適用した
場合を示す。
【００１４】図１において１はＳｉ等より成る基体で、
２はゲート絶縁膜となる第１の絶縁膜、３はフローティ
ングゲート、４はゲート間の絶縁を成す第２の絶縁膜、
５はコントロールゲート電極、６Ｓ及び６Ｄはソース領
域及びドレイン領域を示す。この場合、図示しないがＬ
ＤＤ（Lightly Doped Drain ）構造をとることもでき
る。
２はゲート絶縁膜となる第１の絶縁膜、３はフローティ
ングゲート、４はゲート間の絶縁を成す第２の絶縁膜、
５はコントロールゲート電極、６Ｓ及び６Ｄはソース領
域及びドレイン領域を示す。この場合、図示しないがＬ
ＤＤ（Lightly Doped Drain ）構造をとることもでき
る。
【００１５】このような半導体メモリ装置の製造方法と
しては、例えば図２Ａに示すように、低濃度に例えばｎ
型の不純物がドープされたＳｉより成る基体１（又は基
体上に形成されたウェル）の上に熱酸化等により例えば
ＳｉＯ2 より成る第１の絶縁膜２を形成し、その上に多
結晶Ｓｉ等より成るフローティングゲート３をＣＶＤ
（化学的気相成長法）等によって成長させ、更に熱酸化
等により例えばＳｉＯ2より成る第２の絶縁膜４を形成
し、更に同様にＣＶＤ等により多結晶Ｓｉ等より成るコ
ントロールゲート電極５を成長させる。このとき第１の
絶縁膜２の厚さｔ 1 を例えば１１０Å、第２の絶縁膜４
の厚さｔ2 を１００Å以下３０Å以上の例えば７０Å程
度として形成する。
しては、例えば図２Ａに示すように、低濃度に例えばｎ
型の不純物がドープされたＳｉより成る基体１（又は基
体上に形成されたウェル）の上に熱酸化等により例えば
ＳｉＯ2 より成る第１の絶縁膜２を形成し、その上に多
結晶Ｓｉ等より成るフローティングゲート３をＣＶＤ
（化学的気相成長法）等によって成長させ、更に熱酸化
等により例えばＳｉＯ2より成る第２の絶縁膜４を形成
し、更に同様にＣＶＤ等により多結晶Ｓｉ等より成るコ
ントロールゲート電極５を成長させる。このとき第１の
絶縁膜２の厚さｔ 1 を例えば１１０Å、第２の絶縁膜４
の厚さｔ2 を１００Å以下３０Å以上の例えば７０Å程
度として形成する。
【００１６】そしてこの上から、全面的にｐ型又はｎ
型、例えばＰ（りん）等のｎ型不純物イオンを例えば２
０ｋｅＶのエネルギーで、２×１０13ｃｍ-2程度の面密
度で注入する。８はコントロールゲート電極５上に自然
発生的に形成される自然保護膜を示す。
型、例えばＰ（りん）等のｎ型不純物イオンを例えば２
０ｋｅＶのエネルギーで、２×１０13ｃｍ-2程度の面密
度で注入する。８はコントロールゲート電極５上に自然
発生的に形成される自然保護膜を示す。
【００１７】そしてこの後、フォトリソグラフィの適用
により、ゲート幅Ｌを例えば０．５μｍとしてコントロ
ールゲート電極５、第２の絶縁膜４、フローティングゲ
ート３、第１の絶縁膜２をパターニングする。
により、ゲート幅Ｌを例えば０．５μｍとしてコントロ
ールゲート電極５、第２の絶縁膜４、フローティングゲ
ート３、第１の絶縁膜２をパターニングする。
【００１８】次に図２Ｃに示すように、従来のＭＯＳト
ランジスタ製造工程と同様に、ソース／ドレイン領域６
Ｓ及び６Ｄに、上述のコントロールゲート電極５に注入
した不純物とは逆導電型、この場合ＢＦ2 等のｐ型不純
物イオンを例えば２０ｋｅＶのエネルギーで面密度２×
１０15ｃｍ-2程度としてイオン注入する。また図示しな
いが必要に応じてＬＤＤ領域などを形成し、表面に全面
的にＣＶＤ等によりＳｉＯ2 等より成る保護層７を被着
して、半導体メモリ装置が形成される。
ランジスタ製造工程と同様に、ソース／ドレイン領域６
Ｓ及び６Ｄに、上述のコントロールゲート電極５に注入
した不純物とは逆導電型、この場合ＢＦ2 等のｐ型不純
物イオンを例えば２０ｋｅＶのエネルギーで面密度２×
１０15ｃｍ-2程度としてイオン注入する。また図示しな
いが必要に応じてＬＤＤ領域などを形成し、表面に全面
的にＣＶＤ等によりＳｉＯ2 等より成る保護層７を被着
して、半導体メモリ装置が形成される。
【００１９】次に、このようなメモリ装置の簡単な書き
込み、読み出し及びメモリ消去態様を説明する。先ず初
期状態においては、そのエネルギーバンド図を図３に示
すように、コントロールゲート電極５及び基体１の伝導
帯ｃの近傍のフェルミレベルＥF 即ち不純物電位に電荷
この場合電子が存在し、絶縁膜２及び４の障壁によって
隔離される。図３においてｖは価電子帯を示し、また電
荷の充満しているエネルギー領域に斜線を付して示す。
込み、読み出し及びメモリ消去態様を説明する。先ず初
期状態においては、そのエネルギーバンド図を図３に示
すように、コントロールゲート電極５及び基体１の伝導
帯ｃの近傍のフェルミレベルＥF 即ち不純物電位に電荷
この場合電子が存在し、絶縁膜２及び４の障壁によって
隔離される。図３においてｖは価電子帯を示し、また電
荷の充満しているエネルギー領域に斜線を付して示す。
【００２０】そして書き込み時には、図４に示すように
コントロールゲート電極５にＶG ＜０なる電圧を印加
し、またドレイン領域にＶD ＜０なる電圧を印加して、
図５に示すようにバンドを曲げ、上述したようにトンネ
リング可能な１００Å以下の厚さとされた第２の絶縁膜
４を介して、コントロールゲート電極５からフローティ
ングゲート３に電荷即ち電子を送り込む。図５におい
て、図３に対応する部分には同一符号を付して重複説明
を省略する。
コントロールゲート電極５にＶG ＜０なる電圧を印加
し、またドレイン領域にＶD ＜０なる電圧を印加して、
図５に示すようにバンドを曲げ、上述したようにトンネ
リング可能な１００Å以下の厚さとされた第２の絶縁膜
４を介して、コントロールゲート電極５からフローティ
ングゲート３に電荷即ち電子を送り込む。図５におい
て、図３に対応する部分には同一符号を付して重複説明
を省略する。
【００２１】更に読み出し時には、図６にそのエネルギ
ーバンド図を示すように、例えばコントロールゲート電
極５の電位を０とし、ドレイン領域６Ｄに負の電圧をか
けると、フローティングゲート５に存在する電子にチャ
ネル領域の正孔が引き寄せられ、ソース６Ｓからドレイ
ン６Ｄに正孔が流れる。
ーバンド図を示すように、例えばコントロールゲート電
極５の電位を０とし、ドレイン領域６Ｄに負の電圧をか
けると、フローティングゲート５に存在する電子にチャ
ネル領域の正孔が引き寄せられ、ソース６Ｓからドレイ
ン６Ｄに正孔が流れる。
【００２２】更に、メモリの消去時には、書き込み時と
は逆の電圧を印加する。即ち図７に示すようにコントロ
ールゲート電極５にＶG ＞０なる電圧を印加し、且つド
レイン領域６ＤにＶD ＜０なる電圧を印加して図８に示
すようにバンドを逆向きに曲げて、フローティングゲー
ト３の電荷即ち電子をコントロールゲート電極５に送り
出し、メモリを消去することができる。図６及び図８に
おいて図３に対応する部分には同一符号を付して重複説
明を省略する。
は逆の電圧を印加する。即ち図７に示すようにコントロ
ールゲート電極５にＶG ＞０なる電圧を印加し、且つド
レイン領域６ＤにＶD ＜０なる電圧を印加して図８に示
すようにバンドを逆向きに曲げて、フローティングゲー
ト３の電荷即ち電子をコントロールゲート電極５に送り
出し、メモリを消去することができる。図６及び図８に
おいて図３に対応する部分には同一符号を付して重複説
明を省略する。
【００２３】またこの場合、紫外線照射によっても電子
を例えば一旦高いエネルギー準位に励起させ、これをコ
ントロールゲート電極５に送り出して消去を行うことも
できる。
を例えば一旦高いエネルギー準位に励起させ、これをコ
ントロールゲート電極５に送り出して消去を行うことも
できる。
【００２４】更に、ソース／ドレイン領域がｎ型で、コ
ントロールゲート電極がｐ型の場合は、上述例とは逆の
電圧を印加することによって同様の書き込み、読み出し
及び消去を行うことができる。
ントロールゲート電極がｐ型の場合は、上述例とは逆の
電圧を印加することによって同様の書き込み、読み出し
及び消去を行うことができる。
【００２５】例えば図１で説明した構成において角層の
膜厚、ゲート幅等を同様に選定し、コントロールゲート
電極５にＢ（ボロン）等のｐ型不純物を例えばエネルギ
ー１０ｋｅＶ、表面密度２×１０13ｃｍ-2で打ち込み、
またソース領域６Ｓ及びドレイン領域６Ｄに、例えばＡ
ｓ等のｎ型不純物を例えばエネルギー２０ｋｅＶ、表面
密度５×１０15ｃｍ-2として打ち込んで、上述の例とは
逆導電型の半導体メモリ装置を構成することができる。
膜厚、ゲート幅等を同様に選定し、コントロールゲート
電極５にＢ（ボロン）等のｐ型不純物を例えばエネルギ
ー１０ｋｅＶ、表面密度２×１０13ｃｍ-2で打ち込み、
またソース領域６Ｓ及びドレイン領域６Ｄに、例えばＡ
ｓ等のｎ型不純物を例えばエネルギー２０ｋｅＶ、表面
密度５×１０15ｃｍ-2として打ち込んで、上述の例とは
逆導電型の半導体メモリ装置を構成することができる。
【００２６】このような構成において初期のエネルギー
状態は、そのエネルギーハンド図を図９に示すように、
コントロールゲート電極５及び基体１の価電子帯ｖの近
傍に電荷この場合正孔が存在し、絶縁膜２及び４の障壁
によって隔離される。図９において、ｃは伝導帯、ＥF
はフェルミレベルを示す。
状態は、そのエネルギーハンド図を図９に示すように、
コントロールゲート電極５及び基体１の価電子帯ｖの近
傍に電荷この場合正孔が存在し、絶縁膜２及び４の障壁
によって隔離される。図９において、ｃは伝導帯、ＥF
はフェルミレベルを示す。
【００２７】そして書き込み時には、図１０に示すよう
にコントロールゲート電極５にＶG＞０なる電圧を印加
し、またドレイン領域にＶD ＞０なる電圧を印加してバ
ンドを曲げ、トンネリング可能な１００Å以下の厚さと
された第２の絶縁膜４を介して、コントロールゲート電
極５からフローティングゲート３にこの場合正孔を送り
込む。図１０において、図９に対応する部分には同一符
号を付して重複説明を省略する。
にコントロールゲート電極５にＶG＞０なる電圧を印加
し、またドレイン領域にＶD ＞０なる電圧を印加してバ
ンドを曲げ、トンネリング可能な１００Å以下の厚さと
された第２の絶縁膜４を介して、コントロールゲート電
極５からフローティングゲート３にこの場合正孔を送り
込む。図１０において、図９に対応する部分には同一符
号を付して重複説明を省略する。
【００２８】更に読み出し時には、図１１に示すよう
に、例えばコントロールゲート電極５の電位を０とし、
ドレイン領域６Ｄに正の電圧をかけると、フローティン
グゲート５に存在する正孔にチャネル領域の電子が引き
寄せられ、ソース６Ｓからドレイン６Ｄに電子が流れ
る。
に、例えばコントロールゲート電極５の電位を０とし、
ドレイン領域６Ｄに正の電圧をかけると、フローティン
グゲート５に存在する正孔にチャネル領域の電子が引き
寄せられ、ソース６Ｓからドレイン６Ｄに電子が流れ
る。
【００２９】更に、メモリの消去時には、書き込み時と
は逆の電圧を印加する。即ち図１２に示すようにコント
ロールゲート電極５にＶG ＞０なる電圧を印加し、且つ
ドレイン領域６ＤにＶD ＞０なる電圧を印加して図１２
に示すようにバンドを逆向きに曲げて、フローティング
ゲート３の電荷即ち正孔をコントロールゲート電極５に
送り出し、メモリを消去することができる。図１１及び
図１２において図９に対応する部分には同一符号を付し
て重複説明を省略する。
は逆の電圧を印加する。即ち図１２に示すようにコント
ロールゲート電極５にＶG ＞０なる電圧を印加し、且つ
ドレイン領域６ＤにＶD ＞０なる電圧を印加して図１２
に示すようにバンドを逆向きに曲げて、フローティング
ゲート３の電荷即ち正孔をコントロールゲート電極５に
送り出し、メモリを消去することができる。図１１及び
図１２において図９に対応する部分には同一符号を付し
て重複説明を省略する。
【００３０】またこの場合、紫外線照射によっても電子
を例えは一旦高いエネルギー準位に励起させ、これをコ
ントロールゲート電極５に送り出して消去を行うことも
できる。
を例えは一旦高いエネルギー準位に励起させ、これをコ
ントロールゲート電極５に送り出して消去を行うことも
できる。
【００３１】上述の各構成とすることによって、ゲート
絶縁膜の損傷が殆どなくなることから、寿命が飛躍的に
増大する。即ち従来の不揮発性の半導体メモリ装置にお
いては、電子がゲート絶縁膜を通ることで絶縁膜が損傷
しするため書き込み及び消去を行う回数が１万回〜１０
０万回程度を越えると信頼性が損なわれてしまうが、本
発明によればこの書き込み及び消去の回数を数倍〜数十
倍以上程度としても十分信頼性を保持することができ
た。
絶縁膜の損傷が殆どなくなることから、寿命が飛躍的に
増大する。即ち従来の不揮発性の半導体メモリ装置にお
いては、電子がゲート絶縁膜を通ることで絶縁膜が損傷
しするため書き込み及び消去を行う回数が１万回〜１０
０万回程度を越えると信頼性が損なわれてしまうが、本
発明によればこの書き込み及び消去の回数を数倍〜数十
倍以上程度としても十分信頼性を保持することができ
た。
【００３２】また本発明においては、従来のメモリ装置
に比し、低いゲート電圧での動作が可能となる。即ち従
来の半導体メモリ装置においては、前述したようにチャ
ネル領域からフローティングゲートに電荷を注入してお
り、電圧を印加するコントロールゲート電極とチャネル
領域とが数千Å程度離れていることから、電荷を送り込
む際には１０〜２０Ｖの比較的高いゲート電圧を必要と
していた。
に比し、低いゲート電圧での動作が可能となる。即ち従
来の半導体メモリ装置においては、前述したようにチャ
ネル領域からフローティングゲートに電荷を注入してお
り、電圧を印加するコントロールゲート電極とチャネル
領域とが数千Å程度離れていることから、電荷を送り込
む際には１０〜２０Ｖの比較的高いゲート電圧を必要と
していた。
【００３３】しかしながら本発明によれば、このコント
ロールゲート電極自体からフローティングゲートへ電荷
を送り込むため、ドレイン電圧と同程度のゲート電圧を
用いることができ、これにより動作電圧源が１つとな
り、回路設計が容易となる。
ロールゲート電極自体からフローティングゲートへ電荷
を送り込むため、ドレイン電圧と同程度のゲート電圧を
用いることができ、これにより動作電圧源が１つとな
り、回路設計が容易となる。
【００３４】また本発明は、高電圧による発熱によって
トランジスタの特性が変わることがなく、誤動作の恐れ
もなくなるという利点を有する。
トランジスタの特性が変わることがなく、誤動作の恐れ
もなくなるという利点を有する。
【００３５】尚、第２の絶縁膜４の厚さは、トンネリン
グ可能な１００Å以下とされ、また均一な膜質をもって
成膜することが可能な３０Å以上とすることが望まし
い。
グ可能な１００Å以下とされ、また均一な膜質をもって
成膜することが可能な３０Å以上とすることが望まし
い。
【００３６】更に本発明は、上述の実施例に限定される
ことなく、その他各部を逆導電型とする等、種々の変形
変更が可能であることはいうまでもない。
ことなく、その他各部を逆導電型とする等、種々の変形
変更が可能であることはいうまでもない。
【００３７】
【発明の効果】上述したように本発明によれば、コント
ロールゲートとフローティングゲートとの間で電荷のや
り取りを行うことから、ゲート絶縁膜を電子が通ること
なく、書き込み及び消去を行うことができる。従ってゲ
ート絶縁膜が損傷を受けずことがなく、寿命の大幅な長
期化をはかることができる。
ロールゲートとフローティングゲートとの間で電荷のや
り取りを行うことから、ゲート絶縁膜を電子が通ること
なく、書き込み及び消去を行うことができる。従ってゲ
ート絶縁膜が損傷を受けずことがなく、寿命の大幅な長
期化をはかることができる。
【００３８】また、ゲート電圧がドレイン電圧と同程
度、即ち５Ｖ、３．３Ｖ等の比較的低電圧となり、回路
設計の簡易化、メモリの信頼性の向上をはかることがで
きる。
度、即ち５Ｖ、３．３Ｖ等の比較的低電圧となり、回路
設計の簡易化、メモリの信頼性の向上をはかることがで
きる。
【図１】本発明実施例の略線的拡大断面図である。
【図２】本発明実施例の製造工程図である。
【図３】本発明実施例の初期状態のエネルギーバンド図
である。
である。
【図４】本発明実施例の書き込み態様の説明図である。
【図５】本発明実施例の書き込み時のエネルギーバンド
図である。
図である。
【図６】本発明実施例の読み出し時のエネルギーバンド
図である。
図である。
【図７】本発明実施例の消去態様の説明図である。
【図８】本発明実施例の消去時のエネルギーバンド図で
ある。
ある。
【図９】本発明の他の実施例の初期状態のエネルギーバ
ンド図である。
ンド図である。
【図１０】本発明の他の実施例の書き込み時のエネルギ
ーバンド図である。
ーバンド図である。
【図１１】本発明の他の実施例の読み出し時のエネルギ
ーバンド図である。
ーバンド図である。
【図１２】本発明の他の実施例の消去時のエネルギーバ
ンド図である。
ンド図である。
【図１３】従来の半導体メモリ装置の一例の略線的拡大
断面図である。
断面図である。
１ 基体 ２ 第１の絶縁膜 ３ フローティングゲート ４ 第２の絶縁膜 ５ コントロールゲート電極 ６Ｓ ソース領域 ６Ｄ ドレイン領域
Claims (6)
- 【請求項１】 基体上に、第１の絶縁膜を介してフロー
ティングゲートが設けられ、上記フローティングゲート
の上に第２の絶縁膜を介してコントロールゲート電極が
設けられて成る半導体メモリ装置において、 上記コントロールゲート電極から上記フローティングゲ
ートに電荷が注入されて書き込みが行われることを特徴
とする半導体メモリ装置。 - 【請求項２】 上記フローティングゲートから上記コン
トロールゲート電極に電荷が送り出されて消去が行われ
ることを特徴とする上記請求項１に記載の半導体メモリ
装置。 - 【請求項３】 上記フローティングゲートから上記コン
トロールゲート電極に、紫外線照射により電荷が送り出
されて消去が行われることを特徴とする上記請求項１に
記載の半導体メモリ装置。 - 【請求項４】 上記コントロールゲート電極に不純物注
入されて成ることを特徴とする上記請求項１に記載の半
導体メモリ装置。 - 【請求項５】 上記コントロールゲート電極にｎ型不純
物が注入され、上記フローティングゲートの両側のソー
ス／ドレイン領域がｐ型とされて成ることを特徴とする
上記請求項４に記載の半導体メモリ装置。 - 【請求項６】 上記コントロールゲート電極にｐ型不純
物が注入され、上記フローティングゲートの両側のソー
ス／ドレイン領域がｎ型とされて成ることを特徴とする
上記請求項４に記載の半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5159485A JPH07135263A (ja) | 1993-06-29 | 1993-06-29 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5159485A JPH07135263A (ja) | 1993-06-29 | 1993-06-29 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07135263A true JPH07135263A (ja) | 1995-05-23 |
Family
ID=15694804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5159485A Pending JPH07135263A (ja) | 1993-06-29 | 1993-06-29 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07135263A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008541487A (ja) * | 2005-05-17 | 2008-11-20 | マイクロン テクノロジー， インク． | 斬新な低電力不揮発性メモリおよびゲートスタック |
-
1993
- 1993-06-29 JP JP5159485A patent/JPH07135263A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008541487A (ja) * | 2005-05-17 | 2008-11-20 | マイクロン テクノロジー， インク． | 斬新な低電力不揮発性メモリおよびゲートスタック |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |