KR100674547B1 - 반도체 기억 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 기억 장치는, 반도체 기판(11), 상기 반도체 기판에 형성된 복수의 트렌치에 충진되어 복수의 소자 형성 영역을 형성하는 분리 절연막, 제1 게이트 절연막(12)을 통해 각각의 상기 소자 형성 영역 상에 제공되는 부유 게이트(13, 19), 제2 게이트 절연막(20)을 통해 상기 부유 게이트 상에 제공되는 제어 게이트(22), 및 상기 반도체 기판(11)에 제공되는 소스/드레인 영역을 포함하고, 적어도 상기 제2 게이트 절연막(20)과 상기 제어 게이트(22) 사이의 계면에 상호 확산층이 제공된다.
반도체, 트렌치, 소자, 분리 절연막, 게이트, 부유, 계면

Description

반도체 기억 장치 및 그 제조 방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD OF MANUFACTURING THE SAME}
도 1 내지 도 6은 제1 실시예에 따른 비휘발성 반도체 기억 장치의 제조 공정의 일부를 각각 개략적으로 도시한 단면도.
도 7은 제1 실시예에 따른 비휘발성 기억 장치를 개략적으로 도시한 단면도.
도 8 내지 도 10은 제2 실시예에 따른 비휘발성 반도체 기억 장치의 제조 공정의 일부를 각각 개략적으로 도시한 단면도.
도 11 및 도 12는 제3 실시예에 따른 비휘발성 반도체 기억 장치의 제조 공정의 일부를 각각 개략적으로 도시한 단면도.
도 13은 알루미나막에서의 깊이(nm)와 Si 농도(cm-3)의 관계를 도시한 도면.
도 14 및 도 15는 제3 실시예에 따른 비휘발성 반도체 기억 장치의 제조 공정의 일부를 개략적으로 각각 도시한 단면도.
도 16 및 도 17은 제4 실시예에 따른 비휘발성 반도체 기억 장치의 제조 공정의 일부를 각각 개략적으로 도시한 단면도.
도 18은 본 발명과 종래 기술에 따른 제어 게이트 전극-전극간 절연막-부유 게이트 전극 구조의 밴드(band) 도면.
도 19 내지 도 22는 제5 실시예에 따른 비휘발성 반도체 기억 장치의 제조 공정의 일부를 각각 개략적으로 도시하는 단면도.
도 23은 NAND형 플래시 메모리의 구조를 도시하는 평면도.
도 24는 NAND형 플래시 메모리의 등가 회로도.
도 25는 도 23의 XXV-XXV를 따라 취해진 단면도.
도 26은 도 23의 XXVI-XXVI를 따라 취해진 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10: 비휘발성 반도체 기억 장치
11: p형 실리콘 기판
12: 제1 절연막
13: 제1 도전층
14: 실리콘 질화막
15: 실리콘 산화막
16: 레지스트 마스크
17: 소자 분리 트렌치
18: 절연막
19: 제2층째의 도전층
20: 제2 절연막
21: 절연막
22: 제2 도전층
23: 실리케이트층
24: 레지스트
25: 소스/드레인 영역
31: 절연막
32: 레지스트
331, 332: 실리케이트층
34: 실리콘 산화막
41: 제2 절연막
42: Si층
43: 제3 절연막
44: 제2 도전층
45: Si를 포함하는 제2 절연막
46: Si를 포함하는 제3 절연막
47: 확산 배리어막
51: 전극간 절연막
52: 제어 게이트 전극
53: 계면 산화층
54, 55: 알루미늄 첨가 인 도핑 폴리실리콘 도전층
61: 제2 절연막
62: 제2 도전층
63: 제3 절연막
일본공개특허공보 제2001-223282호
일본공개특허공보 제2001-210734호
본 발명은 전극간 절연막으로서 고유전율 절연막이 형성된 반도체 기억 장치에 관한 것이다.
차세대 비휘발성 반도체 기억 장치에 있어서, 셀간의 거리가 축소되고 있다. 따라서, 전하 축적층과 제어 전극 간에 형성되는 전극간 절연막에 관하여, 종래보다도 셀간 거리가 축소된다. 그 결과, 예를 들면, ONO막(실리콘 산화막/실리콘 질화막/실리콘 산화막의 3층 적층막)에 채용되는 3차원적 구조에 있어서는, 인접하는 셀들 간의 간섭이 두드러지게 증가하게 된다. 이로 인해, 장치 특성이 저하되고 3차원 구조를 사용한 면적 증대가 곤란하게 된다.
차세대 비휘발성 기억 장치를 실현하기 위해서는, 전극간 절연막으로서, 종래보다도 고유전율을 갖는 절연막을 사용할 필요가 있다. 고유전율막을 사용하게 되면 면적을 증대시키지 않고 용량을 크게 할 수 있다. 이와 같이 함으로써 3차원 구조를 사용할 필요가 없고, 제조 공정이 단순화된다. 결과적으로, 디바이스 성능을 고성능화하고, 그 제조 단계를 단순화할 수 있으며, 또한 고수율의 제조 단계를 실현할 수 있다.
일본 특개2001-223282호에는 고유전율막으로서 (TaO)1-x(TiO)xN(0.01≤x≤0.09)를 사용하는 비휘발성 기억 장치가 개시되어 있다. 이것은 리크(leak) 전류의 문제점을 개선하고, 막의 기계적, 전기적 강도를 개선하고자 하는 것이다. 일본 특개2001-210734호에는 전극간 절연막으로서 TaON막을 사용함으로써 높은 정전용량을 얻는 것이 개시되어 있다.
본 발명의 일 태양에 따라, 반도체 기판; 상기 반도체 기판에 형성된 복수의 트렌치에 충진되어 복수의 소자 형성 영역을 형성하는 분리 절연막; 제1 게이트 절연막을 통해 각각의 상기 소자 형성 영역 상에 제공되는 부유 게이트; 제2 게이트 절연막을 통해 상기 부유 게이트 상에 제공되는 제어 게이트; 및 상기 반도체 기판에 제공되는 소스/드레인 영역을 포함하고, 적어도 상기 제2 절연막과 상기 제어 게이트 사이의 계면에 상호 확산층이 제공되는 반도체 기억 장치가 제공된다.
본 발명의 제2 태양에 따라, 반도체 기판; 상기 반도체 기판에 형성된 복수의 트렌치에 충진되어 복수의 소자 형성 영역을 형성하는 분리 절연막; 제1 절연막을 통해 각각의 상기 소자 형성 영역 상에 제공되는 부유 게이트; 제2 절연막을 통해 상기 부유 게이트 상에 제공되는 제어 게이트; 및 상기 반도체 기판에 제공되는 소스/드레인 영역을 포함하고, 상기 제2 절연막은 고유전율을 갖고 실리콘을 포함하는 반도체 기억 장치가 제공된다.
본 발명의 제3 태양에 따라, 반도체 기판; 상기 반도체 기판에 형성된 복수의 트렌치에 충진되어 복수의 소자 형성 영역을 형성하는 분리 절연막; 제1 절연막을 통해 각각의 상기 소자 형성 영역 상에 제공되는 부유 게이트; 상기 부유 게이트 상에 제공되고 금속 원소를 포함하는 제2 절연막; 상기 제2 절연막 상에 제공되는 폴리실리콘의 제어 게이트; 및 상기 반도체 기판에 제공되는 소스/드레인 영역을 포함하고, 각각의 상기 부유 게이트와 상기 제어 게이트의 표면 상에, 금속 원소를 포함하는 폴리실리콘 도전층 및 상기 부유 게이트와 상기 제어 게이트에 포함된 실리콘 원소와 상기 제2 절연막에 포함된 금속 원소로 구성되는 혼합 산화물의 실리케이트층으로 구성된 상호 확산층 모두 제공되는 반도체 기억 장치가 제공된다.
본 발명의 제4 태양에 따라, 반도체 기판; 상기 반도체 기판에 형성된 복수의 트렌치에 충진되어 복수의 소자 형성 영역을 형성하는 분리 절연막; 제1 절연막을 통해 각각의 상기 소자 형성 영역 상에 제공되는 부유 게이트; 상기 부유 게이트 상에 제공되고, 고유전율을 가지며 탄소를 포함하는 제2 절연막; 상기 제2 절연막 상에 제공되는 제어 게이트; 및 상기 반도체 기판에 제공되는 소스/드레인 영역을 포함하는 반도체 기억 장치가 제공된다.
본 발명의 제5 태양에 따라, 각각 직렬로 접속된 복수의 메모리 셀 및 상기 메모리 셀의 양 단부에 배열되는 선택 트랜지스터를 구비하는 복수의 NAND 셀 유닛을 포함하는 NAND형 플래시 메모리로서, 상기 각각의 메모리셀은, 반도체 기판에 형성된 복수의 트렌치에 충진되어 복수의 소자 형성 영역을 형성하는 복수의 분리 절연막; 제1 게이트 절연막을 통해 각각의 상기 소자 형성 영역 상에 제공되는 부유 게이트; 제2 게이트 절연막을 통해 상기 부유 게이트 상에 제공되는 제어 게이트; 상기 제2 게이트 절연막과 상기 제어 게이트 사이의 계면에 제공되는 상호 확산층; 및 상기 반도체 기판에 제공되는 소스/드레인 영역을 포함하는 NAND형 플래시 메모리가 제공된다.
본 발명의 제6 태양에 따라, 반도체 기판 상에 제1 절연막을 형성하는 단계; 상기 제1 절연막 상에 제1 도전층을 형성하는 단계; 상기 제1 도전층 상에 금속 원소를 포함하는 제2 절연막을 형성하는 단계; 상기 제2 절연막 상에 실리콘 원소를 포함하는 제2 도전층을 형성하는 단계; 상기 반도체 기판을 어닐링하여, 상기 제2 절연막과 상기 제2 도전층 사이의 계면에서 상호 확산층을 형성하는 어닐링 단계; 및 상기 반도체 기판의 표면까지 아래로 연속적으로 에칭을 수행하여 복수의 메모리 셀을 제공하는 단계를 포함하는 반도체 기억 장치 제조 방법이 제공된다.
고유전율의 절연막은 성막 직후의 막의 품질이 열악하다. 따라서, 막의 품질을 개선하기 위해, 고유전율 막을 포스트-피착 어닐(PDA; post-deposition anneal)할 필요가 있다. 발명자는, 포스트-피착 어닐에서는 고밀도화를 행할 필요가 있고, 결정화 온도 이상의 고온에서 실행하는 것이 바람직하다는 것을 발견하였다.
그러나, 성막 직후의 PDA에서는, 결정화에 수반하는 문제점이 발생한다. 만약, 결정화된 고유전율막이 사용되면, 폴리실리콘 등의 상부 전극과 결정화된 고유전율막 간의 양호한 접착이 얻어지지 않는다. 특히, 막을 벗기는 것이 현저하게 된다. 더욱이, 결정화됨으로써 입계(grain boundary)가 형성된다. 입계와 결정부분에 드라이 에칭 또는 화학물을 사용하는 케미컬 에칭시의 에칭 레이트가 서로 다르게 되어, 기판이 거칠어지거나 기판에 원치않는 오목한 부분 등의 균일하지 않은 형상을 초래하게 된다. 막 개질(modification)에 고온의 PDA가 필수적임에도 불구하고, 이들이 성막 직후에 수행되기 때문에 상기 문제들이 발생하게 된다.
어떤 경우에도, 고유전율 절연막의 성막 직후에 PDA를 수행하게 되면 결정화에 수반하는 문제가 발생하게 된다. 즉, 결정화된 고유전율막을 사용하면, 폴리실리콘 등의 상부 전극과의 부착성이 악화되고, 특히, 막이 벗겨지는 것이 현저하게 될 것이다. 더욱이, 기판이 거칠어지거나 기판에 오목한 부분이 발생하는 등 균일하지 않은 형상이 될 것이다.
[제1 실시예]
도 1 내지 도 7을 참조하여, 제1 실시예에 따른 비휘발성 반도체 기억 장치(10)의 구조가 그 제조 방법에 따라 설명될 것이다. 도 1에 도시된 바와 같이, p형 실리콘 기판(11) 상에 (또는 n형 실리콘 기판 중의 p형 웰 영역 상에) 약 1 nm 내지 15 nm의 두께로 제1 절연막(12)(터널링 절연막)을 형성하고, 그 위에 CVD법에 의해 부유 게이트와 전하 축적층이 되는, 예를 들면, 폴리실리콘의 제1 도전층(13)을 대략 10 nm 내지 200 nm의 두께로 형성한다.
그 후에, CVD법에 의해 실리콘 질화막(14)을 50 nm 내지 200 nm의 두께로 제1 도전층(13) 상에 증착한다. 실리콘 산화막(15)을 실리콘 질화막(14) 상에 대략 50 nm 내지 400 nm의 두께로 형성하고, 포토레지스트 재료를 도포하고 패터닝하여 레지스트 마스크(16)를 형성한다.
도 2에 도시된 바와 같이, 레지스트 마스크(16)를 사용하여, 실리콘 질화막(15)을 선택적으로 에칭한다. 에칭 후에 레지스트 마스크(16)를 제거한다. 다음에, 마스크로서 실리콘 산화막(15)을 사용하여 실리콘 질화막(14)을 에칭하고, 계속하여, 제1 도전층(13), 제1 절연막(12) 및 실리콘 기판(11)을 에칭하여 절연 트렌치(17)를 형성한다. 에칭 후에, 에칭에 의해 형성된 단면의 데미지(damage)를 제거하기 위해 고온의 포스트-산화(post-oxidation) 공정을 실행한다.
다음에, 절연 트렌치(17)에 실리콘 산화막 등의 절연막(18)을 200 nm 내지 1500 nm의 두께로 매립하고, 질소 분위기 또는 산소 분위기에서 고온의 열처리를 행하여 밀도를 향상시킨다. CMP(Chemical Mechanical Polishing)에 의해 실리콘 질화막(14)을 스토퍼로 사용하여 그 결과 구조의 표면을 평탄화한다. 실리콘 산화막에 비하여 선택비로서 에칭하는 것이 가능한 핫(hot) 인산을 사용하여 실리콘 질화막(14)을 제거한다. 이렇게 함으로써, 도 2에 도시된 단면 구조가 얻어진다.
본 실시예에서, 절연 트렌치(17)를 형성할 때, 실리콘 질화막(14) 및 실리콘 산화막(15)의 적층막을 마스크로서 사용한다. 대안으로, 막 두께 및 반응성 이온 에칭 조건이 적당하게 설정되고 사용될 막이 실리콘에 비하여 선택도를 가질 수 있다면, 단층 실리콘 질화막, 단층 실리콘 산화막, 또는 임의의 다른 단층/다층막을 사실상 사용할 수 있다.
도 3에 도시된 바와 같이, 실리콘 질화막(14) 제거 후에 얻어진 트렌치 상에 단차 피복성이 우수한 방법을 이용하여, 제1 도전층(13)의 일부가 되는 폴리실리콘의 제2층째의 도전층(19)을 퇴적한다. 계속해서, CMP 법에 의해 매립 절연막(18)을 스토퍼로 하여 도전층(19)의 평탄화를 행한다.
도 4에 도시한 바와 같이, 평탄화한 도전층(19) 상에, 실리콘 산화막보다도 고유전율을 갖는 제2 절연막(20)을 대략 1 nm 내지 40 nm의 두께로 형성한다.
제2 절연막(20)으로서 이용되는 고유전율 막으로서, 실리콘 산화막(SiO2막)의 비유전율 3.8 내지 4보다도 크고, 특히, 종래의 ONO 막으로 얻어지던 비유전율 5 내지 5.5 정도보다도 큰 막이 바람직하다.
예를 들면, 비유전율이 6 정도인 스트론튬 산화물(SrO)막, 비유전율이 7 정도인 실리콘 질화물(Si3N4)막, 비유전율이 8 정도인 알루미늄 산화물(A12O3)막, 비유전율이 10 정도인 마그네슘 산화물(MgO)막, 비유전율이 14 정도인 스칸듐 산화물(Sc2O3)막 혹은 가돌리늄 산화물(Gd2O3)막, 비유전율이 16 정도인 이트륨 산화물(Y2O3)막 혹은 사마륨 산화물(Sm2O3)막, 비유전율이 22 정도인 하프늄 산화물(HfO2)막 혹은 지르코늄 산화물(ZrO2)막, 비유전율이 25 정도인 탄탈 산화물(Ta2O5)막, 비유전율이 35 정도인 바륨 산화물(BaO)막, 비유전율이 40 정도인 비스무스 산화물(Bi2O3)막으로부터 선택가능한 어느 1개의 단층막 혹은 이들 복수를 적층한 복합막이 제2 절연막으로 사용가능하다.
또한, 상기 막과 실리콘 산화막으로 구성된 복합막도 사용할 수 있다. 복합막으로서 3층 이상의 적층 구조라도 좋다. 그러나, 막 전체로서의 비유전율은 5-5.5 정도보다도 큰 것이 바람직하다.
대안으로, 하프늄 알루미네이트(HfAlO)막과 같은 3원계의 화합물로 이루어지는 절연막이 사용될 수 있다. 특히, 스트론튬(Sr), 알루미늄(Al), 마그네슘(Mg),스칸듐(Sc), 가돌리늄(Gd), 이트륨(Y), 사마륨(Sm), 하프늄(Hf), 지르코늄(Zr), 탄탈(Ta), 란탄(La), 바륨(Ba), 및 비스무스(Bi) 중 적어도 어느 1개의 원소를 포함하는 산화물 혹은 질화물이 사용가능하다.
도 5에 도시한 바와 같이, 제2 절연막(20) 상에 제어 게이트가 되는 제2 도전층(22), 예를 들면, 폴리실리콘을 10 nm 내지 200 nm의 두께로 형성한다. 제2 도전층(22)은 비휘발성 반도체 기억 장치에 있어서의 제어 전극이 된다.
제2 도전층(22)을 형성한 후, 그 구조물을 500 ℃ 내지 1200 ℃의 온도로, 예를 들면, 노(furnace) 어닐링의 경우에 10분 내지 2 시간 또는 램프 어닐링의 경우에 1초 내지 30분 동안, 어닐링(포스트-피착 어닐링: PDA)을 질소, Ar, He 등의 불활성 가스 분위기, 수소 등의 환원성 분위기, 또는 산소 래디컬, 산소, 오존, 또는 물과 같은 산화성 분위기에서 행한다. 이 PDA에 의해, 제2 절연막(20)의 밀도를 향상시키고 막질을 개선한다. 또한, 전기적인 특성, 예를 들면, 누설 전류량, 히스테리시스 및 Vfb(플랫 밴드 전압) 시프트 등을 개선하는 것이 가능하게 된다.
또한, 상기한 PDA 공정에 의해, 제2 절연막(20)과 제2 도전층(22) 간의 계면 및 제2 절연막(20)과 제2층째의 도전층(19) 간의 계면에서 반응이 일어나게 된다. 그 결과, 제2층째의 도전층(19)과 제2 도전층(22)의 실리콘과 제2 절연막(20)에 포함되는, 예를 들면, A1, Hf 또는 Zr 등과 같은 금속 이온 간에 상호 확산이 발생하게 된다.
도 6에 도시한 바와 같이, 상기한 상호 확산에 의해, 농도 구배(gradient)를 갖는 상호 확산층(231)은 PDA 조건에 의해 영향을 받음에도 불구하고, 두께 1 원자층(0.1nm) 내지 20 nm의 범위로 형성된다. 즉, 실리콘과 제2 절연막(20)에 포함되는 금속 이온으로 구성되는 혼합 산화물 재료인 실리케이트층(231)이 형성된다. 이 상호 확산의 결과로, 제2 절연막(20)과 제2 도전층(22)의 밀착성이 향상되어, 제2 절연막(20)의 성막 직후에서의 동일한 PDA 조건 하에서 발생하는 막 박리를 방지할 수 있다.
유사하게, 제2층째의 도전층(19)과 제2 절연막(20) 간의 계면에서 반응이 발생하여, 상호 확산층(232)이 형성된다. 이에 의해, 제2 절연막(20)과 제2층째 도전층(19) 간의 밀착성이 향상된다.
예를 들면, 제2 절연막(20)이 형성될 때, 제2층째 도전층(19)과 제2 절연막(20) 사이에 실리콘 산화막 등의 산화막이 형성되는 경우도 있을 수 있다. 그러나, 이 경우에, 금속 원소와 실리콘 원소가 확산하여, 상호 확산층(232)이 형성된다.
그 후, 제2 도전층(22) 상에 레지스트 막(24)이 형성되고 이를 패터닝하여 레지스트 패턴을 형성한다. 상기 레지스트 패턴을 사용하여, 통상의 방법에 의해 제1 절연막(12)까지 아래로 에칭하여 도 7에 도시하는 것 같은 단면 구조를 얻는다. 이 단면 구조는 도 6의 지면에 수직인 VII-VII 단면이다. 게이트 구조와 자 기 정합적으로 노출한 기판면에 n형 불순물을 도입한 후, 열 처리하여, 소스/드레인 영역(25)을 형성함으로써, 각 메모리 셀을 구성한다.
[제2 실시예]
다음으로, 제2 실시예에 대하여 설명한다. 제2 실시예에 있어서는, 도 5까지는 상기 제1 실시예와 마찬가지이기 때문에, 동일 부분에는 동일 부호를 붙이고 있다. 즉, 도 8에 도시한 바와 같이, 제2 도전층(22) 상에 절연막(31)을 10 내지 500 nm의 두께로 형성한다.
절연막(31) 상에 레지스트 막(32)을 형성하고 패터닝하여 레지스트 패턴을 형성한다. 통상의 방법에 의해 제1 절연막(12)까지 아래로 에칭하여 도 9에 도시하는 것 같은 단면 구조를 얻는다. 이 단면 구조는, 도 8의 지면에 수직인 IX-IX 단면이다.
그 후, 상기 구조를, 500 ℃ 내지 1200℃의 온도로, 예를 들면, 노 어닐링의 경우에 30분 내지 2 시간, 램프 어닐링의 경우에 1초 내지 30분 동안, 어닐링(포스트-피착 어닐링: PDA)을 N2, Ar 또는 He 등의 불활성 가스를 포함하는 분위기, 혹은 산소 래디컬, 산소, 오존, 물과 같은 산화기를 포함하는 분위기에서 행한다. 이 PDA 공정에 의해, 제2 절연막(20)과 제2 도전층(22) 사이의 계면 및 제2 절연막(20)과 제2층째의 도전층(19) 사이의 계면에서 반응이 발생한다. 그에 따라, 제2 도전층(22) 및 제2층째의 도전층(19)에 있어서의 실리콘과 제2 절연막(20)에 있는, 예를 들면, A1, Hf 또는 Zr 등과 같은 금속 이온과의 상호 확산이 발생한다.
도 10에 도시한 바와 같이, 상기 상호 확산이 PDA 조건에도 영향을 받음에도 불구하고, 각각 농도 구배를 갖는 상호 확산층이 두께 1 원자층(0.1nm) 내지 20 nm로 상기 상호 확산에 의해 형성된다. 즉, 실리콘과 제2 절연막(20)에 포함되는 금속 이온과의 혼합 산화물인 실리케이트층(331 및 332)이 형성된다. 그 후, 게이트 구조와 자기 정합적으로 노출된 기판면에 n형 불순물을 도입한다. 불순물-도핑 표면을 열 처리하여 소스/드레인 영역(25)을 형성한다. 따라서, 각 메모리 셀이 구성된다.
상기한 상호 확산의 결과로, 제2 절연막(20)과 제2 도전층(22) 및 제2층째의 도전층(19)과 제2 절연막(20)과의 밀착성이 향상되어, 제2 절연막(20)의 성막 직후 동일한 PDA 조건 하에서 발생하곤 하던 막 박리를 방지할 수 있다. 예를 들면, 제2 절연막(20)을 형성했을 때에, 제2층째의 도전층(19)과 제2 절연막(20) 사이에 실리콘 산화막 등의 산화막이 형성되는 경우도 있다. 그러나, 금속 원소와 실리콘 원소가 확산하여, 상호 확산층(232)이 형성된다.
본 실시예에서는, 에칭 공정 후에 PDA가 수행된다. 따라서, 에칭시에는 PDA 시의 막의 결정화 또는 치밀화에 의한 입계가 형성되지 않는다. 하지의 제2층째의 도전층(19)에 대한 선택비를 용이하게 증가시키는 것이 가능해지고, 균일한 에칭 가공이 가능하게 된다. 또한, 에칭 가공 후 PDA 어닐링 분위기에 산화제를 첨가하는 것에 의해, 제2 절연막(20)에 산소가 공급되어 산소 결함을 보상하는 것이 가능하게 된다.
에칭 가공후에 PDA를 행하고 있기때문에, 도 10에 도시한 바와 같이, 제1 도 전층(13)과 제2층째의 도전층(19), 및 제2 도전층(22)의 측벽이 산화된다. 그 결과, 단부면 부분에서는 두텁게, 중앙 부분에서 얇은 실리콘 산화막(34)이 형성되어, 보다 신뢰성이 높은 디바이스가 얻어진다.
[제3 실시예]
다음으로, 제3 실시예에 대하여 설명한다. 제3 실시예에 있어서는, 도 3에 도시된 제조 단계까지는 상기 제1 실시예와 마찬가지이고, 동일 부분에는 동일 부호를 부여한다. 즉, 제1 도전층(13)의 일부가 되는 폴리실리콘의 제2층째의 도전층(19)을 퇴적한 후, CMP법에 의해 매립 절연막(18)을 스토퍼로 사용하여 평탄화를 행한다.
그 후, 도 11에 도시한 바와 같이, 평탄화된 표면상에 실리콘 산화막보다도 고유전율을 갖는 제2 절연막(41)을 1 nm 내지 60 nm의 두께로 형성한다. 제2 절연막(41)상에 Si층(42)을 0.1 nm 내지 3 nm의 두께로 형성한다. 이 때, Si층(42)의 형성 온도는 200℃ 내지 1000℃의 범위에서 실시한다. 결정 상태는 비정질 또는 다결정일 수 있다. 계속해서, Si층(42)상에, 실리콘 산화막보다도 고유전율을 갖는 제3 절연막(43)을 1 nm 내지 60 nm의 두께로 형성한다.
상기 제2 및 제3 절연막으로서 이용하는 고유전율의 막은, 실리콘 산화막(SiO2막)의 비유전율 3.8 내지 4보다도 높은 비유전율을 갖는 막이고, 특히, 종래의 ONO 막으로 얻어지고 있었던 비유전율 5 내지 5.5 정도보다도 큰 막이 바람직하다.
예를 들면, 비유전율이 6 정도인 스트론튬 산화물(SrO)막, 비유전율이 7 정도인 실리콘 질화물(Si3N4)막, 비유전율이 8 정도인 알루미늄 산화물(Al2O3)막, 비유전율이 10 정도인 마그네슘 산화물(MgO)막, 비유전율이 14 정도인 스칸듐 산화물(Sc2O3)막 혹은 가돌리늄 산화물(Gd2O3)막, 비유전율이 16 정도인 이트륨 산화물(Y2O3)막 혹은 사마륨 산화물(Sm2O3)막, 비유전율이 22 정도인 하프늄 산화물(HfO2)막 혹은 지르코늄 산화물(ZrO2)막, 비유전율이 25 정도인 탄탈 산화물(Ta2O5)막, 비유전율이 35 정도인 바륨 산화물(BaO)막, 및 비유전율이 40 정도인 비스무스 산화물(Bi2O3)막 중 어느 1개의 단층막 혹은 이들의 복수를 적층한 복합막이 사용 가능하다.
또한, 상기 막과 실리콘 산화막과의 복합막도 사용가능하다. 복합막은 3층 이상의 적층 구조라도 좋다. 그러나, 막 전체의 비유전율은 5 내지 5.5 정도보다 큰 막이 바람직하다. 대안으로, 하프늄 알루미네이트(HfAlO)막과 같은 3원계의 화합물로 이루어지는 절연막이라도 좋다. 특히, 스트론튬(Sr), 알루미늄(Al), 마그네슘(Mg), 스칸듐(Sc), 가돌리늄(Gd), 이트륨(Y), 사마륨(Sm), 하프늄(Hf), 지르코늄(Zr), 탄탈(Ta), 란탄(La), 바륨(Ba), 및 비스무스(Bi) 중 어느 1개의 원소를 적어도 포함하는 산화물 혹은 질화물이 사용가능하다. 또한, 제2 절연막 및 제3 절연막으로서 상기 SiO2보다도 고유전율인 절연막의 어느의 조합을 이용하더라도 유사한 효과를 얻을 수 있다.
도 12에 도시한 바와 같이, 제3 절연막(43) 상에 제2 도전층(44)을 10 nm 내 지 200 nm의 두께로 형성한다. 제2 도전층(44)은 Si를 포함하는 재료로 형성한다. 제2 도전층(44)은 비휘발성 반도체 기억 장치에 있어서의 제어 전극이 된다.
제2 도전층(44)을 형성한 후, 그 구조물을 500℃ 내지 1200℃의 온도에서 어닐링(포스트-피착 어닐링: PDA)을 행한다. 이 PDA 공정에 의해, 제2 절연막(41) 및 제3 절연막(43)의 밀도 향상을 얻을 수 있다. 또한, 상기 PDA 공정에 의해, 제2 절연막(41)과 Si층(42) 사이의 계면, 및 제3의 절연막(43)과 제2 도전층(44) 사이의 계면에서 반응이 일어난다.
상기한 계면에서의 반응에 의해, Si층(42) 및 제2 도전층(44)으로부터, 각각 제2 절연막(41) 및 제3 절연막(43) 중에 Si가 확산한다. 또한, 제2 절연막(41) 중에 포함된 금속 원소가 Si층(42)으로 확산하고, 제3 절연막(43) 중에 포함된 금속 원소가 Si층(42) 및 제2 도전층(44)으로 확산한다.
도 13은 후술하는 절연막에 있어서의 깊이(nm)와 Si 농도(cm-3)와의 관계를 나타내되, Si 농도는 표면 및 저면에서는 높게, 막 중앙부에서는 표면 농도보다 낮다.
Si 확산 결과로, Si층(42)은 소실하여, 제2 절연막(41) 및 제3 절연막(43)은 각각 Si를 포함하는 제2 절연막(45) 및 Si를 포함하는 제3 절연막(46)이 되어, 도 14에 도시하는 것 같은 구조가 된다. 도 13은 절연막 중의 Si 농도 분포의 일례를 도시한다. 절연막 중의 Si 농도는, 소실된 Si층(42) 근방, 및 상부 및 하부 전극 간의 경계에서 피크를 갖는다. 도 13에 도시한 Si 농도 분포에서, 피크 부분의 Si 농도는 10 원자% 정도이고, 절연막에서는 수 원자% 정도에 상당한다.
이와 같이, 제2 및 제3 절연막에 Si를 포함하게 함으로써 누설 전류를 감소시킬 수 있다. 이 이유는, 절연막 중의 결함 밀도(절연막 네트워크 결합이 불완전한 부분의 밀도)가 저감할 수 있기 때문이다고 생각된다.
절연막 중의 Si 농도는 상기한 값에 한정되는 것은 아니다. 0.1 원자% 이상에서 효과가 얻어진다. Si 농도가 너무 높으면 상기 절연막 네트워크 결합이 불완전하게 되는 경우가 있기 때문에, 바람직하게는 1 내지 10 원자 %이다. 또한, 본 실시예에 있어서, PDA에서 Si 층이 완전하게 소실되는 경우를 나타내었지만, 이것에 Si층이 한정되는 것은 아니다. Si층이 잔존하고 있는 경우라도, 누설 저감 효과는 존재한다. 그러나, Si층이 완전하게 소실되는 경우가 누설 저감 효과가 더 크다.
제2 절연막(41) 중에 포함된 금속 원소가, 제2층째의 도전층(19) 및 제1 도전층(13)으로 확산해서 제1 절연막(12)에 도달하여, 디바이스의 신뢰성 열화를 야기하는 경우가 있다. 그 경우에는, 도 15에 도시한 바와 같이, 제2 절연막(41) 및 제2층째의 도전층(19) 사이, 제2층째의 도전층(19) 및 제1 도전층(13) 사이, 또는 제1 도전층(13) 및 제1 절연막(12) 사이에 확산을 억제하는 절연막(확산 배리어막)(47)을 형성하는 것이 유효하다.
확산 배리어막으로서는, SiO2보다도 고유전율인 실리콘 질화막 등의 절연막, 금속 질화막 등의 절연막, 또는 금속 질화물 등의 도전막이 바람직하다. 확산 배리어막으로서 적절한 확산 배리어막을 형성함으로써 본 발명의 유효성을 실현할 수 있다. 제3 절연막(43) 중의 금속 원소가, 제2 도전층(44)측에 확산하여 문제를 야기하는 경우에도, 마찬가지의 확산 배리어막을 제3 절연막(43)과 제2 도전층(44) 사이에 형성하는 것이 유효하다.
상기한 PDA 공정에 의한 밀도 향상의 결과로, 유전율의 증가 및 누설 전류의 저감이 가능하게 된다. 본 실시예에서 도시한 바와 같이, 제2 및 제3 절연막 간에 Si층(42)을 삽입함으로써, 이들 절연막중으로 Si의 확산량을 증가시키는 것이 가능하게 된다. 본 실시예에서는, 하나의 Si층(42)을 제2 절연막(41)과 제3 절연막(43) 사이에 형성하는 예를 설명하지만, 절연막 간에 삽입하는 Si층은, 디바이스 상에 허용할 수 있는 범위이면 1층 이상을 삽입함으로써도 마찬가지의 효과를 얻는 것이 가능하다. 예를 들면, 전극간 절연막의 상하 계면 부근에 각각 Si 층을 삽입하고, 상기한 PDA를 행함으로써, 전극간 절연막의 상하 계면 근방에 Si 고농도층을 형성할 수 있다.
이러한 Si 농도 분포를 형성해 두면, 디바이스의 기입 동작 시의 누설 저감과 소거 동작 시의 누설 저감을 효과적으로 행하는 것이 가능하다. 동시에, 절연막 중앙 영역의 Si 농도는 낮기 때문에, Si 첨가에 의해 전극간 절연막의 유전율 저하를 최소한으로 억제할 수 있는 것이 바람직하다. 절연막중에 Si를 첨가하는 것에 의해 막 중의 결함을 줄일 수 있어, 누설 전류를 감소시키는 것이 가능하게 된다. 또한, 절연막 중의 결함을 감소시킴으로써, 디바이스 동작 시의 전기적 스트레스나 사용 환경의 변화에 대한 내성을 향상시키는 것이 가능해지고, 디바이스의 신뢰성을 대폭 개선하는 것이 가능하게 된다.
[제4 실시예]
제4 실시예에 대하여 설명한다. 본 실시예에 있어서는, 도 2에 설명된 제조 단계까지는 상기 제1 실시예와 마찬가지이기 때문에, 동일 부분에는 동일 부호를 붙이고 있다. 즉, 실리콘 기판(11)상에, 제1 절연막(터널 절연막)(12) 및 인 도핑 폴리실리콘으로 이루어지는 제1 도전층(13), 즉, 부유 게이트 전극을 형성하고, 절연 트렌치(17)에 실리콘 산화막 등의 절연막(18)을 매립하여 평탄화한다.
그 후, 도 16에 도시한 바와 같이, 평탄화된 기판 상에, 두께 20 nm 정도의 알루미나막으로 이루어지는 전극간 절연막(51) 및 인 도핑 폴리실리콘으로 이루어지는 제어 게이트 전극(52)을 적층한다. 이 알루미나막(51)을 형성할 때에, 인 도핑 폴리실리콘막의 표면이 산화되어, 두께 2 nm 정도의 계면 산화층(53)이 형성된다.
다음에, 질소 가스 등의 비산화기(non-oxidizer)를 포함하는 분위기에서, 100 ℃ 정도의 온도로 1분 정도의 어닐링(PDA)을 행한다. 그 결과, 도 17에 도시한 바와 같이, 상기 계면 산화층(53)이 소실된다. 알루미나막(51) 중의 알루미늄 원소가 부유 게이트 전극(13) 및 제어 게이트 전극(52)으로 확산되고, 두께 3 nm 정도의 알루미늄 첨가 인 도핑 폴리실리콘 도전층(54 및 55)이 부유 게이트 전극 상층부와 제어 게이트 전극 하부층에 각각 형성된다. 이 경우에도, 절연막(51)측으로 실리콘이 확산되어 상호 확산층인 실리케이트층(56 및 57)이 각각 형성된다.
본 실시예와 같이, 폴리실리콘층 등의 캡(cap)층이 붙은 채로 PDA를 행함으로써, PDA 분위기 속의 잔류산소의 확산에 의한 계면 산화층의 막 두께 증가가 억 제될 수 있다. 또한, 기존의 계면 산화층이 소실(또는 막 두께 감소)되는 효과가 있어, 전극간 절연막의 전기적 용량의 증가 및 누설 전류의 감소를 실현할 수 있다.
상기한 바와 같이, 전극간 절연막(51)과 상하 전극(13 및 52)의 계면에 알루미늄 첨가 인 도핑 폴리실리콘 도전층(54 및 55)이 형성되지만, 이러한 도전층에는 공핍층이 형성되고 쉽다. 따라서, 도 18의 밴드 도면에 도시한 바와 같이, 전계가 인가된 경우에, 전극간 절연막의 전계가 완화된다. 따라서, 기입 셀의 자기 전계에 의한 전극간 절연막을 통하여 흐르는 전하의 억제, 소거 셀의 자기 전계에 의한 전하 주입의 억제, 및 판독 또는 기입 시의 누설 저감 등의 효과를 얻을 수 있기 때문에, 비휘발성 반도체 기억 장치의 전하 유지 특성이 향상된다. 알루미늄 원소의 첨가량이 많으면, 상기 전계 완화 효과가 현저하게 된다. 그러나, 상기 양은 전극 중의 도펀트 원소 농도보다 낮은 것이 바람직하다.
상기한 실시예에 있어서, 전극간 절연막으로서 알루미나막을, 상하 전극으로서 인 도핑 폴리실리콘층을 이용하고 있지만, 다른 재료도 사용가능하다. 전극간 절연막으로서는, 알루미늄을 포함하는 절연막에 한정되지 않고, 붕소, 갈륨, 인듐 등의 3족 원소를 포함하는 절연막이라도 좋다. 상하 전극으로서는, 인 도핑 폴리실리콘층에 한하지 않고, n형 반도체 전극이면 무엇이나 좋다. 또한, 5족 원소를 포함하는 절연막과 p형 반도체 전극과의 임의의 조합도 사용가능하다.
또한, 상기 실시예에서는, 두께 3 nm 정도의 알루미늄 첨가 인 도핑 폴리실리콘 도전층을 생성하지만, 두께는 이것에 한정되는 것은 아니다. 전극간 절연막의 전기 용량은 충분히 큰 것이 바람직하다. 따라서, PDA의 온도와 시간은 최소로 설정하는 것이 바람직하다. 또한, 전극간 절연막에 첨가될 원소도 확산 계수가 작은 알루미늄, 갈륨, 또는 인듐과 같은 무거운 원소가 바람직하다. 또한, 인 도핑 폴리실리콘으로 이루어지는 제어 게이트 전극(52)을 성막할 때에, Al을 도입하여 Al 첨가 폴리실리콘으로 이루어지는 제어 게이트 전극(52)을 형성해도 된다.
또한, 본 실시예에 있어서, PDA 시의 전극간 절연막 중의 원소가 터널 절연막까지 아래로 확산하여 디바이스의 신뢰성 열화를 야기하는 경우가 있다. 그 때에는, 전극간 절연막과 부유 게이트 전극 사이의, 부유 게이트 전극의 중간 영역, 또는 부유 게이트 전극과 터널 절연막의 사이의 확산을 억제하는 절연막(확산 배리어막)을 형성하는 것이 효과적이다. 상기 확산 배리어막으로서는, 실리콘 산화막보다도 고유전율인 실리콘 질화막 등의 절연막이나 금속 질화물 등의 도전막이 바람직하다. 적절한 확산 배리어막을 형성하는 것에 의해, 터널 절연막의 특성 열화를 회피하면서 본 발명의 유효성을 실현할 수 있다. 부가하여, 전극간 절연막 중의 원소가, 제어 게이트 전극측에 확산하여 문제를 일으키는 경우에도, 유사한 확산 배리어막을 전극간 절연막과 제어 게이트 전극 사이에 형성하는 것이 유효하다.
[제5 실시예]
또한, 제5 실시예에 대하여 설명한다. 제5 실시예에 있어서는, 도 3에 도시된 제조 공정까지는 상기 제1 실시예와 마찬가지이기 때문에, 동일 부분에는 동일 부호를 붙이고 있다. 즉, 제1 도전층(13)의 일부가 되는 폴리실리콘의 제2층째의 도전층(19)을 퇴적한 후, CMP 법에 의해 매립 절연막(18)을 스토퍼로 하여 평탄화 를 행한다.
그 후, 도 19에 도시한 바와 같이, 평탄화된 표면상에 실리콘 산화막보다도 고유전율을 갖는 제2 절연막인 알루미나막(61)을 1 nm 내지 120 nm의 두께로 형성한다. 알루미나막(61)은 성막 온도 600 ℃ 이하로 성막하여, 탄소 농도를 5× 1019 cm-3 이상 포함하는 밀도가 낮은 막이다. 600 ℃ 이하의 저온으로 성막하는 경우, 탄소를 포함하는 많은 결합기(또는 결합된 래티컬)가 존재한다. 이들의 결합기가 A1 소스의 표면 상으로의 흡착을 저해하여, 결과적으로 밀도가 작은 절연막이 형성된다.
도 20은 상기 알루미나막(61)에 있어서의 성막 온도(℃)와 탄소 농도(cm-3)와의 관계를 나타낸다. 성막은, 탄소를 포함하는 Al 소스를 이용하여, 성막 온도를 600 ℃ 이하로 행함으로써, 절연막 내의 탄소 농도를 증가시켜, 절연막(61)의 가공을 용이하게 할 수 있다.
상기 알루미나막(61)의 성막을 위한 재료로서, 트리메틸 알루미늄(TMA), 트리에틸 알루미늄(TEA), Al(R)3(R는 탄소와 수소로 이루어지는 기), Al(OR)3, AlH3:NR, 또는 Al(R)x(OR)y(NR)z(x+y+z=3) 등의 탄소를 포함하는 Al 소스 가스이면 어느 것을 이용해도 된다. 또한, 산화제로서는, O3, O2, H2O, 또는 NO 등의 산소를 포함하는 가스이면 어느것을 이용해도 된다.
본 실시예에서는, 특히 알루미나막에 대하여 진술했다. 제2 절연막(61)으로서 이용되는 고유전율의 막으로서는, 실리콘 산화막(SiO2막)의 비유전율 3.8 내지 4보다도 크고, 특히, 종래의 ONO 막으로 얻어지던 비유전율 5 내지 5.5 정도보다도 큰 유전율을 갖는 막이 바람직하다. 예를 들면, 비유전율이 6 정도인 스트론튬 산화물(SrO)막, 비유전율이 7 정도인 실리콘 질화물(Si3N4)막, 비유전율이 8 정도인 알루미늄 산화물(A12O3)막, 비유전율이 10 정도인 마그네슘 산화물(MgO)막, 비유전율이 14 정도인 스칸듐 산화물(Sc2O3)막 혹은 가돌리늄 산화물(Gd2O3)막, 비유전율이 16 정도인 이트륨 산화물(Y2O3)막 혹은 사마륨 산화물(Sm2O3)막, 비유전율이 22 정도인 하프늄 산화물(HfO2)막 혹은 지르코늄 산화물(ZrO2)막, 비유전율이 25 정도인 탄탈 산화물(Ta2O5)막 혹은 란탄 산화물(La2O3)막, 비유전율이 35 정도인 바륨 산화물(BaO)막, 비유전율이 40 정도인 비스무스 산화물(Bi2O3)막 중 어느 1개의 단층막 혹은 이들의 복수를 적층한 복합막이 사용 가능하다. 또한, 상기 막과 실리콘 산화막과의 복합막이라도 좋다. 복합막은 3층 이상의 막일 수 있다. 막 전체로서의 비유전율은 5 내지 5.5 정도보다도 큰 막이 바람직하다. 대안으로, 하프늄 알루미네이트(HfAlO)막과 같은 3원계의 화합물로 이루어지는 절연막이라도 좋다. 즉, 스트론튬(Sr), 알루미늄(Al), 마그네슘(Mg), 스칸듐(Sc), 가돌리늄(Gd), 이트륨(Y),사마륨(Sm), 하프늄(Hf), 지르코늄(Zr), 탄탈(Ta), 란탄(La), 바륨(Ba), 및 비스무스(Bi) 중 어느 1개의 원소를 적어도 포함하는 산화물 혹은 질화물이더라도 사용 가능하다. 제2 절연막으로서 상기한 SiO2보다도 고유전율인 절연막의 어느 조합을 이용하는 것이라도 마찬가지의 효과를 얻을 수 있다.
도 21에 도시한 바와 같이, 제2 절연막(61) 상에 제2 도전층(62)을 10 nm 내지 20 nm의 두께로 형성한다. 제2 도전층(62)은 Si를 포함하는 재료를 이용하여 형성한다. 제2 도전층(62)은 비휘발성 반도체 기억 장치에 있어서의 제어 전극이 된다.
도 21의 XXII-XXII 단면인 도 22에 도시한 바와 같이, 제2 도전층(62)상에 제3 절연막(63)을 10 nm 내지 500 nm의 두께로 형성한다. 제3 절연막(63) 상에 레지스트를 도포하고 패터닝하여 레지스트 패턴(64)을 형성하고, 통상의 방법에 의해 상기 제1 절연막(12)까지 아래로 에칭한다. 이 때, 제2 절연막(61) 내에 탄소를 포함하는 결합기가 많이 존재하면, 막 자체의 결합이 약해져, 상기 에칭을 용이하게 행할 수 있다.
그 후, 100 ℃ 내지 1200 ℃의 온도로 어닐링(포스트 피착 어닐링: PDA)을 행한다. 이 PDA 공정에 의해 제2 절연막(61)의 밀도 향상을 얻을 수 있다. 동시에, 이 PDA 공정에서, 제2 절연막(61)과 제2층째의 도전층(19)과의 계면(65) 및 제2 절연막(61)과 제2 도전층(62)과의 계면(66)에서 반응이 일어난다. 이들 계면에서의 반응에 의해 제2층째의 도전층(19) 및 제2 도전층(62)으로부터 제2 절연막(61)중에 Si가 확산된다. 결과적으로, 저밀도의 제2 절연막(61)에 많은 Si를 포함할 수 있다.
본 실시예에 따르면, 성막시에 탄소를 포함하는 Al 소스를 이용하여, 성막 온도를 600 ℃ 이하로 행하고 있기 때문에, 절연막 내의 탄소 농도를 증가시켜, 절연막(61)의 가공을 용이하게 할 수 있다. Si의 확산량은 절연막의 밀도와 상관이 있다. 밀도가 작을수록, 보다 많은 Si가 절연막중으로 들어간다. 탄소를 많이 포함하는 절연막의 밀도를 감소시키고, PDA 공정 후, 절연막(61) 중에 많은 Si를 포함하게 함으로써 누설 전류를 감소시킬 수 있다.
다음으로, 상기한 비휘발성 반도체 기억 장치, 즉, 비휘발성 메모리 셀을 이용한 NAND형 플래시 메모리에 대하여 설명된다.
도 23은 NAND형 플래시 메모리의 구성을 도시하는 평면도(비트선은 도시 생략)이고, 도 24는 그 등가 회로를 나타낸다. 도 25는 도 23의 XXV-XXV 단면을 도시하고, 도 26은 도 23의 XXVI-XXVI 단면을 도시한다.
도 23 및 24에 도시한 바와 같이, 각 NAND 셀 유닛은, 직렬 접속된 메모리 셀(Ml 내지 M8)과, 이들 메모리 셀의 양단부에 각각 배치된 선택 트랜지스터(S1 및 S2)를 포함하고 있다.
선택 트랜지스터(S1 및 S2)에는 선택 게이트선(SG1 및 SG2)이 접속되어 있고, 메모리 셀(Ml 내지 M8)에는 제어 게이트선(워드선) CGl-CG8이 접속되어 있다. 각 선택 트랜지스터(S1)에는 비트선(BL1, BL2 등)이 접속되어 있다. 여기서는, 메모리 셀이 8개인 경우에 대하여 나타내고 있지만, 메모리 셀의 수는 8개에 한정되는 것은 아니다. 예를 들면, 16개 또는 32개의 메모리 셀이라도 좋다.
도 25 및 도 26에 도시한 바와 같이, p형 실리콘 기판(11)에 메모리 셀(Ml 내지 M8) 및 선택 트랜지스터(S1 및 S2)가 형성된다. 도면에 있어서, 상기 각 메모리 셀(Ml 내지 M8)은 상기 제1 실시예와 동일한 구조를 갖고 있기 때문에, 동일 부분에는 동일 부호를 붙이고 있다.
특히, 각 메모리 셀(Ml 내지 M8)은, 실리콘 기판(11)상에 형성된 제1 절연막(터널 절연막)(12); 제1 절연막(12) 상에 설치되고, 각각이 폴리실리콘으로 이루어지는 1층째의 도전층(13)과 제2층째의 도전층(19)에 의해 형성된 부유 게이트; 부유 게이트 상에 형성된 제1 상호 확산층(232); 제1 상호 확산층(232) 상에 설치되고, 실리콘 산화막보다도 고유전율을 갖는 제2 절연막(전극간 절연막)(20); 제2 절연막(20) 상에 형성된 제2 상호 확산층(231); 제2 상호 확산층(231) 상에 설치되고, 폴리실리콘으로 이루어진 제2 도전층(22)으로 이루어지는 제어 게이트를 구비한 게이트 구조를 갖고 있다.
인접하는 NAND 셀 유닛은 절연막(18)에 의해 분리되어 있다. 제어 게이트(22) 상에는, 당업자에게 공지되어 있는 바와 같이, 워드선(도시 생략)이 형성된다.
또한, 메모리 셀 및 선택 트랜지스터는 층간 절연막(41)으로 피복되고, 층간 절연막(41) 상에는 비트선(42)이 형성된다. 실리콘 기판(11)에는 고농도 불순물 소스/드레인 영역(43 및 44)이 형성된다. 고농도 불순물 영역(44)에는, 컨택 플러그(45)를 통하여 비트선(42)이 접속되어 있다.
또한, 상기한 실시예에 있어서, 제1 도전층이 2층인 예를 기재했지만, 이것에 한정되는 것은 아니다. 또한, 비휘발성 반도체 기억 장치는, NAND 형에 한정되 지 않고, NOR 형에도 적용할 수 있는 것은 당업자에게는 분명하다.
상기한 실시예로부터 분명하듯이, 고유전율 막은 에칭 가공에서 균일하지 않은 형상 없이 개질될 수 있고, 따라서, 고신뢰성을 갖고 원치않는 막 박리 또는 기판의 거칠어짐 없이 차세대 비휘발성 반도체 기억 장치 및 그 제조 방법을 얻을 수 있다.
당업자에게는 또 다른 이점 및 수정이 용이할 것이다. 따라서, 보다 넓은 양상에 있어서의 본 발명은 본 명세서에서 도시되고 설명된 특정 실시예 및 예시적 실시예에 한정되는 것은 아니다. 따라서, 첨부된 청구범위 및 그 등가물에 의해 정의되는 바와 같이 일반적인 진보적 개념의 사상 및 범위로부터 벗어나지 않고 다양한 수정이 이루어질 수 있다.

Claims (20)

  1. 반도체 기억 장치로서,
    반도체 기판;
    상기 반도체 기판에 형성된 복수의 트렌치에 충진되어 복수의 소자 형성 영역을 형성하는 분리 절연막;
    제1 절연막을 통해 각각의 상기 소자 형성 영역 상에 제공되는 부유 게이트;
    제2 절연막을 통해 상기 부유 게이트 상에 제공되는 제어 게이트; 및
    상기 반도체 기판에 제공되는 소스/드레인 영역을 포함하고,
    적어도 상기 제2 절연막과 상기 제어 게이트 사이의 계면에 상호 확산층이 제공되는
    반도체 기억 장치.
  2. 제1항에 있어서,
    상기 상호 확산층은, 상기 제어 게이트에 포함된 실리콘 원소와 상기 제2 절연막에 포함된 금속 원소로 구성되는 혼합 산화물인 실리케이트층을 포함하는 반도체 기억 장치.
  3. 제2항에 있어서,
    상기 실리케이트층의 두께는 0.1 nm 내지 20 nm인 반도체 기억 장치.
  4. 제1항에 있어서,
    상기 상호 확산층은 농도 구배(gradient)를 갖는 반도체 기억 장치.
  5. 반도체 기억 장치로서,
    반도체 기판;
    상기 반도체 기판에 형성된 복수의 트렌치에 충진되어 복수의 소자 형성 영역을 형성하는 분리 절연막;
    제1 절연막을 통해 각각의 상기 소자 형성 영역 상에 제공되는 부유 게이트;
    제2 절연막을 통해 상기 부유 게이트 상에 제공되는 제어 게이트; 및
    상기 반도체 기판에 제공되는 소스/드레인 영역을 포함하고,
    상기 제2 절연막은 고유전율을 갖고 실리콘을 포함하는
    반도체 기억 장치.
  6. 제5항에 있어서,
    적어도 상기 제1 절연막과 상기 부유 게이트 사이에 확산 배리어막이 제공되는 반도체 기억 장치.
  7. 반도체 기억 장치로서,
    반도체 기판;
    상기 반도체 기판에 형성된 복수의 트렌치에 충진되어 복수의 소자 형성 영역을 형성하는 분리 절연막;
    제1 절연막을 통해 각각의 상기 소자 형성 영역 상에 제공되는 부유 게이트;
    상기 부유 게이트 상에 제공되고 금속 원소를 포함하는 제2 절연막;
    상기 제2 절연막 상에 제공되는 폴리실리콘의 제어 게이트; 및
    상기 반도체 기판에 제공되는 소스/드레인 영역을 포함하고,
    각각의 상기 부유 게이트와 상기 제어 게이트의 표면 상에, 금속 원소를 포함하는 폴리실리콘 도전층 및 상기 부유 게이트와 상기 제어 게이트에 포함된 실리콘 원소와 상기 제2 절연막에 포함된 금속 원소로 구성되는 혼합 산화물의 실리케이트층으로 구성된 상호 확산층 모두 제공되는
    반도체 기억 장치.
  8. 반도체 기억 장치로서,
    반도체 기판;
    상기 반도체 기판에 형성된 복수의 트렌치에 충진되어 복수의 소자 형성 영역을 형성하는 분리 절연막;
    제1 절연막을 통해 각각의 상기 소자 형성 영역 상에 제공되는 부유 게이트;
    상기 부유 게이트 상에 제공되고, 고유전율을 가지며 탄소를 포함하는 제2 절연막;
    상기 제2 절연막 상에 제공되는 제어 게이트; 및
    상기 반도체 기판에 제공되는 소스/드레인 영역을 포함하는
    반도체 기억 장치.
  9. 각각 직렬로 접속된 복수의 메모리 셀 및 상기 메모리 셀의 양 단부에 배열되는 선택 트랜지스터를 구비하는 복수의 NAND 셀 유닛을 포함하는 NAND형 플래시 메모리로서,
    상기 각각의 메모리셀은,
    반도체 기판에 형성된 복수의 트렌치에 충진되어 복수의 소자 형성 영역을 형성하는 복수의 분리 절연막;
    제1 게이트 절연막을 통해 각각의 상기 소자 형성 영역 상에 제공되는 부유 게이트;
    제2 게이트 절연막을 통해 상기 부유 게이트 상에 제공되는 제어 게이트;
    상기 제2 게이트 절연막 과 상기 제어 게이트 사이의 계면에 제공되는 상호 확산층; 및
    상기 반도체 기판에 제공되는 소스/드레인 영역을 포함하는
    NAND형 플래시 메모리.
  10. 제9항에 있어서,
    상기 상호 확산층은, 상기 제어 게이트에 포함된 실리콘 원소로 구성된 혼합 산화물인 실리케이트층 및 상기 제2 게이트 절연막에 포함된 금속 원소를 포함하는
    NAND형 플래시 메모리.
  11. 제9항에 있어서,
    상기 제2 게이트 절연막은 고유전율 막을 포함하는 NAND형 플래시 메모리.
  12. 반도체 기억 장치를 제조하는 방법으로서,
    반도체 기판 상에 제1 절연막을 형성하는 단계;
    상기 제1 절연막 상에 제1 도전층을 형성하는 단계;
    상기 제1 도전층 상에 금속 원소를 포함하는 제2 절연막을 형성하는 단계;
    상기 제2 절연막 상에 실리콘 원소를 포함하는 제2 도전층을 형성하는 단계;
    상기 반도체 기판을 어닐링하여, 상기 제2 절연막과 상기 제2 도전층 사이의 계면에서 상호 확산층을 형성하는 어닐링 단계; 및
    상기 반도체 기판의 표면까지 아래로 연속적으로 에칭을 수행하여 복수의 메모리 셀을 제공하는 단계
    를 포함하는 반도체 기억 장치 제조 방법.
  13. 제12항에 있어서,
    상기 제2 도전층 상에 제3 절연막을 형성한 후, 상기 반도체 기판을 어닐링하는 반도체 기억 장치 제조 방법.
  14. 제12항에 있어서,
    상기 반도체 기판를 어닐링하는 단계는 500 ℃ 내지 1200 ℃에서 수행되는 반도체 기억 장치 제조 방법.
  15. 제12항에 있어서,
    상기 반도체 기판을 어닐링하여 상기 제2 절연막과 상기 제2 도전층 사이의 계면에 상호 확산층을 형성하는 반도체 기억 장치 제조 방법.
  16. 제12항에 있어서,
    상기 반도체 기판을 어닐링하는 단계는, 질소, Ar 또는 He 등의 불활성 가스 분위기, 수소 등의 환원성 분위기, 또는 산소 래디컬, 산소, 오존 또는 물 등의 산화성 분위기에서 수행되는 반도체 기억 장치 제조 방법.
  17. 제12항에 있어서,
    상기 상호 확산층은 상기 제2 절연막에 포함된 금속을 포함하는 실리케이트막인 반도체 기억 장치 제조 방법.
  18. 제12항에 있어서,
    상기 제1 도전층, 제2층째의 도전층 및 제2 도전층의 측벽은 에칭 가공 후 PDA에 의해 산화되어 단부에서는 두께가 두텁고 중앙부에서는 두께가 얇은 실리콘 산화막을 형성하는 반도체 기억 장치 제조 방법.
  19. 제12항에 있어서,
    상기 제2 도전층 상에 절연막을 형성한 후, 에칭 가공을 수행하고 PDA를 실행하는 반도체 기억 장치 제조 방법.
  20. 제12항에 있어서,
    PDA 실행 후, 소스/드레인 영역을 형성하는 반도체 기억 장치 제조 방법.
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