JP4250642B2 - 不揮発性半導体メモリ - Google Patents

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Description

本発明は、不揮発性半導体メモリのメモリセルのゲート電極構造に関する。
ＮＡＮＤ型フラッシュメモリなどの不揮発性半導体メモリのメモリセルは、フローティングゲート電極とコントロールゲート電極とから構成されるスタックゲート構造を有する。データプログラム／イレーズは、ＦＮ(Fowler-Nordheim)トンネリングを利用して、シリコン基板とフローティングゲート電極との間で電荷を移動させ、メモリセルの閾値を変動させることにより行う。
ここで、不揮発性半導体メモリとして機能させるためには、メモリセルの閾値の変動幅（マージン）を一定幅よりも大きくし、高い閾値と低い閾値とを正確に判別できるようにしなければならない。
しかし、近年、ビット単価を下げるために、メモリセルの微細化が顕著に推し進められている。メモリセルが微細化されると、隣接するメモリセル同士の干渉によって閾値の変動幅が小さくなる。これに対応するためには、閾値の変動幅を正確にコントロールする技術が必要になる。
ところが、閾値の変動幅のコントロールは、フローティングゲート電極とコントロールゲート電極との間の絶縁層で生じるリーク（ＦＮトンネル電流）により困難となっている。このリークは、一般に、その絶縁層がＩＰＤ(Inter-polysilicon dielectric)と呼ばれていることから、ＩＰＤリークと称される。
ＩＰＤリークは、特に、プログラム時、即ち、シリコン基板からフローティングゲート電極に電子を注入するときに顕著になる。具体的には、シリコン基板からフローティングゲート電極に電子を注入しても、同時に、ＩＰＤリークによりフローティングゲート電極からコントロールゲート電極に電子が放出されてしまうため、メモリセルの閾値をコントロールすることが難しい。
H. Watanabe, IEEE TED52, 2265, 2005 H. Watanabe et al, Ext. Abs. SSDM, 504, 2005
本発明の例では、ＩＰＤリークを抑制し、メモリセルの閾値の変動幅を正確にコントロールすることにより、メモリセルの微細化に貢献することが可能な新規なゲート電極構造を提案する。
本発明の例に関わる不揮発性半導体メモリは、半導体基板と、半導体基板上の第１絶縁層と、第１絶縁層上のフローティングゲート電極と、フローティングゲート電極上の第２絶縁層と、第２絶縁層上のコントロールゲート電極とを備え、フローティングゲート電極は、第１絶縁層に接触する第１金属層と、第２絶縁層に接触する第２金属層と、第１及び第２金属層の間の半導体層とから構成される。
本発明の例に関わる不揮発性半導体メモリは、半導体基板と、半導体基板上の第１絶縁層と、第１絶縁層上のフローティングゲート電極と、フローティングゲート電極上の第２絶縁層と、第２絶縁層上のコントロールゲート電極とを備え、フローティングゲート電極は、第１絶縁層に接触する第１シリサイド層と、第２絶縁層に接触する第２シリサイド層と、第１及び第２シリサイド層の間の半導体層とから構成される。
本発明の例に関わる不揮発性半導体メモリは、半導体基板と、半導体基板上の第１絶縁層と、第１絶縁層上のフローティングゲート電極と、フローティングゲート電極上の第２絶縁層と、第２絶縁層上のコントロールゲート電極とを備え、フローティングゲート電極は、第１絶縁層に接触する金属層と、第２絶縁層に接触するシリサイド層と、金属層及びシリサイド層の間の半導体層とから構成される。
本発明の例に関わる不揮発性半導体メモリは、半導体基板と、半導体基板上の第１絶縁層と、第１絶縁層上のフローティングゲート電極と、フローティングゲート電極上の第２絶縁層と、第２絶縁層上のコントロールゲート電極とを備え、フローティングゲート電極は、第１絶縁層に接触するシリサイド層と、第２絶縁層に接触する金属層と、シリサイド層及び金属層の間の半導体層とから構成される。
本発明の例に関わる不揮発性半導体メモリは、半導体基板と、半導体基板上の第１絶縁層と、第１絶縁層上のフローティングゲート電極と、フローティングゲート電極上の第２絶縁層と、第２絶縁層上のコントロールゲート電極とを備え、フローティングゲート電極は、第１絶縁層に接触する第１導電層と、第２絶縁層に接触する第２導電層と、第１及び第２導電層の間に配置され、中央がくびれた形を有する半導体層とから構成され、第１及び第２導電層は、金属層又はシリサイド層である。
本発明の例によれば、新規なゲート電極構造により、ＩＰＤリークを抑制し、メモリセルの閾値の変動幅を正確にコントロールすることにより、メモリセルの微細化に貢献することができる。
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
１． 概要
本発明の例に関わるメモリセルのゲート電極構造では、フローティングゲート電極が３層構造を有する。一つは、ゲート絶縁層（トンネル絶縁層）に接触する第１導電層、一つは、ＩＰＤに接触する第２導電層、最後の一つは、第１及び第２導電層の間の半導体層である。
第１及び第２導電層は、金属層、又は、シリサイド層であり、半導体層は、ポリシリコン層、又は、シリコンゲルマニウムなどの化合物半導体層である。
このようなゲート電極構造によれば、第１及び第２導電層が存在することにより、フローティングゲート電極に不完全空乏層及び弱い蓄積層が発生することはない。また、第１及び第２導電層の間には半導体層が存在するため、フローティングゲート電極の側面には空乏層が発生し、フローティングゲート電極の側面と拡散層との間に発生する容量結合（ＦＧフリンジ結合）が弱くなる。
従って、メモリセルの容量結合比の向上及びＩＰＤリークの低減による書き込み効率の向上、さらには、メモリセルの閾値の変動幅を正確にコントロールできるようになり、メモリセルの微細化にも貢献できる。
２． 書き込み効率について
ＩＰＤリークは、書き込み効率に大きな影響を及ぼす。
ＩＰＤリークを抑制するためのゲート電極構造としては、ＩＰＤを金属で挟み込む構造（特願２００５−１３３６２４）と、高誘電体材料からなるＩＰＤとフローティングゲート電極との間に金属を配置する構造（特願２００５−３００４３２）とが検討されている。
しかし、これらの構造は、いずれもフローティングゲート電極の側面と拡散層との間に発生する容量結合（ＦＧフリンジ結合）を考慮していないため、メモリセルの微細化に対応することができない。
これについて説明する。
図１及び図２は、フローティングゲート電極に寄生する容量を示している。
図１は、フローティングゲート電極がポリシリコン層から構成される場合であり、図２は、フローティングゲート電極が金属層から構成される場合である。
ＦＧフリンジ結合による容量Ｃｆｄは、フローティングゲート電極ＦＧと半導体基板Ｓｕｂとの間に発生する容量のうちの一つである。このため、微細化によりフローティングゲート電極ＦＧとチャネルとの間の容量Ｃｆｓが小さくなると、容量Ｃｆｄが相対的に大きくなり、メモリセルの容量結合比が小さくなる。
このとき、トンネル絶縁層に印加される電界が小さくなるため、結果として、ＩＰＤリークが増大して書き込み効率が低下する。
図３は、この様子を示している。一般に、正常に書き込みを行うためには、トンネル絶縁層に10 mega V/cm以上の電界を印加する一方、ＩＰＤに印加される電界は、3 mega V/cm以下に抑える必要がある。しかし、メモリセルの容量結合比が小さくなると、これが難しくなる。
さらに、フローティングゲート電極とチャネルとの間の容量は、フローティングゲート電極のチャネルと対向する部分の面積に比例する。ところが、この面積は、メモリセルの微細化に伴い、ゲート長の２乗に比例して減少する。一方で、容量Ｃｆｄは、メモリセルが微細化されても小さくならない。このため、55nm世代以降では、ＦＧフリンジ結合がメモリセルの容量結合比に与える影響が無視できない。
このようなことから、メモリセルの微細化を実現するには、ＦＧフリンジ結合による容量Ｃｆｄを小さくすることが必須となる。
書き込み効率は、容量Ｃｆｄ以外にも、以下の要因によって低下する。
まず、図１に示すように、フローティングゲート電極がポリシリコン層から構成される場合には、書き込み時に、フローティングゲート電極とトンネル絶縁層との界面に生じる空乏層により書き込み効率が低下する。
図４及び図５は、その原理を説明したものである。
ポリシリコンは、高濃度にドーピングされており、フェルミ準位が伝導帯中にあるため、フローティングゲート電極とトンネル絶縁層との界面には、電子が完全に無くならない領域、即ち、不完全空乏層、(incomplete depletion）が発生する。また、不完全空乏層とトンネル絶縁層との間に完全に空乏化した完全空乏層（complete depletion）が発生する。
しかし、実際には、完全空乏層の幅が著しく狭いため、ポリシリコンからなるフローティングゲート電極の空乏層は、不完全空乏層に支配される（非特許文献１参照）。
ここで注意しなければならないことは、通常のシリコンで用いられる空乏近似は、完全空乏化を仮定しているため、これにより空乏層の幅を評価すると、過小評価されるという点にある。このため、空乏近似による空乏層の幅は、実際の書き込み時に発生する空乏層の幅よりも狭くなる。
これが意味することころは、メモリセルが微細化されるに従い、これまで無視されてきた空乏層が書き込み特性に大きな影響を与えるようになる、ということである。具体的には、フローティングゲート電極とトンネル絶縁層との界面に生じる空乏層は、トンネル絶縁層にかかる電界を低下させることになるが、この現象は、メモリセルの微細化によって書き込みマージンが小さくなると、特性劣化の危険因子の一つとなる。
続いて、蓄積層が書き込み効率に与える影響を説明する。
ポリシリコンの蓄積層は、ボルツマン近似を基礎とした考え方では完全に無視される。これは、ポリシリコンのドナー濃度が極めて高いため、ポリシリコンの表面でバンドが曲がっても、すぐさまそこに電荷が指数関数的に蓄積されて元の状態に戻るため、事実上、バンドが曲がることがない、と考えられているからである。
しかし、この考えは、正しくない（非特許文献２参照）。
図６に示すように、ポリシリコンでは、蓄積層の幅が狭く、量子排他効果によって指数関数的な電子の蓄積が起こらない。その代わりに、バンドの曲がりがこれまで予想されていたよりもずっと大きくなり、バンドの曲がりに応じて電子の状態密度が平方根で増大するようになる。
従って、ポリシリコンの表面には蓄積層が発生する。
この蓄積層は、ポリシリコンの表面に、電荷が、指数関数ではなく、平方根関数で蓄積することから「弱い蓄積層」と称される。
図７は、書き込み時にフローティングゲート電極とＩＰＤとの界面に発生する弱い蓄積層がＩＰＤのトンネルバリアを低下させることを示している。
この現象は、ＩＰＤリークを指数関数的に増大させるため、結果として、書き込み効率を大幅に低減させる。
このようなことから、不完全空乏層及び弱い蓄積層の影響を取り除くため、フローティングゲート電極を、ポリシリコンではなく、金属から構成しようとする試みも存在する。
しかし、図２に示すように、フローティングゲート電極を金属から構成すると、今度は、フローティングゲート電極の側面に空乏層が形成されないため、ＦＧフリンジ結合による容量が増大する。これは、既に説明したように、メモリセルの容量結合比を低下させるため、メモリセルの微細化を妨げる要因となる。
３． 実施の形態
次に、最良と思われるいくつかの実施の形態について説明する。
(1) 第１実施の形態
A. 構造
図８は、第１実施の形態のゲート電極構造を示している。
半導体基板１１の表面領域には、ソース・ドレインとしての拡散層１２が形成される。拡散層１２の間のチャネル上には、ゲート絶縁層（トンネル絶縁層）１３を介してフローティングゲート電極ＦＧが形成される。
ゲート絶縁層１３は、例えば、酸化シリコンから構成される。
フローティングゲート電極ＦＧは、３層構造を有し、ゲート絶縁層１３側から、金属層１４ａ、ポリシリコン層１４ｃ、金属層１４ｂの順で、形成される。
金属層１４ａ，１４ｂは、フローティングゲート電極ＦＧの上面と下面に、不完全空乏層及び弱い蓄積層を発生させないためのものである。金属層１４ａ，１４ｂの厚さは、このような機能を十分に発生させるために、それぞれ、0.4nm以上にする。
金属層１４ａ，１４ｂは、アルミニウム、白金、銅、金、及び、これらの合金を含むグループから選択される。
ポリシリコン層１４ｃは、金属層１４ａ，１４ｂの間に配置され、フローティングゲート電極ＦＧの中央部を占める。このため、フローティングゲート電極ＦＧ（ポリシリコン層１４ｃ）の側面には、空乏層が形成され、ＦＧフリンジ結合による容量Ｃｆｄが小さくなる。
フローティングゲート電極ＦＧ上には、ＩＰＤ１５を介してコントロールゲート電極ＣＧが形成される。
ＩＰＤ１５は、例えば、ＯＮＯ（酸化シリコン／窒化シリコン／酸化シリコン）のスタック構造から構成される。コントロールゲート電極ＣＧは、例えば、ポリシリコン、シリサイド、金属、又は、これらのスタック構造から構成される。
B. 製造方法
図８のゲート電極構造の製造方法の例を説明する。
まず、図９（ａ）に示すように、熱酸化法により、シリコン基板（半導体基板）１１上にシリコン酸化層（ゲート絶縁層）１３を形成する。続けて、スパッタ法により、シリコン酸化層１３上に金属層１４ａを形成する。この後、図９（ｂ）に示すように、金属層１４ａをエッチバックし、金属層１４ａの厚さを 0.4nm以上の所定値、例えば、約0.5nmにする。
次に、図９（ｃ）に示すように、ＣＶＤ法により、金属層１４ａ上に、不純物を含む導電性ポリシリコン層１４ｃを、例えば、厚さ約50nmで形成する。続けて、図９（ｄ）に示すように、スパッタ法により、ポリシリコン層１４ｃ上に、金属層１４ｂを、例えば、厚さ約0.5nmで形成する。この後、ＣＶＤ法により、金属層１４ｂ上に、ＩＰＤ１５を形成する。
次に、図９（ｅ）に示すように、ＣＶＤ法により、ＩＰＤ１５上に、不純物を含む導電性ポリシリコン層１６を形成する。
そして、フォトリソグラフィによりマスクパターンを形成し、このマスクパターンを用いて、ポリシリコン層１６、ＩＰＤ１５、金属層１４ｂ、ポリシリコン層１４ｃ、金属層１４ａ及びシリコン酸化層１３を、順次、エッチングすることにより、メモリセルのゲート電極が完成する。
C. まとめ
このように、第１実施の形態によれば、フローティングゲート電極が、２つの金属層によりポリシリコン層を挟み込んだサンドイッチ構造を有する。
従って、不完全空乏層及び弱い蓄積層が発生しないと共に、ＦＧフリンジ結合が弱くなるため、メモリセルの容量結合比の向上及びＩＰＤリークの減少によるメモリセルの微細化に貢献できる。
(2) 第２実施の形態
A. 構造
図１０は、第２実施の形態のゲート電極構造を示している。
半導体基板１１の表面領域には、ソース・ドレインとしての拡散層１２が形成される。拡散層１２の間のチャネル上には、ゲート絶縁層（トンネル絶縁層）１３を介してフローティングゲート電極ＦＧが形成される。
ゲート絶縁層１３は、例えば、酸化シリコンから構成される。
フローティングゲート電極ＦＧは、３層構造を有し、ゲート絶縁層１３側から、シリサイド層１７ａ、ポリシリコン層１４ｃ、シリサイド層１７ｂの順で、形成される。
シリサイド層１７ａ，１７ｂは、フローティングゲート電極ＦＧの上面と下面に、不完全空乏層及び弱い蓄積層を発生させないためのものである。シリサイド層１７ａ，１７ｂの厚さは、このような機能を十分に発生させるために、それぞれ、0.4nm以上にする。
シリサイド層１７ａ，１７ｂは、コバルトシリサイド、ニッケルシリサイド、タングステンシリサイド、チタンシリサイド、タンタルシリサイド、及び、ルテニウムシリサイドを含むグループから選択される。
ポリシリコン層１４ｃは、シリサイド層１７ａ，１７ｂの間に配置され、フローティングゲート電極ＦＧの中央部を占める。このため、フローティングゲート電極ＦＧ（ポリシリコン層１４ｃ）の側面には、空乏層が形成され、ＦＧフリンジ結合による容量Ｃｆｄが小さくなる。
フローティングゲート電極ＦＧ上には、ＩＰＤ１５を介してコントロールゲート電極ＣＧが形成される。
ＩＰＤ１５は、例えば、ＯＮＯ（酸化シリコン／窒化シリコン／酸化シリコン）のスタック構造から構成される。コントロールゲート電極ＣＧは、例えば、ポリシリコン、シリサイド、金属、これらのスタック構造から構成される。
B. 製造方法
図１０のゲート電極構造の製造方法の例を説明する。
まず、図１１（ａ）に示すように、熱酸化法により、シリコン基板（半導体基板）１１上にシリコン酸化層（ゲート絶縁層）１３を形成する。また、ＣＶＤ法により、シリコン酸化層１３上にポリシリコン層１８を形成する。
続けて、スパッタ法により、ポリシリコン層１８上にコバルト(Co)層１９を形成する。この後、アニールにより、ポリシリコン層１８内のシリコン原子とコバルト層１９内のコバルト原子とを相互拡散させ、両者を反応させると、図１１（ｂ）に示すように、コバルトシリサイド(CoxSi1-x(0<x<1))層１７ａが形成される。
次に、図１１（ｃ）に示すように、コバルトシリサイド層１７ａをエッチバックし、コバルトシリサイド層１７ａの厚さを 0.4nm以上の所定値、例えば、約0.5nmにする。
次に、図１１（ｄ）に示すように、ＣＶＤ法により、コバルトシリサイド層１７ａ上に、不純物を含む導電性ポリシリコン層１４ｃを形成する。また、スパッタ法により、ポリシリコン層１４ｃ上に、コバルト層２０を形成する。この後、アニールにより、ポリシリコン層１４ｃ内のシリコン原子とコバルト層２０内のコバルト原子とを相互拡散させ、両者を反応させると、図１１（ｅ）に示すように、コバルトシリサイド(CoxSi1-x(0<x<1))層１７ｂが形成される。
この時、ポリシリコン層１４ｃについては、全てをシリサイド化することなく、コバルト層側の一部のみをシリサイド化する。また、アニール後に残存するポリシリコン層１４ｃの厚さについては、所定値、例えば、約50nmとなるようにアニール条件が設定される。
次に、図１１（ｆ）に示すように、コバルトシリサイド層１７ｂをエッチバックし、コバルトシリサイド層１７ｂの厚さを 0.4nm以上の所定値、例えば、約0.5nmにする。この後、ＣＶＤ法により、コバルトシリサイド層１７ｂ上に、ＩＰＤ１５を形成し、ＩＰＤ１５上に、不純物を含む導電性ポリシリコン層１６を形成する。
そして、フォトリソグラフィによりマスクパターンを形成し、このマスクパターンを用いて、ポリシリコン層１６、ＩＰＤ１５、コバルトシリサイド層１７ｂ、ポリシリコン層１４ｃ、コバルトシリサイド層１７ａ及びシリコン酸化層１３を、順次、エッチングすることにより、メモリセルのゲート電極が完成する。
尚、本例では、コバルト層１９，２０を用いたが、これに代えて、ニッケル層、タングステン層、チタン層、タンタル層、ルテニウム層などのシリコンと反応して金属シリサイド層を構成する材料を用いてもよい。
C. まとめ
このように、第２実施の形態によれば、フローティングゲート電極は、２つのシリサイド層によりポリシリコン層を挟み込んだサンドイッチ構造を有する。
従って、不完全空乏層及び弱い蓄積層が発生しないと共に、ＦＧフリンジ結合が弱くなるため、メモリセルの容量結合比の向上及びＩＰＤリークの減少によるメモリセルの微細化に貢献できる。
(3) 第３実施の形態
A. 構造
図１２は、第３実施の形態のゲート電極構造を示している。
半導体基板１１の表面領域には、ソース・ドレインとしての拡散層１２が形成される。拡散層１２の間のチャネル上には、ゲート絶縁層（トンネル絶縁層）１３を介してフローティングゲート電極ＦＧが形成される。
ゲート絶縁層１３は、例えば、酸化シリコンから構成される。
フローティングゲート電極ＦＧは、３層構造を有し、ゲート絶縁層１３側から、シリサイド層１７ａ、ポリシリコン層１４ｃ、金属層１４ｂの順で、形成される。
シリサイド層１７ａは、フローティングゲート電極ＦＧの下面に、不完全空乏層及び弱い蓄積層を発生させないためのもの、金属層１４ｂは、フローティングゲート電極ＦＧの上面に、不完全空乏層及び弱い蓄積層を発生させないためのものである。シリサイド層１７ａ及び金属層１４ｂの厚さは、このような機能を十分に発生させるために、それぞれ、0.4nm以上にする。
シリサイド層１７ａは、コバルトシリサイド、ニッケルシリサイド、タングステンシリサイド、チタンシリサイド、タンタルシリサイド、及び、ルテニウムシリサイドを含むグループから選択される。
金属層１４ｂは、アルミニウム、白金、銅、金、及び、これらの合金を含むグループから選択される。
ポリシリコン層１４ｃは、シリサイド層１７ａと金属層１４ｂとの間に配置され、フローティングゲート電極ＦＧの中央部を占める。このため、フローティングゲート電極ＦＧ（ポリシリコン層１４ｃ）の側面には、空乏層が形成され、ＦＧフリンジ結合による容量Ｃｆｄが小さくなる。
フローティングゲート電極ＦＧ上には、ＩＰＤ１５を介してコントロールゲート電極ＣＧが形成される。
ＩＰＤ１５は、例えば、ＯＮＯ（酸化シリコン／窒化シリコン／酸化シリコン）のスタック構造から構成される。コントロールゲート電極ＣＧは、例えば、ポリシリコン、シリサイド、金属、これらのスタック構造から構成される。
B. 製造方法
図１２のゲート電極構造の製造方法の例を説明する。
まず、図１３（ａ）に示すように、熱酸化法により、シリコン基板（半導体基板）１１上にシリコン酸化層（ゲート絶縁層）１３を形成する。また、ＣＶＤ法により、シリコン酸化層１３上にポリシリコン層１８を形成する。
続けて、スパッタ法により、ポリシリコン層１８上にコバルト(Co)層１９を形成する。この後、アニールにより、ポリシリコン層１８内のシリコン原子とコバルト層１９内のコバルト原子とを相互拡散させ、両者を反応させると、図１３（ｂ）に示すように、コバルトシリサイド(CoxSi1-x(0<x<1))層１７ａが形成される。
次に、図１３（ｃ）に示すように、コバルトシリサイド層１７ａをエッチバックし、コバルトシリサイド層１７ａの厚さを 0.4nm以上の所定値、例えば、約0.5nmにする。また、図１３（ｄ）に示すように、ＣＶＤ法により、コバルトシリサイド層１７ａ上に、不純物を含む導電性ポリシリコン層１４ｃを、例えば、厚さ約50nmで形成する。
次に、図１３（ｅ）に示すように、スパッタ法により、ポリシリコン層１４ｃ上に、金属層１４ｂを、例えば、厚さ約0.5nmで形成する。この後、ＣＶＤ法により、金属層１４ｂ上に、ＩＰＤ１５を形成し、ＩＰＤ１５上に、不純物を含む導電性ポリシリコン層１６を形成する。
そして、フォトリソグラフィによりマスクパターンを形成し、このマスクパターンを用いて、ポリシリコン層１６、ＩＰＤ１５、金属層１４ｂ、ポリシリコン層１４ｃ、コバルトシリサイド層１７ａ及びシリコン酸化層１３を、順次、エッチングすることにより、メモリセルのゲート電極が完成する。
尚、本例では、コバルト層１９を用いたが、これに代えて、ニッケル層、タングステン層、チタン層、タンタル層、ルテニウム層などのシリコンと反応して金属シリサイド層を構成する材料を用いてもよい。
C. まとめ
このように、第３実施の形態によれば、フローティングゲート電極は、シリサイド層と金属層との間にポリシリコン層が挟み込まれたサンドイッチ構造を有する。
従って、不完全空乏層及び弱い蓄積層が発生しないと共に、ＦＧフリンジ結合が弱くなるため、メモリセルの容量結合比の向上及びＩＰＤリークの減少によるメモリセルの微細化に貢献できる。
(4) 第４実施の形態
A. 構造
図１４は、第４実施の形態のゲート電極構造を示している。
半導体基板１１の表面領域には、ソース・ドレインとしての拡散層１２が形成される。拡散層１２の間のチャネル上には、ゲート絶縁層（トンネル絶縁層）１３を介してフローティングゲート電極ＦＧが形成される。
ゲート絶縁層１３は、例えば、酸化シリコンから構成される。
フローティングゲート電極ＦＧは、３層構造を有し、ゲート絶縁層１３側から、金属層１４ａ、ポリシリコン層１４ｃ、シリサイド層１７ｂの順で、形成される。
金属層１４ａは、フローティングゲート電極ＦＧの下面に、不完全空乏層及び弱い蓄積層を発生させないためのもの、シリサイド層１７ｂは、フローティングゲート電極ＦＧの上面に、不完全空乏層及び弱い蓄積層を発生させないためのものである。金属層１４ａ及びシリサイド層１７ｂの厚さは、このような機能を十分に発生させるために、それぞれ、0.4nm以上にする。
金属層１４ａは、アルミニウム、白金、銅、金、及び、これらの合金を含むグループから選択される。
シリサイド層１７ｂは、コバルトシリサイド、ニッケルシリサイド、タングステンシリサイド、チタンシリサイド、タンタルシリサイド、及び、ルテニウムシリサイドを含むグループから選択される。
ポリシリコン層１４ｃは、金属層１４ａとシリサイド層１７ｂとの間に配置され、フローティングゲート電極ＦＧの中央部を占める。このため、フローティングゲート電極ＦＧ（ポリシリコン層１４ｃ）の側面には、空乏層が形成され、ＦＧフリンジ結合による容量Ｃｆｄが小さくなる。
フローティングゲート電極ＦＧ上には、ＩＰＤ１５を介してコントロールゲート電極ＣＧが形成される。
ＩＰＤ１５は、例えば、ＯＮＯ（酸化シリコン／窒化シリコン／酸化シリコン）のスタック構造から構成される。コントロールゲート電極ＣＧは、例えば、ポリシリコン、シリサイド、金属、これらのスタック構造から構成される。
B. 製造方法
図１４のゲート電極構造の製造方法の例を説明する。
まず、図１５（ａ）に示すように、熱酸化法により、シリコン基板（半導体基板）１１上にシリコン酸化層（ゲート絶縁層）１３を形成する。また、スパッタ法により、シリコン酸化層１３上に金属層１４ａを形成する。この後、図１５（ｂ）に示すように、金属層１４ａをエッチバックし、金属層１４ａの厚さを 0.4nm以上の所定値、例えば、約0.5nmにする。
次に、図１５（ｃ）に示すように、ＣＶＤ法により、金属層１４ａ上に、不純物を含む導電性ポリシリコン層１４ｃを形成する。また、図１５（ｄ）に示すように、スパッタ法により、ポリシリコン層１４ｃ上に、コバルト層２０を形成する。この後、アニールにより、ポリシリコン層１４ｃ内のシリコン原子とコバルト層２０内のコバルト原子とを相互拡散させ、両者を反応させると、図１５（ｅ）に示すように、コバルトシリサイド(CoSi)層１７ｂが形成される。
この時、ポリシリコン層１４ｃについては、全てをシリサイド化することなく、コバルト層側の一部のみをシリサイド化する。また、アニール後に残存するポリシリコン層１４ｃの厚さについては、所定値、例えば、約50nmとなるようにアニール条件が設定される。
次に、図１５（ｆ）に示すように、コバルトシリサイド層１７ｂをエッチバックし、コバルトシリサイド層１７ｂの厚さを 0.4nm以上の所定値、例えば、約0.5nmにする。この後、ＣＶＤ法により、コバルトシリサイド層１７ｂ上に、ＩＰＤ１５を形成し、ＩＰＤ１５上に、不純物を含む導電性ポリシリコン層１６を形成する。
そして、フォトリソグラフィによりマスクパターンを形成し、このマスクパターンを用いて、ポリシリコン層１６、ＩＰＤ１５、コバルトシリサイド層１７ｂ、ポリシリコン層１４ｃ、金属層１４ａ及びシリコン酸化層１３を、順次、エッチングすることにより、メモリセルのゲート電極が完成する。
尚、本例では、コバルト層２０を用いたが、これに代えて、ニッケル層、タングステン層、チタン層、タンタル層、ルテニウム層などのシリコンと反応して金属シリサイド層を構成する材料を用いてもよい。
C. まとめ
このように、第４実施の形態によれば、フローティングゲート電極は、金属層とシリサイド層との間にポリシリコン層が挟み込まれたサンドイッチ構造を有する。
従って、不完全空乏層及び弱い蓄積層が発生しないと共に、ＦＧフリンジ結合が弱くなるため、メモリセルの容量結合比の向上及びＩＰＤリークの減少によるメモリセルの微細化に貢献できる。
(5) 第５実施の形態
第５実施の形態は、第１乃至第４実施の形態のゲート電極構造を、複数のメモリセルが互いに隣接するセルアレイ構造を持つ不揮発性半導体メモリ、例えば、ＮＡＮＤ型フラッシュメモリに適用した場合に、メモリセル同士の干渉（セル間干渉）を抑制する技術に関する。
図１６は、セル間干渉の様子を示している。
セル間干渉は、主に、ワード線（コントロールゲート電極ＣＧ）が延びる方向に対して垂直方向、本例では、ｙ方向に隣接する２つのメモリセルの間で発生する。本発明の例に関わるゲート電極構造では、フローティングゲート電極が３層構造を有するため、セル間干渉は、容量Ｃａ，Ｃｂ，Ｃｃで表せる。
ここで、図１７に示すように、ＩＰＤ側の導電層１４ｂ，１７ｂの厚さを--α--、ポリシリコン層１４ｃの厚さを--β--、ゲート絶縁層（トンネル絶縁層）側の導電層１４ａ，１７ａの厚さを--γ--、さらに、互いに隣接する２つのメモリセルのフローティングゲート電極同士の間隔を--Ｓ--とすると、まず、図１８に示すような関係が得られる。
これは、互いに隣接する２つのメモリセルのフローティングゲート電極同士の間隔Ｓ(nm)と、メモリセルがポリシリコン構造のフローティングゲート電極を持つ場合のセル間容量とメモリセルが金属構造のフローティングゲート電極を持つ場合のセル間容量との差ΔCapacitance(%)との関係である。
この関係から分かることは、メモリセル同士の間隔Ｓが狭くなるに従い、セル間容量の差ΔCapacitance(%)が大きくなるということである。つまり、金属構造のフローティングゲート電極ＦＧを持つメモリセルは、ポリシリコン構造のフローティングゲート電極ＦＧを持つメモリセルに比べて、互いに隣接する２つのメモリセルのフローティングゲート電極の間に発生するセル間容量が大きくなる。
その関係は、Y(=ΔCapacitance) = -2.2 nm-1 × X(=S nm) + 0.24 である。
これが意味するところは、本発明の例の３層構造のゲート電極の場合、導電層１４ａ，１７ａの厚さ及び導電層１４ｂ，１７ｂの厚さの合計を、半導体層であるポリシリコン層の厚さで割った値が大きくなればなるほど、セル間容量が大きくなって、金属構造のフローティングゲート電極を持つメモリセルと同じ問題が発生する、ということである。
従って、本発明の例に関わるゲート電極構造を不揮発性半導体メモリに適用するに当たっては、少なくとも、導電層１４ａ，１７ａの厚さ及び導電層１４ｂ，１７ｂの厚さの合計を、半導体層であるポリシリコン層の厚さで割った値が、Y(= -2.2 × X + 0.24) よりも小さくなければならない。
つまり、(α＋γ)/β < -2.2 × S + 0.24 …(1)
なる関係を満たしていれば、従来の金属構造のフローティングゲート電極ＦＧで生じるような問題は発生しない。
尚、パラメータＳは、互いに隣接する２つのメモリセルのフローティングゲート電極同士の間隔であるが、この間隔Ｓにはプロセスばらつきが生じるため、設計上、間隔Ｓは、歩留まりを考慮に入れた上で、統計的に許されるセル間隔の最小値とする。
また、本例では、ワード線が延びる方向に対して垂直方向（ｙ方向）に隣接する２つのメモリセルを対象としたが、メモリセルは、ワード線が延びる方向（ｘ方向）にも互いに隣接する。
従って、ワード線が延びる方向に互いに隣接する２つのメモリセルに対して同様の検討を行う必要がある。
この場合、両者の間隔Ｓが同じなら問題ないが、異なる場合には、小さい方の間隔Ｓを用いて、上記(1)式を満たすように、α、β、γを決定する。
(6) 第６実施の形態
第６実施の形態は、フローティングゲート電極の形状に関する。本実施の形態は、第１乃至第４実施の形態のゲート電極構造との組み合わせで使用される。
図１９乃至図２２は、第６実施の形態のゲート電極構造を示している。
図１９は、第１実施の形態のゲート電極構造に対応し、図２０は、第２実施の形態のゲート電極構造に対応し、図２１は、第３実施の形態のゲート電極構造に対応し、図２２は、第４実施の形態のゲート電極構造に対応する。
本例のゲート電極構造の特徴は、第１導電層（金属層又はシリサイド層）１４ａ，１７ａと第２導電層（金属層又はシリサイド層）１４ｂ，１７ｂとの間に配置される半導体層２１の中央部がくびれて、全体として、フローティングゲート電極ＦＧが鼓（つづみ）のような形となっている点にある。
第１乃至第４実施の形態では、フローティングゲート電極ＦＧの中心部を占める半導体層は、ポリシリコンを想定しているが、本例では、シリコンゲルマニウム(SiGe)などの化合物半導体を使用する。
これは、シリコンゲルマニウムなどの化合物半導体のエッチングレートがその他の材料に比べて速く、鼓のような形状を作り易いからである。
図２３は、図１９乃至図２２のゲート電極構造の製造方法の例を示している。
同図（ａ）は、第１乃至第４実施の形態で説明した製造方法により得られる積層構造であり、ゲート電極のパターニング前の状態を示している。
この後、同図（ｂ）に示すように、例えば、ＲＩＥにより各層をエッチングすると、半導体層２１についてはエッチングレートが速いために、中央部がくびれて、鼓のようなフローティングゲート電極ＦＧが完成する。また、半導体層２１以外の層については、側面が半導体基板１１の表面に対してほぼ垂直になる。
また、このようなスタックゲート構造のゲート電極をマスクにして、自己整合的に半導体基板１１内に不純物をイオン注入すれば、ソース・ドレインとしての拡散層１２が形成される。
第６実施の形態によれば、半導体層２１の中央部がくびれているため、ＦＧフリンジ結合による容量結合比の低下や、セル間干渉の増大などの問題を最小限に抑えることができる。
(7) その他
以上のように、本発明の例によれば、不完全空乏層及び弱い蓄積層が発生する部分のみをメタル化又はシリサイド化するゲート電極構造を提案する。これにより、ＦＧフリンジ結合による容量及びセル間容量を増大させることなく、不完全空乏層及び弱い蓄積層の発生を有効に防ぐことができる。また、メタル化又はシリサイド化する部分の厚さを制御することにより、メモリセルの微細化によるセル間干渉の問題も同時に解消することができる。
本発明の例に関わる不揮発性半導体メモリのメモリセルのゲート電極構造は、スタックゲート構造のメモリセルを有する不揮発性半導体メモリ全般に適用可能であるが、特に、メモリセルの微細化が顕著なＮＡＮＤ型フラッシュメモリに非常に有効と考えられる。
４． まとめ
本発明の例によれば、新規なゲート電極構造により、ＩＰＤリークを抑制し、メモリセルの閾値の変動幅を正確にコントロールすることにより、メモリセルの微細化に貢献することができる。
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
ポリシリコン構造のフローティングゲート電極を持つメモリセルを示す図。 金属構造のフローティングゲート電極を持つメモリセルを示す図。 ＩＰＤリークのメカニズムを示す図。 不完全空乏層の発生のメカニズムを示す図。 不完全空乏層の発生のメカニズムを示す図。 弱い蓄積層の発生のメカニズムを示す図。 弱い蓄積層がＩＰＤリークの原因となるメカニズムを示す図。 第１実施の形態のメモリセルのゲート電極構造を示す図。 図８のゲート電極構造の製造方法を示す図。 第２実施の形態のメモリセルのゲート電極構造を示す図。 図１０のゲート電極構造の製造方法を示す図。 第３実施の形態のメモリセルのゲート電極構造を示す図。 図１２のゲート電極構造の製造方法を示す図。 第４実施の形態のメモリセルのゲート電極構造を示す図。 図１４のゲート電極構造の製造方法を示す図。 第５実施の形態のメモリセルのセル間容量を示す図。 第５実施の形態の関係式に関与するパラメータを示す図。 金属ゲートとポリシリコンゲートとのセル間容量の差を示す図。 第６実施の形態のメモリセルのゲート電極構造を示す図。 第６実施の形態のメモリセルのゲート電極構造を示す図。 第６実施の形態のメモリセルのゲート電極構造を示す図。 第６実施の形態のメモリセルのゲート電極構造を示す図。 図１９乃至図２２のゲート電極構造の製造方法を示す図。
符号の説明
１１： 半導体基板、 １２： 拡散層、 １３： ゲート絶縁層、 １４ａ，１４ｂ： 金属層、 １４ｃ，１８： ポリシリコン層、 １５： ＩＰＤ、 １６： コントロールゲート電極、 １７ａ，１７ｂ： シリサイド層、 １９，２０： コバルト層、 ２１： 半導体層、 ＦＧ： フローティングゲート電極。

Claims (22)

  1. 半導体基板と、前記半導体基板上の第１絶縁層と、前記第１絶縁層上のフローティングゲート電極と、前記フローティングゲート電極上の第２絶縁層と、前記第２絶縁層上のコントロールゲート電極とを具備し、前記フローティングゲート電極は、前記第１絶縁層に接触する第１金属層と、前記第２絶縁層に接触する第２金属層と、前記第１及び第２金属層の間の半導体層とから構成されることを特徴とする不揮発性半導体メモリ。
  2. 前記第１及び第２金属層は、アルミニウム、白金、銅、金、及び、これらの合金を含むグループから選択されることを特徴とする請求項１に記載の不揮発性半導体メモリ。
  3. 前記第１及び第２金属層の厚さは、それぞれ、0.4nm以上であることを特徴とする請求項１又は２に記載の不揮発性半導体メモリ。
  4. 前記第１及び第２金属層の厚さの合計を前記半導体層の厚さで割った値は、-2.2 nm-1 × (互いに隣接する２つのメモリセルのフローティングゲート電極同士の間隔) + 0.24より小さいことを特徴とする請求項１乃至３のいずれか１項に記載の不揮発性半導体メモリ。
  5. 半導体基板と、前記半導体基板上の第１絶縁層と、前記第１絶縁層上のフローティングゲート電極と、前記フローティングゲート電極上の第２絶縁層と、前記第２絶縁層上のコントロールゲート電極とを具備し、前記フローティングゲート電極は、前記第１絶縁層に接触する第１シリサイド層と、前記第２絶縁層に接触する第２シリサイド層と、前記第１及び第２シリサイド層の間の半導体層とから構成されることを特徴とする不揮発性半導体メモリ。
  6. 前記第１及び第２シリサイド層は、コバルトシリサイド、ニッケルシリサイド、タングステンシリサイド、チタンシリサイド、タンタルシリサイド、及び、ルテニウムシリサイドを含むグループから選択されることを特徴とする請求項５に記載の不揮発性半導体メモリ。
  7. 前記第１及び第２シリサイド層の厚さは、それぞれ、0.4nm以上であることを特徴とする請求項５又は６に記載の不揮発性半導体メモリ。
  8. 前記第１及び第２シリサイド層の厚さの合計を前記半導体層の厚さで割った値は、-2.2 nm-1 × (互いに隣接する２つのメモリセルのフローティングゲート電極同士の間隔) + 0.24より小さいことを特徴とする請求項５乃至７のいずれか１項に記載の不揮発性半導体メモリ。
  9. 半導体基板と、前記半導体基板上の第１絶縁層と、前記第１絶縁層上のフローティングゲート電極と、前記フローティングゲート電極上の第２絶縁層と、前記第２絶縁層上のコントロールゲート電極とを具備し、前記フローティングゲート電極は、前記第１絶縁層に接触する金属層と、前記第２絶縁層に接触するシリサイド層と、前記金属層及び前記シリサイド層の間の半導体層とから構成されることを特徴とする不揮発性半導体メモリ。
  10. 半導体基板と、前記半導体基板上の第１絶縁層と、前記第１絶縁層上のフローティングゲート電極と、前記フローティングゲート電極上の第２絶縁層と、前記第２絶縁層上のコントロールゲート電極とを具備し、前記フローティングゲート電極は、前記第１絶縁層に接触するシリサイド層と、前記第２絶縁層に接触する金属層と、前記シリサイド層及び前記金属層の間の半導体層とから構成されることを特徴とする不揮発性半導体メモリ。
  11. 前記金属層は、アルミニウム、白金、銅、金、及び、これらの合金を含むグループから選択される１つにより構成され、前記シリサイド層は、コバルトシリサイド、ニッケルシリサイド、タングステンシリサイド、チタンシリサイド、タンタルシリサイド、及び、ルテニウムシリサイドを含むグループから選択されることを特徴とする請求項９又は１０に記載の不揮発性半導体メモリ。
  12. 前記金属層及び前記シリサイド層の厚さは、それぞれ、0.4nm以上であることを特徴とする請求項９乃至１１のいずれか１項に記載の不揮発性半導体メモリ。
  13. 前記金属層の厚さ及び前記シリサイド層の厚さの合計を前記半導体層の厚さで割った値は、-2.2 nm-1 × (互いに隣接する２つのメモリセルのフローティングゲート電極同士の間隔) + 0.24より小さいことを特徴とする請求項９乃至１２のいずれか１項に記載の不揮発性半導体メモリ。
  14. 半導体基板と、前記半導体基板上の第１絶縁層と、前記第１絶縁層上のフローティングゲート電極と、前記フローティングゲート電極上の第２絶縁層と、前記第２絶縁層上のコントロールゲート電極とを具備し、前記フローティングゲート電極は、前記第１絶縁層に接触する第１導電層と、前記第２絶縁層に接触する第２導電層と、前記第１及び第２導電層の間に配置され、中央がくびれた形を有する半導体層とから構成され、前記第１及び第２導電層は、金属層又はシリサイド層であることを特徴とする不揮発性半導体メモリ。
  15. 前記金属層は、アルミニウム、白金、銅、金、及び、これらの合金を含むグループから選択される１つにより構成され、前記シリサイド層は、コバルトシリサイド、ニッケルシリサイド、タングステンシリサイド、チタンシリサイド、タンタルシリサイド、及び、ルテニウムシリサイドを含むグループから選択されることを特徴とする請求項１４に記載の不揮発性半導体メモリ。
  16. 前記第１及び第２導電層の厚さは、それぞれ、0.4nm以上であることを特徴とする請求項１４又は１５に記載の不揮発性半導体メモリ。
  17. 前記半導体層は、シリコンゲルマニウムを含む化合物半導体から構成されることを特徴とする請求項１４乃至１６のいずれか１項に記載の不揮発性半導体メモリ。
  18. 前記第１及び第２導電層の厚さの合計を前記半導体層の厚さで割った値は、-2.2 nm-1 × (互いに隣接する２つのメモリセルのフローティングゲート電極同士の間隔) + 0.24より小さいことを特徴とする請求項１４乃至１７のいずれか１項に記載の不揮発性半導体メモリ。
  19. 請求項５乃至８のいずれか１項に記載の不揮発性半導体メモリの製造方法において、前記第１シリサイド層は、第１ポリシリコン層を堆積した後、前記第１ポリシリコン層の全てをシリサイド化することにより形成し、前記第２シリサイド層及び前記半導体層は、前記第１シリサイド層上に第２ポリシリコン層を堆積した後、前記第２ポリシリコン層の一部をシリサイド化することにより形成することを特徴とする不揮発性半導体メモリの製造方法。
  20. 請求項９、１１乃至１３のいずれか１項に記載の不揮発性半導体メモリの製造方法において、前記シリサイド層及び前記半導体層は、前記金属層上にポリシリコン層を堆積した後、前記ポリシリコン層の一部をシリサイド化することにより形成することを特徴とする不揮発性半導体メモリの製造方法。
  21. 請求項１０乃至１３のいずれか１項に記載の不揮発性半導体メモリの製造方法において、前記シリサイド層は、ポリシリコン層を堆積した後、前記ポリシリコン層の全てをシリサイド化することにより形成することを特徴とする不揮発性半導体メモリの製造方法。
  22. 請求項１４乃至１８のいずれか１項に記載の不揮発性半導体メモリの製造方法において、前記半導体層のくびれは、前記第１導電層、前記半導体層及び前記第２導電層をＲＩＥによりエッチングするときに、前記半導体層と前記第１及び第２導電層とのエッチングレートの違いを利用することにより形成することを特徴とする不揮発性半導体メモリの製造方法。
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