JPS6276681A - マイクロ波集積回路装置 - Google Patents
マイクロ波集積回路装置Info
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- JPS6276681A JPS6276681A JP21660685A JP21660685A JPS6276681A JP S6276681 A JPS6276681 A JP S6276681A JP 21660685 A JP21660685 A JP 21660685A JP 21660685 A JP21660685 A JP 21660685A JP S6276681 A JPS6276681 A JP S6276681A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、マイクロ波増幅器ならびに発振器などのキ
ー・コンポーネントである電界効果トランジスタ（以下
ＦＥＴというつヲ沫護する回路を組み込んだ、高信頼性
を有するマイクロ波集積回路装置に関する。
ー・コンポーネントである電界効果トランジスタ（以下
ＦＥＴというつヲ沫護する回路を組み込んだ、高信頼性
を有するマイクロ波集積回路装置に関する。
マイクロ波増幅器ならびに発振器などの能動素子として
、ＧａＡｔｒ ＦＥＴは既に確固たる地位を確立してい
る。半導体材料としてはＩｎｐ 、 ＧａＡｊＡｓ、Ｉ
ｎＧａＡｓなども研究は進んでいるが、実用化１でまだ
少し時間がかかりそうである。
、ＧａＡｔｒ ＦＥＴは既に確固たる地位を確立してい
る。半導体材料としてはＩｎｐ 、 ＧａＡｊＡｓ、Ｉ
ｎＧａＡｓなども研究は進んでいるが、実用化１でまだ
少し時間がかかりそうである。
現在実用化が進んでいるＧａＡａは個別半導体素子とし
てＧａＡｓ ＦＥＴが既に商業ペースにのって販売が行
なわれている。特に、近年ＦＥＴ、キャパシタ、レジス
タ、インダクタなどの回路部品を半絶縁性ＧａＡｇ基板
上にモノリシ、りに形成した増幅器、発振器、スイッチ
、移相器などの庵ＩＣ（モヌリシックマイクロ波集積回
路）が報告されており、実用化に向かって開発が進めら
れている。
てＧａＡｓ ＦＥＴが既に商業ペースにのって販売が行
なわれている。特に、近年ＦＥＴ、キャパシタ、レジス
タ、インダクタなどの回路部品を半絶縁性ＧａＡｇ基板
上にモノリシ、りに形成した増幅器、発振器、スイッチ
、移相器などの庵ＩＣ（モヌリシックマイクロ波集積回
路）が報告されており、実用化に向かって開発が進めら
れている。
従来、マイクロ波集積回路（以下ＭＩＣという）ならび
にＭＭＩＣの増幅器、発振器などには、ＦＥＴの保護と
発撮防止の念めにゲート・バイアス回路中に直列に抵抗
が設けられているものがある。
にＭＭＩＣの増幅器、発振器などには、ＦＥＴの保護と
発撮防止の念めにゲート・バイアス回路中に直列に抵抗
が設けられているものがある。
タトエばＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ
ＭＩＣＲＯＷＡＶＥＴＨＥＯＲＹ ＡＮＤ ＴＥＣＨＮ
ＩＱＵＥＳ 、 ＶＯＬ、 ＭＴＴ −３２、ＭＡＲ。
ＭＩＣＲＯＷＡＶＥＴＨＥＯＲＹ ＡＮＤ ＴＥＣＨＮ
ＩＱＵＥＳ 、 ＶＯＬ、 ＭＴＴ −３２、ＭＡＲ。
１９８４、Ｐ、２６６に記載されているＭＭ Ｉ Ｃの
等価回路がある。この等価回路を第１Ｏ図に示す。
等価回路がある。この等価回路を第１Ｏ図に示す。
この第１Ｏ図において、入力端子ＩＮからＲＦ（高周波
）信号が入力されるようになっており、この入力端子Ｉ
ＮはコンデンサＣＩ、分布定数線路ｔｌｆ通して初段の
Ｆ’ＥＴ Ｑ １のダートに入力されるようになってお
９、このｆ−）は抵抗Ｒ１、分布定数線路ｔ２とコンデ
ンサＣ２を介してアースされている。コンデンサＣ２と
分布定数線路ｔ２との接続点よりダートバイアスが加え
られるようになっている。
）信号が入力されるようになっており、この入力端子Ｉ
ＮはコンデンサＣＩ、分布定数線路ｔｌｆ通して初段の
Ｆ’ＥＴ Ｑ １のダートに入力されるようになってお
９、このｆ−）は抵抗Ｒ１、分布定数線路ｔ２とコンデ
ンサＣ２を介してアースされている。コンデンサＣ２と
分布定数線路ｔ２との接続点よりダートバイアスが加え
られるようになっている。
ＦＥＴ Ｑ ２のソースはアースされ、ドレインは分布
定数線路ｔ３、コンデンサｃ３を介して後段のＦＥＴ
Ｑ ２のダートに接続され、このＦＥＴＱ２のｙ−トに
出力を送出するようになっている。
定数線路ｔ３、コンデンサｃ３を介して後段のＦＥＴ
Ｑ ２のダートに接続され、このＦＥＴＱ２のｙ−トに
出力を送出するようになっている。
分布定数線路ｔ３とコンデンサｃ３との接続点は分布定
数線路ｔ４とコンデンサＣ４ｉ介してアースされ、分布
定数線路ｔ４とコンデンサＣ４との接続点とよ、り Ｆ
ＥＴ Ｑ １のドレインバイアスを加えるようにしてい
る。
数線路ｔ４とコンデンサＣ４ｉ介してアースされ、分布
定数線路ｔ４とコンデンサＣ４との接続点とよ、り Ｆ
ＥＴ Ｑ １のドレインバイアスを加えるようにしてい
る。
′１念、ＦＥＴ Ｑ ２のゲートは分布定数線路ｔ５を
介してアースされているとともに、抵抗Ｒ２、分布定数
線路ｔ６とコンデンサＣ５を介してアースされている。
介してアースされているとともに、抵抗Ｒ２、分布定数
線路ｔ６とコンデンサＣ５を介してアースされている。
コンデンサＣ５と分布定数線路ｔ６との接続点よシＦＥ
Ｔ Ｑ ２のダートバイアスを加えるようにしている。
Ｔ Ｑ ２のダートバイアスを加えるようにしている。
ＦＥＴ Ｑ ２のソースはアースされ、ドレインは分布
定数線路ｔ７とコンデンサＣ６を介して出力端子ＯＵＴ
に接続され、出力を出力端子ＯＵＴに送出するようにな
っている。また、ドレインは分布定数線路ｔ８とコンデ
ンサＣ７ｉ介してアースされており、この分布定数線路
ｔ８とコンデンサＣ７との接続点より、ＦＥＴ Ｑ ２
のドレインバイアスを加えるようにしている。
定数線路ｔ７とコンデンサＣ６を介して出力端子ＯＵＴ
に接続され、出力を出力端子ＯＵＴに送出するようにな
っている。また、ドレインは分布定数線路ｔ８とコンデ
ンサＣ７ｉ介してアースされており、この分布定数線路
ｔ８とコンデンサＣ７との接続点より、ＦＥＴ Ｑ ２
のドレインバイアスを加えるようにしている。
このように、各ＦＥＴ Ｑ １ 、 Ｑ ２のダートバ
イアス中ＫＷ列に抵抗が挿入されている。
イアス中ＫＷ列に抵抗が挿入されている。
ところで、一般にＦＥＴのゲートは接合型、ショットキ
型、ＭＯＳ型が知られている。接合型およびショットキ
型ＦＥＴの場合ダートとチャンネルの間に順方向あるい
は逆方向のダート電流が流れ得るが、ＭＯ８型ＦＥＴの
場合は絶縁物を介しているために素子が破壊に到らない
限りダート電流は流れない。
型、ＭＯＳ型が知られている。接合型およびショットキ
型ＦＥＴの場合ダートとチャンネルの間に順方向あるい
は逆方向のダート電流が流れ得るが、ＭＯ８型ＦＥＴの
場合は絶縁物を介しているために素子が破壊に到らない
限りダート電流は流れない。
ＧａＡｓ ＦＥＴはシｇットギ型のみが実用化されてお
り、他の型については研究報告があるのみである。ショ
ットキ型であるために使用される状態によりては、Ｇａ
Ａｓ ＦＥＴには過大なダート電流が流れることがあり
、信頼性を大幅に損なうことになる。
り、他の型については研究報告があるのみである。ショ
ットキ型であるために使用される状態によりては、Ｇａ
Ａｓ ＦＥＴには過大なダート電流が流れることがあり
、信頼性を大幅に損なうことになる。
増幅器あるいは発振器の中のＧａＡｍ ＦＥＴに過大な
ＲＦ入入力力印加された場合、ダートの電位が大幅に振
られるので、ｆｆ−）に整流電流およびブレーク・ダウ
ン電流が流れ、素子の信頼性を損なってしまう。
ＲＦ入入力力印加された場合、ダートの電位が大幅に振
られるので、ｆｆ−）に整流電流およびブレーク・ダウ
ン電流が流れ、素子の信頼性を損なってしまう。
従来は、前述のように、ダート・・ぐイアス回路中に直
列抵抗を設け、ｙ−ト＠流を減らしてＦＥＴ 、を保護
していた訳であるがこの方法には以下の２点の欠点があ
った。
列抵抗を設け、ｙ−ト＠流を減らしてＦＥＴ 、を保護
していた訳であるがこの方法には以下の２点の欠点があ
った。
（１）通常の直列抵抗を用いる限り、ダート電流を一定
値以下に制限するというようなことはできない。
値以下に制限するというようなことはできない。
（２）ダート電流を減らすためには、できるだけ大きな
直列抵抗を設ければよいのであるが、第１１図に示すよ
うにあまり大きな直列抵抗を用いるとＦＥＴのバイアス
状態が不安定になる。この第１１図はＧａＡｓ ＦＥＴ
のダート電流とｆ−）電圧の関係およびゲート・バイア
ス回路中の直列抵抗の効果を示している。直列抵抗が大
きくなると、負荷直線Ａとの交点が複数になシ、直列抵
抗が小さい負荷直線Ｂに対してバイアス状態が不安定に
なることがわかる。
直列抵抗を設ければよいのであるが、第１１図に示すよ
うにあまり大きな直列抵抗を用いるとＦＥＴのバイアス
状態が不安定になる。この第１１図はＧａＡｓ ＦＥＴ
のダート電流とｆ−）電圧の関係およびゲート・バイア
ス回路中の直列抵抗の効果を示している。直列抵抗が大
きくなると、負荷直線Ａとの交点が複数になシ、直列抵
抗が小さい負荷直線Ｂに対してバイアス状態が不安定に
なることがわかる。
上記２点の欠点のために、従来はＤＣバイアスが安定に
かけられるように直列抵抗に上限を設定せざるを得なか
っｔわけであり、過大なＲＦ大入力対してＦＥＴは十分
に保護されていなかつ念Ｏ 〔発明の目的〕 この発明は、上記従来の欠点を除去するためになされた
もので、ＦＥＴのダートにある一定値以上のダート電流
が流れるのを抑制でき、・々イアスも安定に妙・けるこ
とができ、しかも高信頼性を育するマイクロ波集積回路
装Ｆｌｋ提供することを目的とする。
かけられるように直列抵抗に上限を設定せざるを得なか
っｔわけであり、過大なＲＦ大入力対してＦＥＴは十分
に保護されていなかつ念Ｏ 〔発明の目的〕 この発明は、上記従来の欠点を除去するためになされた
もので、ＦＥＴのダートにある一定値以上のダート電流
が流れるのを抑制でき、・々イアスも安定に妙・けるこ
とができ、しかも高信頼性を育するマイクロ波集積回路
装Ｆｌｋ提供することを目的とする。
この発明のマイクロ波集積回路装面は、 ＦＥＴの少な
くとも１個以上に対してそのダートバイアス回路中にダ
ート端子に直列にゲートノ々イアス逼圧と同程度の電圧
において電流飽和を生じて電流制御機能を有する非綴形
抵抗を設けたものである。
くとも１個以上に対してそのダートバイアス回路中にダ
ート端子に直列にゲートノ々イアス逼圧と同程度の電圧
において電流飽和を生じて電流制御機能を有する非綴形
抵抗を設けたものである。
以下、この発明のマイクロ波集積回路装置の実施例につ
いて図面に基づき説明する。第１図はその一実施例の平
面図であり、ＭＭＩＣ増幅器を示す。この第１図におい
て、ＧａＡｓ半絶縁性基板１の中心にＦＥＴ ２が配置
されており、このＦＥＴ２左右にＦＥＴバイアス回路を
備えたバイパス整合回路を有している。
いて図面に基づき説明する。第１図はその一実施例の平
面図であり、ＭＭＩＣ増幅器を示す。この第１図におい
て、ＧａＡｓ半絶縁性基板１の中心にＦＥＴ ２が配置
されており、このＦＥＴ２左右にＦＥＴバイアス回路を
備えたバイパス整合回路を有している。
このダートバイアス回路中には、電流飽和形半導体抵抗
３が設けられている。第２図はこの電流飽和形半導体抵
抗３の部分の拡大平面図であり、第３図はその拡大断面
図である。この第２図、第３図より明らかなように、Ｇ
ａＡｓ半絶縁性基板１にイオン注入法などにより形成さ
れ＋ たＮ層拡散層Ｚａ、Ｊｂ間にＮ層Ｊｅ（幅約５μｍ）が
形成されておシ、このＮ拡散層Ｚｍ、ｌｂ上に金属のオ
ーム性電極２ｄ、１ｅが形成されている。つまｐ、オー
ム性’［極１ｄ、１ｍは幅約５μｍ隔てて形成されてい
る。
３が設けられている。第２図はこの電流飽和形半導体抵
抗３の部分の拡大平面図であり、第３図はその拡大断面
図である。この第２図、第３図より明らかなように、Ｇ
ａＡｓ半絶縁性基板１にイオン注入法などにより形成さ
れ＋ たＮ層拡散層Ｚａ、Ｊｂ間にＮ層Ｊｅ（幅約５μｍ）が
形成されておシ、このＮ拡散層Ｚｍ、ｌｂ上に金属のオ
ーム性電極２ｄ、１ｅが形成されている。つまｐ、オー
ム性’［極１ｄ、１ｍは幅約５μｍ隔てて形成されてい
る。
この程度の電極間隔では、約ＩＶで電流が飽和するが、
さらに低電圧で飽和させようとするならば、オーム性電
極１ｄ、ｌｅ間の距離をさらに短くすればよい。また、
保護しようとするＦＥＴ ２のｆ−）幅によって、ダー
ト電流の制限値が変わる。
さらに低電圧で飽和させようとするならば、オーム性電
極１ｄ、ｌｅ間の距離をさらに短くすればよい。また、
保護しようとするＦＥＴ ２のｆ−）幅によって、ダー
ト電流の制限値が変わる。
１！泥流飽和形導体抵抗３の飽和電流値は抵抗の幅と８
層ＩＣ０Ｎ、ｄ積（キャリア濃度と厚みの墳）の値を適
当に選ぶことによって設計できる。
層ＩＣ０Ｎ、ｄ積（キャリア濃度と厚みの墳）の値を適
当に選ぶことによって設計できる。
このオーム性電極１ｄは第１図において、グ） ’ｒｌ
！極４に接続され、オーム性ｉｌ！極１ｅはキャパシタ
５（４個所有する）に接続されている。
！極４に接続され、オーム性ｉｌ！極１ｅはキャパシタ
５（４個所有する）に接続されている。
なお、６はドレイン電極、７はヴイア・ホール（貫通孔
で、６個所有する）、ＩＮは入力、ＯＵＴは出力端であ
る。
で、６個所有する）、ＩＮは入力、ＯＵＴは出力端であ
る。
第４図は第１図のＭＭＩ Ｃの等膜回路図である。
この第４図において、入力端ＩＮは分布定数線路１１１
、キャパシタ０１１、分布定数線路ｔ１２を介してＦＥ
Ｔ ２のダートに接続されており、ＦＥＴ ２のソース
はインダクタンス要素Ｌ１゜Ｌ２を介してアースされて
いる。
、キャパシタ０１１、分布定数線路ｔ１２を介してＦＥ
Ｔ ２のダートに接続されており、ＦＥＴ ２のソース
はインダクタンス要素Ｌ１゜Ｌ２を介してアースされて
いる。
ＦＥＴ ２のドレインは分布定数線路１１３、キャパシ
タＣ１２、分布定数線路１１４を介して出力端ＯＵＴに
接続されている。分布定数線路１１３とキャパシタＣ１
２との接続点は分布定数線路ｔ１５、キャノ臂シタＣ１
３、インダクタンス要素Ｌ３を介してアースされている
。この分布定数線路１１５とキヤ・９シタＣ１３との接
続点よりドレインバイアスを加えるようにしている。
タＣ１２、分布定数線路１１４を介して出力端ＯＵＴに
接続されている。分布定数線路１１３とキャパシタＣ１
２との接続点は分布定数線路ｔ１５、キャノ臂シタＣ１
３、インダクタンス要素Ｌ３を介してアースされている
。この分布定数線路１１５とキヤ・９シタＣ１３との接
続点よりドレインバイアスを加えるようにしている。
また、キャパシタＣ１２と分布定数線路ｔ４との接続点
は、分布定数線路１１６とインダクタンス要素Ｌ４を介
してアースされている。
は、分布定数線路１１６とインダクタンス要素Ｌ４を介
してアースされている。
同様にして、分布定数線路１１１とキヤ／４’シタＣ１
ｌとの接続点は分布定数線路ｔ１７とインダクタンス要
素Ｌ５全介してアースされておシ、キャパシタＣ１ｌと
分布定数線路１１２との接続点は分布定数線路ｔｉｌｌ
とキャノ４シタＣ１５とインダクタンス要素Ｌ６ｆ介し
てアースされている。
ｌとの接続点は分布定数線路ｔ１７とインダクタンス要
素Ｌ５全介してアースされておシ、キャパシタＣ１ｌと
分布定数線路１１２との接続点は分布定数線路ｔｉｌｌ
とキャノ４シタＣ１５とインダクタンス要素Ｌ６ｆ介し
てアースされている。
この分布定数線路ｔ１ｇとキャパシタＣ１５との接続点
よシミ流飽和形半導体抵抗３を介してダート電極４から
ＦＥＴ ２のダートバイアスを加えるようにしている。
よシミ流飽和形半導体抵抗３を介してダート電極４から
ＦＥＴ ２のダートバイアスを加えるようにしている。
このように構成することにより、半絶縁性半導体基板１
上に形成した電流飽和形半導体抵抗３は基本的にＦＥＴ
２の動作層と同じである。半導体中のキャリアは一定
以上の電界で速度飽和奮起こすので、そのオーム性電極
１ｄ 、１＠間の距離に応じて電流飽和の起こる電圧が
変わってくる。たとえばＧａＡｓを半絶縁性基板に用い
たとすると、オーム性電極１ｄ、ｌｅ間距離を、ＧａＡ
鴨ＦＥＴと同程度の５ ｔｔｒｎとすれば、１ｖ程度で
電流飽和が起こり、１００μｍとすれば２０Ｖ程度で電
流飽和が起こる。
上に形成した電流飽和形半導体抵抗３は基本的にＦＥＴ
２の動作層と同じである。半導体中のキャリアは一定
以上の電界で速度飽和奮起こすので、そのオーム性電極
１ｄ 、１＠間の距離に応じて電流飽和の起こる電圧が
変わってくる。たとえばＧａＡｓを半絶縁性基板に用い
たとすると、オーム性電極１ｄ、ｌｅ間距離を、ＧａＡ
鴨ＦＥＴと同程度の５ ｔｔｒｎとすれば、１ｖ程度で
電流飽和が起こり、１００μｍとすれば２０Ｖ程度で電
流飽和が起こる。
従来は、通常の抵抗として使うために動作電圧内で飽和
しないように電極間距離を十分に取るという設計がなさ
れていた訳であり、電極間距離を小さくして積極的に電
流飽和領域を使うといりことは考えられていなかった。
しないように電極間距離を十分に取るという設計がなさ
れていた訳であり、電極間距離を小さくして積極的に電
流飽和領域を使うといりことは考えられていなかった。
たとえば、オーム性電極１ｄ、ｌｅ間距離を５μｍ、＠
極間＠を１０３ｍとすれば、ＩＶ程度で電流飽和が起こ
り、飽和電流１ ｍＡ程度の１を流飽和形半導体抵抗３
が容易に実現できる。第５図にその印加電圧対電流特性
例を示す。さらにオーム性電極１ｄ、ｌ＠間にｒ−）を
付加すれば通常のＦＥＴとなシ、飽和電流値を任意に選
ぶことができる。
極間＠を１０３ｍとすれば、ＩＶ程度で電流飽和が起こ
り、飽和電流１ ｍＡ程度の１を流飽和形半導体抵抗３
が容易に実現できる。第５図にその印加電圧対電流特性
例を示す。さらにオーム性電極１ｄ、ｌ＠間にｒ−）を
付加すれば通常のＦＥＴとなシ、飽和電流値を任意に選
ぶことができる。
上記電流飽和型半導体抵抗をＭＩＣあるいはＭＭＩＣ中
のＦＥＴのゲート・バイアス回路中に設ければ、ｆｆ−
）電流はある一定値以下に制限され、しかも、上記電流
飽和形半導体抵抗２は第５図に示したように電流飽和の
起きていない微小電圧（ＩＶ以下）では、低抵抗値とな
っているので、ＦＥＴのバイアス状態が不安定になるこ
ともなく、ＦＥＴの保護上非常に有効である。
のＦＥＴのゲート・バイアス回路中に設ければ、ｆｆ−
）電流はある一定値以下に制限され、しかも、上記電流
飽和形半導体抵抗２は第５図に示したように電流飽和の
起きていない微小電圧（ＩＶ以下）では、低抵抗値とな
っているので、ＦＥＴのバイアス状態が不安定になるこ
ともなく、ＦＥＴの保護上非常に有効である。
第６図はこの発明の池の実施例の平面図であり、第７図
は第６図の電流制限用ＦＥＴの部分の拡大平面図であり
、第８図はその拡大断面図である。この第６図ないし第
９図に示すように、第１図の電流飽和形半導体抵抗３の
８層ＩＣの上に飽和電流制限用電極８を設け、飽和電流
を外部から自由に制御できる機能を持たせたものである
。増幅器用ＦＥＴに要求される信頼性のレベルに応じ飽
和電流を自由に選ぶ事ができる訳である。
は第６図の電流制限用ＦＥＴの部分の拡大平面図であり
、第８図はその拡大断面図である。この第６図ないし第
９図に示すように、第１図の電流飽和形半導体抵抗３の
８層ＩＣの上に飽和電流制限用電極８を設け、飽和電流
を外部から自由に制御できる機能を持たせたものである
。増幅器用ＦＥＴに要求される信頼性のレベルに応じ飽
和電流を自由に選ぶ事ができる訳である。
第９図は第６図の等価回路図であり、第４図とは異なる
部分のみ全述べ第４図と同一部分は同−符号全村するに
とどめる。この第９図では、第４図における電流飽和形
半導体抵抗３に代えて、￥Ｊ１Ｒ制御用ＦＥＴ ９のド
レインを分布定数線路１１ＢとキャパシタＣ１５との接
続点に接続し、そのソースをｆ−）電極４に接続し、ダ
ートに飽和電流制御用電極８を接続している。この飽和
電流制御用１！極８からの電圧により、飽和電流を上述
のように制御できる。
部分のみ全述べ第４図と同一部分は同−符号全村するに
とどめる。この第９図では、第４図における電流飽和形
半導体抵抗３に代えて、￥Ｊ１Ｒ制御用ＦＥＴ ９のド
レインを分布定数線路１１ＢとキャパシタＣ１５との接
続点に接続し、そのソースをｆ−）電極４に接続し、ダ
ートに飽和電流制御用電極８を接続している。この飽和
電流制御用１！極８からの電圧により、飽和電流を上述
のように制御できる。
なお、上記各実施例は１段型増幅器に係るものであるが
、多段型増幅器、発振器、ＦＥＴスイッチなどの非線型
動作を起こさせて使うＦＥＴの保護にも適用できる。
、多段型増幅器、発振器、ＦＥＴスイッチなどの非線型
動作を起こさせて使うＦＥＴの保護にも適用できる。
また半導体材料はＧａＡｓに限らずたとえばＩｎＰ、Ｉ
ｎＧａＡｓ 、 ＧａＡｔＡｓなどであってもよい。
ｎＧａＡｓ 、 ＧａＡｔＡｓなどであってもよい。
さらに、各実施例はＭＭＩ Ｃに係るものであるが、Ｍ
ＩＣにももちろん適用できる。
ＩＣにももちろん適用できる。
以上述べ念ようにこの発明のマイクロ波集積回路装置に
よれば、 ＦＥＴのダートに、ある一定［以上のダート
電流が流れることなく、バイアスも安定にかけることが
でき、高信頼性を有するようにできる。
よれば、 ＦＥＴのダートに、ある一定［以上のダート
電流が流れることなく、バイアスも安定にかけることが
でき、高信頼性を有するようにできる。
第１図はこの発明のマイクロ波集積回路装置の一実施例
の平面図、第２図は第１図のマイクロ波集積回路装置に
おける電流飽和形半導体抵抗の部分の拡大平面図、第３
図は同上１５．流飽和形半導体抵抗の部分の拡大断面図
、第４図は第１図のマイクロ波集積回路装置の等価回路
図、第５図は同上マイクロ波集積回路装置に使用される
電流飽和形半導体抵抗の電流・電圧特性図、第６図はこ
の発明のマイクロ波集積回路装置の他の実施例の平面図
、第７図は第６図のマイクロ波集積回路装置における電
流制限用ＦＥＴの部分の拡大平面図、第８図は同上電流
制限用ＦＥＴの部分の拡大断面図、第９図は第６図のマ
イクロ波集積回路装置の等価回路図、第１０図は従来の
モノリシックマイタロ波集積回路装置の等価回路図、第
１１図は従来のＦＥＴのダート電圧対逆方向ゲート電流
の関係を示す図である。 １・・・ＧａＡ＋ｓ半絶縁性基板、２・・・ＦＩＴ、Ｊ
・・・電流飽和形半導体抵抗、４・・・ｒ−）電極、５
・・・キャパシタ、６・・・トノイン、７・・・ヴイア
・ホール、８・・・飽和電流制御用電極、９・・・電流
制限用ＦＥＴ ＊出願人代理人 弁理士 鈴 江 武
彦第１図 ？４２図 第３図
の平面図、第２図は第１図のマイクロ波集積回路装置に
おける電流飽和形半導体抵抗の部分の拡大平面図、第３
図は同上１５．流飽和形半導体抵抗の部分の拡大断面図
、第４図は第１図のマイクロ波集積回路装置の等価回路
図、第５図は同上マイクロ波集積回路装置に使用される
電流飽和形半導体抵抗の電流・電圧特性図、第６図はこ
の発明のマイクロ波集積回路装置の他の実施例の平面図
、第７図は第６図のマイクロ波集積回路装置における電
流制限用ＦＥＴの部分の拡大平面図、第８図は同上電流
制限用ＦＥＴの部分の拡大断面図、第９図は第６図のマ
イクロ波集積回路装置の等価回路図、第１０図は従来の
モノリシックマイタロ波集積回路装置の等価回路図、第
１１図は従来のＦＥＴのダート電圧対逆方向ゲート電流
の関係を示す図である。 １・・・ＧａＡ＋ｓ半絶縁性基板、２・・・ＦＩＴ、Ｊ
・・・電流飽和形半導体抵抗、４・・・ｒ−）電極、５
・・・キャパシタ、６・・・トノイン、７・・・ヴイア
・ホール、８・・・飽和電流制御用電極、９・・・電流
制限用ＦＥＴ ＊出願人代理人 弁理士 鈴 江 武
彦第１図 ？４２図 第３図
Claims (3)
- （１）電界効果トランジスタを有し、そのゲート・バイ
アス回路中にゲート端子と直列にゲート・バイアス電圧
と同程度の電圧において電流飽和を起こす非線形抵抗を
設けたことを特徴とするマイクロ波集積回路装置。 - （２）非線形抵抗は半絶縁性半導体基板上に設けられた
２個の対向するオーム性電極を有し、この両オーム性電
極間はイオン注入法などにより形成された抵抗層を有す
ることを特徴とする特許請求の範囲第１項記載のマイク
ロ波集積回路装置。 - （３）非線形抵抗は電界効果トランジスタのソース・ド
レインを用いることを特徴とする特許請求の範囲第１項
記載のマイクロ波集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21660685A JPS6276681A (ja) | 1985-09-30 | 1985-09-30 | マイクロ波集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21660685A JPS6276681A (ja) | 1985-09-30 | 1985-09-30 | マイクロ波集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6276681A true JPS6276681A (ja) | 1987-04-08 |
Family
ID=16691058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21660685A Pending JPS6276681A (ja) | 1985-09-30 | 1985-09-30 | マイクロ波集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6276681A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4990973A (en) * | 1987-12-28 | 1991-02-05 | Mitsubishi Denki Kabushiki Kaisha | Method of producing an MMIC and the integrated circuit produced thereby |
| JPH077159A (ja) * | 1992-06-26 | 1995-01-10 | Fukushima Nippon Denki Kk | 電界効果トランジスタバイアス回路 |
-
1985
- 1985-09-30 JP JP21660685A patent/JPS6276681A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4990973A (en) * | 1987-12-28 | 1991-02-05 | Mitsubishi Denki Kabushiki Kaisha | Method of producing an MMIC and the integrated circuit produced thereby |
| JPH077159A (ja) * | 1992-06-26 | 1995-01-10 | Fukushima Nippon Denki Kk | 電界効果トランジスタバイアス回路 |
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