JPH1188065A - 半導体増幅回路 - Google Patents

Abstract

(57)【要約】 【課題】 高周波増幅回路に用いられるＦＥＴの歩留ま
りに関係なく、ゲート耐圧が高く、かつ、低歪な特性を
有する半導体増幅回路を提供すること。 【解決手段】 電力増幅用のＦＥＴ１のゲート入力部
に、高周波入力信号の波形を、増幅用のＦＥＴ１のゲー
ト耐圧よりも低い位置で、その負側で一定値以下に振れ
込まないように制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体増幅器に
関し、特に数百ＭＨｚ以上の周波数帯で動作する高周波
増幅器に用いられるものに関するものである。

【０００２】

【従来の技術】図１０は従来の半導体増幅器の回路構成
図を示す。図１０において、１はＨＥＭＴ、ＭＥＳＦＥ
Ｔ等の電界効果トランジスタ（ＦＥＴ）、２は該ＦＥＴ
１の入力側に設けられた入力整合回路、３は上記ＦＥＴ
１の出力側に設けられた出力整合回路、４は上記ＦＥＴ
１の入力側に設けられたゲートバイアス回路、５は上記
ＦＥＴ１の出力側に設けられたドレインバイアス回路で
ある。

【０００３】以上のような構成を有する回路において
は、数百ＭＨｚ以上の高周波信号が各バイアス回路４，
５に対して信号漏れしないよう、チョークコイルやλ／
４線路によりバイアス回路より電気的に分離されてい
る。一般に移動体通信等に用いられる増幅器では、入力
電力を増加しても低歪であることが要求されるため、入
出力整合回路２，３を所望の歪にて高出力，高効率な特
性が得られるように設計している。この歪が良好である
ためには、ＦＥＴ１のゲート耐圧（Ｖgdo ）が所望の範
囲内になければならないことが分かっている。

【０００４】すなわち、一般にＦＥＴのゲート耐圧（以
下、耐圧ともいう）が低いと、ゲートに大電流が流れて
信頼性を劣化させるため、ゲート耐圧は高い方がよい
が、歪に関しては、例えば電源電圧の４倍以上といった
高耐圧のＦＥＴでは特性がよくない。経験的には電源電
圧の２〜４倍の範囲の耐圧がよいことが分かっている。

【０００５】ここで、耐圧が高いと歪がよくない理由と
して、以下の２点が考えられている。 １．負荷線の移動による歪劣化 Watanebe他 IEICE TRANS. ELECTRON, vol. E79-C, No.5
MAY 1996 pp611-613に詳しい計算が示されているが、
ゲート耐圧（Ｖgdo ）が高いと図１１に示すように、Ｆ
ＥＴのゲート電圧Ｖg の波形が負側に大きく振れること
がわかっている。

【０００６】図中のＶggは無信号入力時のゲート電圧で
あり、図１０に示すように、外部の電源により定電圧と
なるようにバイアス印加されている。図中の点線６は小
信号入力時のゲート電圧Ｖg の波形であり、無信号入力
時のゲート電圧Ｖggに対して正負はほぼ対称な形状とな
るが、入力電力を大きくするとＦＥＴの非線形性によ
り、図中の実線７に示すように、無信号入力時のゲート
電圧Ｖggに対して正負側非対称な波形となる。高耐圧な
ＦＥＴでは無信号入力時のゲート電圧Ｖggの波形が負側
でクリップされないため、図のように負側に大きく振れ
た波形となってしまう。このとき、バイアスは平均ゲー
ト電圧／Ｖg ＝Ｖggとなるように定電圧にて印加されて
いるため、平均値を保つためにゲート電圧Ｖg の波形は
全体に正側へシフトする。このシフトが存在するため
に、ＦＥＴのドレイン側の負荷曲線は図１２に示すよう
に、入力電力が大きいとき（図中の実線７に相当）に、
小さいとき（図中の点線６に相当）に比べて上方にシフ
トしてしまう。すなわち図１２にてゲート電圧Ｖg が正
側の方向にシフトすることがわかっている。一般にＦＥ
Ｔの相互コンダクタンスｇm はゲート電圧Ｖg に対して
一定ではなく、ゲート電圧Ｖg が負側と正側で値が異な
ってしまうため、負荷線が図１２のように、入力電力と
ともにシフトすると、異なる相互コンダクタンスｇm の
領域にて動作するために歪劣化を生じてしまう。

【０００７】一方、ＦＥＴのゲート耐圧が低い場合、ゲ
ート電圧の負側で波形クリップが生じるため、図１３に
示すように、ゲート波形はあまり負側に振り込めず、無
信号入力時のゲート電圧Ｖggに対して正負対称な形に近
づく。このため平均ゲート電圧／Ｖg を保つためにゲー
ト電圧Ｖg がシフトすることは図１１の場合よりも少な
くなり、図１４に示すように、負荷線がほとんどシフト
することなく、同じ相互コンダクタンスｇm の領域にて
動作するようになるため、歪劣化が小さい。

【０００８】しかしながら、耐圧が低すぎるとゲート電
圧Ｖg のクリップが大きくなりすぎて波形の対称性が悪
くなる上に、ゲート電流が大きく流れて信頼性が悪くな
るので、最適な耐圧範囲が存在すると考えられる。

【０００９】２．入力コンダクタンスの変化による歪補
正 Yamada他 IEEE Trans. Microwave Theory Tech., vol44
No.12 DEC.1996 に詳しい計算が示されているが、ここ
で図１５にＨＢＴ(Hetero junction Bipolar Transiste
r)の非線形等価回路図を示す。ＨＢＴの場合、主な非線
形パラメータはベースエミッタ間容量Ｃbeと、入力コン
ダクタンスｇbe、出力コンダクタンスｇeeであるが、入
力コンダクタンスｇbeは入力側波形の波形クリップによ
る効果、出力コンダクタンスｇceは出力側波形クリップ
による効果であると考えられる。ＦＥＴの場合、入力コ
ンダクタンスｇbeは入力側耐圧による波形クリップと抵
抗成分の寄与、出力コンダクタンスｇceはドレイン側波
形クリップによるドレインコンダクタンスの寄与、ベー
スエミッタ間容量ＣbeはＦＥＴのゲートソース間容量Ｃ
gsの非線形性と読み替えることができるため、同様な議
論となるので、以下引用文献中のＨＢＴについて説明す
る。

【００１０】図１５の回路において、入力側から出力側
への通過位相の変化ΔΦを計算すると、以下の数１式で
表されるように、

【００１１】

【数１】

【００１２】入力側で利得整合をとれば第２項の分子ω
ｃbe＋Ｂs ＝０となってΔｇbeの寄与はないが、一般に
低歪半導体増幅器では入力側の整合を利得整合よりずら
して歪みを改善する手法がとられている。これはΔｇce
ΔＣbeによる位相変化をΔｇbeによりキャンセルするよ
うにＢs を選択することに相当する。すなわち入力側の
波形クリップによるコンダクタンスの変化を用いて、Δ
Φを少なくして歪を改善していることになる。この議論
をＦＥＴに拡張すれば、耐圧が高すぎると耐圧による波
形クリップが生じなくなるため、上述した歪改善ができ
ないが、耐圧がクリップが生じる程度に低ければ歪改善
できることになる。このため、耐圧はある程度低い方が
歪が良好となる。すなわち、利得が１〜３ｄＢ程度圧縮
される程度の入力レベルでクリッピングが生じる程度の
耐圧（動作電源電圧の２〜４倍程度）が望ましいという
実験事実と一致する。

【００１３】上述した２つの理由によりＦＥＴのゲート
耐圧（Ｖgdo ）は高ければ高い程良い訳ではなく、所望
の範囲内にある必要がある。

【００１４】ところが、一般にＦＥＴの耐圧はリセス形
状や表面の状態により決まるため制御が難しく、歩留低
下の一因となっており、半導体増幅器のコストが高くな
ってしまう問題があった。

【００１５】ところで、特開平８−１３９５４２号公報
に示されるように、高周波を受けてこれを増幅して出力
する半導体電力増幅器において、高周波入力電力の広い
範囲に亘って、低歪、かつ、高効率化を図るために、増
幅用ＦＥＴのゲート入力部に入力信号の電力に対応した
大きさの電流を、上記増幅用ＦＥＴのバイアス回路に供
給するよう電流回路を設けたものが見受けられる。しか
しながら、この公報の技術は、上記電流回路をツェナー
ダイオードで構成し、その電流- 電圧特性において、ブ
レークダウン電圧を電力増幅用ＦＥＴのピンチオフ電圧
と等しくなるように設定することで、バイアス点を平行
移動して、波形が正弦波の形状を保ったまま移動するよ
うにすることで、広い帯域に亘って利得を確保するもの
であり、もともと歪を低減する効果はなく、歪を大きく
することなく広帯域に亘って利得を確保するという効果
を得るものであり、さらに、ＧａＡｓ系のマイクロ波回
路においてツェナーダイオードを組み合わせて用いるこ
とは一般的ではなく、コストアップ等の問題点を生じる
等、結局、上記本願発明が目的とする、高耐圧化と低歪
を実現することは依然としてできるものではなかった。

【００１６】

【発明が解決しようとする課題】従来の半導体増幅回路
は以上のように構成されており、ＦＥＴのゲート耐圧
（Ｖgdo ）を所望の範囲内となるように製造する必要が
あるが、耐圧を所望とする値の範囲内のものとなるよう
に製造することは技術的に難しく、歩留まりが低下する
一因となるという問題点があった。

【００１７】この発明は以上のような問題点を解消する
ためになされたもので、歩留まりよく、高周波半導体増
幅回路に用いられるトランジスタのゲート耐圧が高くか
つ、低歪な特性を有する半導体増幅回路を提供すること
を目的とする。

【００１８】

【課題を解決するための手段】この発明の請求項１にか
かる半導体増幅回路は、高周波を受け、これを増幅して
出力する半導体増幅回路において、上記高周波を受ける
トランジスタと、上記トランジスタの入力部に接続さ
れ、高周波波形の負側を、上記トランジスタのゲート耐
圧よりも低く、かつ所定の値以下とならないように制御
する波形制御手段を備えたものである。

【００１９】また、この発明の請求項２にかかる半導体
増幅回路は、上記請求項１記載の半導体増幅回路におい
て、上記は波形制御手段を、上記トランジスタの入力部
にそのアノードが接続され、そのカソードが接地側に接
続されてなるダイオードとしたものである。

【００２０】また、この発明の請求項３にかかる半導体
増幅回路は、上記請求項１記載の半導体増幅回路におい
て、上記波形制御手段を、上記増幅用のトランジスタと
並列接続され、上記増幅用のトランジスタのゲート耐圧
よりも低いゲート耐圧を有するトランジスタとしたもの
である。

【００２１】また、この発明の請求項４にかかる半導体
増幅回路は、上記請求項１または請求項２に記載の半導
体増幅回路において、上記波形制御手段と直列に抵抗素
子を設けたものである。

【００２２】また、この発明の請求項５にかかる半導体
増幅回路は、上記請求項４記載の半導体増幅回路におい
て、上記波形制御手段と直列に設けられた抵抗素子と並
列に、抵抗素子と容量素子とからなる直列回路を設けた
ものである。

【００２３】また、この発明の請求項６にかかる半導体
増幅回路は、上記請求項１記載の半導体増幅回路におい
て、上記波形整形手段を、上記高周波波形の負側を制御
するときの電圧の値を段階的に調整するために、異なる
制御値を有する複数の単位波形整形整を有するものと
し、上記複数の単位波形整形部のうちの所定のものを選
択して用いるようにしたものである。

【００２４】また、この発明の請求項７にかかる半導体
増幅回路は、上記請求項２ないし請求項６のいずれかに
記載の半導体増幅回路において、上記増幅用のトランジ
スタが形成された半導体基板と同一基板内に、上記波形
整形手段を構成する回路を形成するようにしたものであ
る。

【００２５】

【発明の実施の形態】

実施の形態１．図１は本発明の実施の形態１による半導
体増幅器の等価回路図、及び動作時の波形図を示し、図
１（ａ）において、１は電界効果トランジスタ（ＦＥ
Ｔ）、８はＦＥＴ１のゲート波形の負側をクリップ、す
なわち、所定値以下とならないように固定するクリッピ
ング回路である。なお、この図では入出力整合回路、及
びバイアス回路は省略しているが、従来例と同様に配置
されているものであり、入力側については整合回路を上
記クリッピング回路８と兼用するように構成されていて
もよい。また、上記クリッピング回路８は、上記ＦＥＴ
１のゲート耐圧よりも低い電圧値にて、入力高周波電力
の負側の波形を一定値以下とならないように制御するよ
う、その動作点が設定されている。

【００２６】次に作用効果について説明する。ＦＥＴ１
のゲート入力部に設けられたクリッピング回路８によ
り、入力点Ａに入力される図１（ｂ）に示されるゲート
波形ＶA は、ゲート入力点Ｂにおいてクリップされて図
１（ｃ）に示されるような波形ＶB の形状となるように
設定されているため、ＦＥＴ１が高耐圧に設定されてい
ても、クリッピング回路８によって従来のように負荷線
移動がなくなるとともに、入力コンダクタンスの変化に
よる歪補正が可能となって、低歪な特性が得られるよう
になる。このため、精度のよい制御の困難なＦＥＴの耐
圧を十分に高くしておいても、所望の歪特性が得られる
ようになり、従来、問題となっていたＦＥＴの耐圧制御
に伴う歩留の低下が解消され、半導体増幅回路の製造コ
ストが安価となる効果がある。さらに、また、クリッピ
ング動作により、ＦＥＴ１のゲートに電流が流れないよ
うなるため、ＦＥＴ１の信頼性を悪化させない効果もあ
る。

【００２７】図２は、入力周波数ｆが９５０ＭＨｚで、
π／４シフトＱＰＳＫ変調信号での歪の大きさとゲート
耐圧との関係を示す。ＡＣＰ(Adjacent Channel leakag
e Power)は５０ＫＨｚ離調した部分での離接チャンネル
漏洩電力であり、その規格は通常、−４８ｄＢｃ以下で
あるが、図２（ａ）に示す従来例では、ゲート耐圧の上
昇とともに悪化し、規格を満足できなかったものが、本
発明のクリッピング回路８を設けることにより、図２
（ｂ）に示すように、ゲート耐圧に関わらずＡＣＰの値
が常に一定の値をとるようになる。

【００２８】このように本実施の形態１によれば、電力
増幅用のＦＥＴ１のゲート入力部に、高周波入力信号の
波形を、増幅用のＦＥＴ１のゲート耐圧よりも低い位置
で、その負側で一定値以下に振れ込まないように制御す
るようにしたので、ＦＥＴ１のゲート耐圧は大きい値の
ものとして製造しても、低歪な特性が得られるようにな
り、その結果、製造時のゲート耐圧値の制御精度を従来
のように厳しいものとする必要が無くなり、歩留まりを
向上することができるようになり、ひいては製造コスト
を安価にできる。また、クリッピング動作時にはＦＥＴ
１のゲートに電流が流れないようになるため、ＦＥＴ１
の信頼性を向上させることもできる。

【００２９】実施の形態２．図３は本発明の実施の形態
２による、上記実施の形態１で示した半導体増幅回路を
構成するクリッピング回路８の一例を示す図であり、本
実施の形態２ではダイオードを複数個直列に接続するこ
とによりクリッピング電圧を設定する構成としている点
が特徴である。図３において、１９はそのアノード電極
がＦＥＴ１のゲート入力側に接続され、そのカソード電
極が接地側に接続されるようにして複数のダイオード１
９ａ，１９ｂ，１９ｃを直列接続してなるダイオード直
列体であり、ダイオード１９ｃのカソード電極は抵抗素
子２１を介して接地に接続されている。この抵抗素子２
１は、その大きさを変えることにより、クリッピング度
合いを可変とするために設けられているものである。ま
た、この抵抗素子２１と並列に、容量素子２２と抵抗素
子２３とからなる直列回路が接続されており、ダイオー
ド直列体１９に流れる電流を上記抵抗素子２１で調整し
つつ、この抵抗素子２３によりクリッピング度合いを上
記ダイオード直列体１９に流れる電流値と独立してそれ
ぞれ調整することができるようになっている。

【００３０】以上のような構成とすることにより、ダイ
オードのショットキー障壁を用いているために、ＦＥＴ
の耐圧バラツキ（±２Ｖ）に比べてダイオードのブレー
クダウン電圧のバラツキは±０．０５Ｖであるために、
安定してクリッピング電圧を制御できる効果がある。

【００３１】さらに、ダイオード直列体１９に直列に、
抵抗素子２１を付加するとともに、抵抗素子２３と容量
素子２２とからなる回路を直列に付加することにより、
ダイオード直列体１９にＤＣ的に印加される電流を抵抗
素子２１で所望の値にしながら、高周波信号のクリッピ
ング度合いを抵抗素子２３を調整することで最適化でき
る効果もある。

【００３２】また、ＦＥＴ１と同プロセスにてクリッピ
ング回路を形成できる長所もある。

【００３３】さらに、ダイオード直列体１９と直列に抵
抗素子２１を付加したことにより、該抵抗素子２１の抵
抗値を選択することによって、クリッピングの度合いを
自由に調節できるため、より低歪な特性を得ることがで
きる。

【００３４】また、さらに製造時に、ダイオード直列体
１９のゲートメタル幅や、厚を、ＦＥＴ１のゲート幅や
ゲート長よりも大きく設定することにより、ダイオード
直列体１９にクリッピング電流が流れても信頼性上問題
が生じないように設計することも可能である。

【００３５】なお、本実施の形態２では、ダイオード直
列体１９と直列に抵抗素子２１を付加する構成とした
が、この抵抗素子２１は必ずしもなくてもよい。

【００３６】実施の形態３．図４は上記実施の形態１で
示した半導体増幅回路を構成するクリッピング回路の他
の例を示す図であり、本実施の形態３では、増幅用の高
耐圧ＦＥＴ９のゲートに、これよりもゲート耐圧の低い
低耐圧ＦＥＴ１０を接続し、低耐圧ＦＥＴ１０のゲート
耐圧（Ｖgdo ）により波形クリップを行うようにした点
が特徴である。また、低耐圧ＦＥＴ１０のドレインに
は、上記実施の形態２と同様に、抵抗素子２１及びこの
抵抗素子２１と並列に容量素子２２，抵抗素子２３とか
らなる直列回路が接続されている。

【００３７】ここで、低耐圧ＦＥＴ１０のドレインには
参照電圧ＶF を印加されてあるが、この参照電圧は、回
路の電源電圧Ｖddと同じ大きさ（ＶF ＝Ｖdd）であって
もよく、またＶF ＝０であってもかまわない。この低耐
圧ＦＥＴ１０のアヴァランシェ・ブレークダウンは、例
えば、そのリセス形状の最適化等により、高周波特性を
犠牲にしても耐圧を優先的に最適化することができるた
め、安定に耐圧制御できる効果がある。

【００３８】さらに、抵抗素子２１を直列に接続して低
耐圧ＦＥＴ１０のＤＣ電流を所望の値にしながら、抵抗
素子２３の値を調整してクリッピングの度合いを最適化
することにより、さらに低歪な特性を得ることができ
る。

【００３９】また、さらに、両方のＦＥＴ９，１０とも
に同一のプロセスにて同時に形成でき、製造工程上有利
であり、また、上記実施の形態２のようにダイオードを
複数個用いてクリッピング電圧を調整する場合に比べ
て、その占有面積を縮小することができる効果もある。

【００４０】なお、本実施の形態３においても、抵抗素
子２１や容量素子２２，抵抗素子２３からなる直列回路
は設けなくてもかまわない。

【００４１】実施の形態４．図５は上記実施の形態１で
示した半導体増幅回路を構成するクリッピング回路の他
の例を示す図であり、本実施の形態４では、上記実施の
形態１で示した、ダイオード直列体１９を用い、それぞ
れクリッピングの電圧や度合いが異なるクリッピング回
路１１，１２，１３を設け、これらのうちの所定のもの
を選択して増幅用ＦＥＴ１のゲート側に電気的に接続し
て用いるようにできるようにした点が特徴である。

【００４２】上記複数のクリッピング回路１１，１２，
１３は、具体的には、その構成するダイオードの段数や
抵抗素子の値の異なる回路であって、配線２０によりこ
のうちの１つに接続する構成となっている。例えば、上
記ダイオードの個数を１つ増減することでクリッピング
電圧として±０．６Ｖ程度の変化をつけることが可能で
ある。なお、上記配線２０を形成する方法としては、ワ
イヤボンドやレーザトリミングによる処理等が考えられ
る。

【００４３】以上のように構成することにより、ＦＥＴ
１の特性が所望の特性よりずれてもクリッピング回路１
１〜１３のうち最適なものを選択して使用するようにす
ることにより、低歪な半導体増幅回路が得られる。

【００４４】また、変調方式等の異なる用途に対して、
適宜クリッピング回路１１〜１３のうち最適なものを配
線２０により選択することにより、各々最適な歪特性を
実現できて種々の変調方式の増幅回路に対応できる効果
もある。

【００４５】なお、本実施の形態４では、クリッピング
回路１１〜１３としてダイオードをカスケード接続した
例を挙げて説明したが、図３や図４に示したような素子
を用いた構成のものを使用してもよい。

【００４６】実施の形態５．図６は上記実施の形態２で
示した半導体増幅回路を構成するクリッピング回路を実
際の回路基板に形成した際の半導体装置の上面図であ
り、図６において、６０はＧａＡｓ基板、１５はＦＥＴ
のゲート電極であり、幅数１０〜数１００μｍ程度のＡ
ｕ等の導体膜と接触したＷＳｉ等のショットキー電極よ
り構成されている。ショットキー電極の大きさは、マイ
クロ波帯で高速動作させるため、長さ０．１〜２μｍ
で、幅２０〜５０μｍ程度の微細な寸法に形成されてい
る。１４はＡｕ等の導体膜と、基板６０とオーミックコ
ンタクトする数１０〜数１００μｍ程度の長さの電極と
からなるドレイン電極である。１６は上記ドレイン電極
１４と同様の構成を有するソース電極であって、一般に
各々はバイアホールによって基板裏面で接続されていた
り、エアブリッジにより接続されている。上記ドレイン
電極１４とソース電極１６との間隔は数μｍ〜数１００
μｍである。１８は注入抵抗や薄膜金属抵抗により基板
６０上に形成される抵抗素子であり、数１０〜数１００
μｍ程度の長さを有する。１７はダイオードであり、Ｆ
ＥＴのゲート部の金属体によるショットキー障壁を用い
たショットキーダイオードによって構成されている。上
記各部は通常のＭＭＩＣの製造プロセスにて形成できる
ために、ＦＥＴのみの製造コストとほとんど変わりはな
い。

【００４７】図７は図６の半導体装置の等価回路図であ
って、ダイオード１７と抵抗素子１８による波形クリッ
ピング回路をゲートに付加している。本半導体装置で
は、ＦＥＴ１と同時にクリッピング回路を形成し、同一
半導体装置内に形成することができるので、各々異なる
半導体装置をモジュール構成にて組み立てる場合よりも
安価にかつ装置を小型にできるという効果がある。

【００４８】なお、波形クリッピング回路を増幅用ＦＥ
Ｔに近隣して形成することにより、増幅用ＦＥＴの入力
容量Ｃgsがわずかに増加するが、入力側整合回路（図示
せず）を大幅に修正することなく使用できる効果があ
る。

【００４９】さらに、クリッピング回路では、ダイオー
ドを複数個（ｎ個）直列に接続しており、１個のダイオ
ードの容量をＣd とすると、Ｃd ／ｎの付加容量に留ま
り、入力側整合回路への影響が少ないというメリットも
ある。

【００５０】なお、上記各実施の形態では、その増幅素
子として電界効果型トランジスタ（てＦＥＴ）を用いた
ものを示したが、クリッピング回路の付加により歪を最
適化する目的では、ＨＢＴ等のバイポーラトランジスタ
でも同様に適用することが可能である。

【００５１】また、上記実施の形態５では、実施の形態
２で示した半導体増幅回路を構成するクリッピング回路
を実際の回路基板に形成した場合を例にとって説明した
が、実施の形態３，４においても同様に適応することが
できることは言うまでもない。

【００５２】

【発明の効果】以上のように、この発明の請求項１にか
かる半導体増幅回路によれば、高周波を受け、これを増
幅して出力する半導体増幅回路において、上記高周波を
受けるトランジスタと、上記トランジスタの入力部に接
続され、高周波波形の負側を、上記トランジスタのゲー
ト耐圧よりも低く、かつ所定の値以下とならないように
制御する波形制御手段を備えたものとしたので、トラン
ジスタのゲート耐圧は大きい値のものとして製造して
も、低歪な特性が得られるようになり、その結果、製造
時のゲート耐圧値の制御精度を従来のように厳しいもの
とする必要が無くなり、歩留まりを向上することができ
るようになり、ひいては製造コストを安価にできるとい
う効果がある。

【００５３】また、この発明の請求項２にかかる半導体
増幅回路によれば、上記請求項１記載の半導体増幅回路
において、上記波形制御手段を、上記トランジスタの入
力部にそのアノードが接続され、そのカソードが接地側
に接続されてなるダイオードとしたので、ダイオードの
個数を調整し、ブレークダウン電圧を変化させることに
よって、容易にクリッピング電圧を所望とする値に制御
できるという効果がある。

【００５４】また、この発明の請求項３にかかる半導体
増幅回路によれば、上記請求項１記載の半導体増幅回路
において、上記波形制御手段を、上記増幅用のトランジ
スタと並列接続され、上記増幅用のトランジスタのゲー
ト耐圧よりも低いゲート耐圧を有するトランジスタとし
たので、波形制御手段をダイオードを用いて構成する場
合に比べて、その占有面積を縮小することができるとい
う効果もある。さらに、両方のトランジスタともに同一
のプロセスにて同時に形成でき、製造工程上も有利であ
る。

【００５５】また、この発明の請求項４にかかる半導体
増幅回路によれば、上記請求項１または請求項２に記載
の半導体増幅回路において、上記波形制御手段と直列に
抵抗素子を設けたので、ダイオードにＤＣ的に印加され
る電流を抵抗素子で所望の値とし、高周波信号のクリッ
ピング度合いを容易に調整し、最適化することができる
という効果もある。

【００５６】また、この発明の請求項５にかかる半導体
増幅回路によれば、上記請求項４記載の半導体増幅回路
において、上記波形制御手段と直列に設けられた抵抗素
子と並列に、抵抗素子と容量素子とからなる直列回路を
設けたので、ダイオードにＤＣ的に印加される電流を抵
抗素子で所望の値にしながら、高周波信号のクリッピン
グ度合いを抵抗素子と容量素子とからなる直列体の抵抗
素子を調整することで、最適化することができるという
効果がある。

【００５７】また、この発明の請求項６にかかる半導体
増幅回路によれば、上記請求項１記載の半導体増幅回路
において、上記波形整形手段を、上記高周波波形の負側
を制御するときの電圧の値を段階的に調整するために、
異なる制御値を有する複数の単位波形整形部を有するも
のとし、上記複数の単位波形整形部のうちの所定のもの
を選択して用いるようにしたので、上記増幅用のトラン
ジスタの特性が所望の特性よりずれても、単位波形整形
部のうち最適なものを選択して使用するようにすること
により、低歪な半導体増幅回路が得られ、半導体増幅回
路としての歩留まりを向上することができるという効果
がある。

【００５８】また、この発明の請求項７にかかる半導体
増幅回路によれば、上記請求項２ないし請求項６のいず
れかに記載の半導体増幅回路において、上記増幅用のト
ランジスタが形成された半導体基板と同一基板内に、上
記波形整形手段を構成する回路を形成するようにしたの
で、増幅用のトランジスタと同時に波形制御手段を形成
し、同一半導体装置内に形成することができるので、各
々異なる半導体装置をモジュール構成にて組み立てる場
合よりも安価にかつ装置を小型にできるという効果があ
る。

【図面の簡単な説明】

【図１】 この発明の実施の形態１による半導体増幅回
路の上位概念的な構成を示す図である。

【図２】 上記実施の形態１によるクリッピング回路を
用いた半導体増幅回路のゲート耐圧と歪の大きさとの関
係を説明するための図である。

【図３】 この発明の実施の形態２による半導体増幅回
路の具体的な例を示す図である。

【図４】 この発明の実施の形態３による半導体増幅回
路の具体的な例を示す図である。

【図５】 この発明の実施の形態４による複数のクリッ
ピング回路を備えた半導体増幅回路の具体的な例を示す
図である。

【図６】 この発明の実施の形態５による半導体装置に
半導体増幅回路を展開した際の上面図である。

【図７】 上記実施の形態５による半導体装置の等価回
路図である。

【図８】 従来の半導体増幅回路を示す等価回路図であ
る。

【図９】 高耐圧ＦＥＴのゲート電圧Ｖg の波形図であ
る。

【図１０】 高耐圧ＦＥＴの負荷曲線を示すＩｄ−Ｖｄ
図である。

【図１１】 低耐圧ＦＥＴのゲート電圧Ｖg の波形図で
ある。

【図１２】 低耐圧ＦＥＴの負荷曲線を示すＩｄ−Ｖｄ
図である。

【図１３】 ＨＢＴを用いた半導体増幅器の等価回路図
である。

【符号の説明】

１ ＦＥＴ、８ クリッピング回路、９ 高耐圧ＦＥ
Ｔ、１０ 低耐圧ＦＥＴ、１１，１２，１３ クリッピ
ング回路、１４ ドレイン電極、１５ ゲート電極、１
６ ソース電極、１７ ダイオード、１８ 抵抗素子、
１９ ダイオード直列体、２０ 配線、２１，２３ 抵
抗素子、２２ 容量。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 高周波を受け、これを増幅して出力する
   半導体増幅回路において、 上記高周波を受けるトランジスタと、 上記トランジスタの入力部に接続され、高周波波形の負
   側を、上記トランジスタのゲート耐圧よりも低く、かつ
   所定の値以下とならないように制御する波形制御手段を
   備えたことを特徴とする半導体増幅回路。
2. 【請求項２】 請求項１記載の半導体増幅回路におい
   て、 上記波形制御手段は、上記トランジスタの入力部にその
   アノードが接続され、そのカソードが接地側に接続され
   てなるダイオードであることを特徴とする半導体増幅回
   路。
3. 【請求項３】 請求項１記載の半導体増幅回路におい
   て、 上記波形制御手段は、上記増幅用のトランジスタと並列
   接続され、上記増幅用のトランジスタのゲート耐圧より
   も低いゲート耐圧を有するトランジスタであることを特
   徴とする半導体増幅回路。
4. 【請求項４】 請求項１または請求項２に記載の半導体
   増幅回路において、上記波形制御手段と直列に抵抗素子
   を設けたことを特徴とする半導体増幅回路。
5. 【請求項５】 請求項４記載の半導体増幅回路におい
   て、 上記波形制御手段と直列に設けられた抵抗素子と並列
   に、抵抗素子と容量素子とからなる直列回路を設けたこ
   とを特徴とする半導体増幅回路。
6. 【請求項６】 請求項１記載の半導体増幅回路におい
   て、 上記波形整形手段は、上記高周波波形の負側を制御する
   ときの電圧の値を段階的に調整するために、異なる制御
   値を有する複数の単位波形整形整形部を有し、 上記複数の単位波形整形部のうちの所定のものを選択し
   て用いることを特徴とする半導体増幅回路。
7. 【請求項７】 請求項２ないし請求項６のいずれかに記
   載の半導体増幅回路において、 上記増幅用のトランジスタが形成された半導体基板と同
   一基板内に、上記波形整形手段を構成する回路を形成し
   たことを特徴とする半導体増幅回路。