JPH1012630A - 高周波集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＦＥＴのリセス形状がばらついた場合におい
ても、容易に所望の特性を得ることができる高周波集積
回路装置を提供することを課題とする。 【解決手段】 ゲートリセス９を有するＦＥＴ１００
と、このゲートリセス９と同時に形成したリセス１０を
抵抗層２ｂの電極３ａ，３ｂとに挟まれた領域に備えた
抵抗１０１とを設けた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、高周波集積回路
装置に関するものであり、特に抵抗と、リセス構造を有
するＦＥＴ(Field Effect Transister) とを備えた高周
波集積回路装置に関するものである。

【０００２】

【従来の技術】図５は従来の同一基板上に形成されてい
る高周波集積回路装置（ＭＭＩＣ：Microwave Monolith
ic IC)の主要部の構造を摸式的に示す断面図であり、図
５(a)はＦＥＴ，図５(b) はこのＦＥＴと同一基板上に
形成された抵抗を示している。図において、４は半絶縁
性ＧａＡｓ基板、２ａはＧａＡｓ基板４にＳｉをドープ
してなる活性層、２ｂはＧａＡｓ基板４にＳｉをドープ
してなる抵抗層、３ａ，３ｂは電極、６は活性層２ａに
ショットキ接触可能な材料からなるゲート電極、７は金
（Ａｕ）等の活性層２ａにオーミック接触可能な材料か
らなるソース電極、８は金等の活性層２ａにオーミック
接触可能な材料からなるドレイン電極、９はゲートリセ
スである。

【０００３】従来の高周波集積回路装置においてはＦＥ
Ｔは、ＧａＡｓ基板４上に活性層２ａを形成した後、ソ
ース電極７，ドレイン電極８をそれぞれＡｕ等のオーミ
ックメタルを蒸着により形成し、さらに、該ソース電極
７とドレイン電極８とに挟まれた領域の中央部にウエッ
トエッチングによりゲートリセス９を形成し、さらに、
蒸着とリフトオフとを組み合わせてゲートリセス９内に
ゲート電極６を形成することにより形成される。

【０００４】また、抵抗は、ＧａＡｓ基板４上に抵抗層
２ｂを形成した後、抵抗層２ｂ上にオーミックメタル
（Ａｕ等）を蒸着することで電極３ａ，３ｂを設けるこ
とにより形成される。なお、この抵抗の抵抗値は、ＦＥ
Ｔの形状にかかわらず一定となっている。

【０００５】

【発明が解決しようとする課題】以上のような構造を従
来の高周波集積回路装置のＦＥＴ及び抵抗は備えてい
た。しかしながら、従来のＦＥＴにおいてはその製造工
程において、ゲートリセス９のリセス形状の制御が難し
いため、リセス形状がばらつき、その結果、飽和電流、
ピンチオフ電圧等のＦＥＴの特性にばらつきが生じてし
まい、所望の特性を有する高周波集積回路装置が得られ
なくなるという問題が発生していた。

【０００６】従って、通常はＦＥＴの動作点を決めるた
めに、上記抵抗を用いたバイアス回路をＦＥＴのゲート
電極６に接続する構成とするが、ＦＥＴのリセス形状が
ばらついてＦＥＴ特性がばらつくと、上記抵抗を用いた
バイアス回路では、抵抗値が一定であるために所望の動
作点を決定することができず、所望の特性を有する高周
波集積回路装置が得られなくなる場合があった。

【０００７】このため、バイアス回路内に調整用の複数
の回路パターンを設け、ＦＥＴ特性のバラツキに応じて
上記回路パターンの一つを選択するようにしたり、ある
いは高周波集積回路装置の外部にＦＥＴ特性のばらつき
を補償するような調整用の回路を設け、これとバイアス
回路とを接続することにより、動作点を決定していた
が、このような手段を用いると、調整用の複数の回路パ
ターンが必要となるため、チップサイズが大きくなった
り、回路パターンを選択するため工程が複雑化したり、
調整用の回路を外部に設けるために高周波集積回路装置
が複雑化したりするというような問題があった。

【０００８】この発明は上記のような問題点を解消する
ためになされたものであり、ＦＥＴのリセス形状がばら
ついた場合においても、容易に所望の特性を得ることが
できる高周波集積回路装置を提供することを目的とす
る。

【０００９】

【課題を解決するための手段】この発明に係る高周波集
積回路装置は、半絶縁性半導体基板と、該半導体基板上
の所定の領域上にそれぞれ配置された不純物を有する活
性層，及び不純物を有する抵抗層と、該活性層の所定の
領域上にそれぞれ配置された、該活性層とオーミック接
触するソース電極，及びドレイン電極と、該活性層の、
上記ソース電極，及びドレイン電極に挟まれた領域に設
けられたゲートリセスと、上記ゲートリセスの底面上に
設けられた、上記活性層とショットキ接触するゲート電
極と、上記抵抗層上にそれぞれ配置された、該抵抗層と
オーミック接触する第１，第２の電極と、上記抵抗層
の、上記第１の電極と第２の電極とに挟まれた領域に、
上記ゲートリセスを形成する工程において同時に形成し
てなるリセスとを備えるようにしたものである。

【００１０】また、上記高周波集積回路装置において、
上記ゲート電極と上記第１の電極とが互いに接続され，
かつ、この接続がその一端が接地された所定の抵抗値を
有する抵抗と接続されており、上記第２の電極はバイア
ス直流電源と接続されており、上記ソース電極は接地さ
れているようにしたものである。

【００１１】

【発明の実施の形態】

実施の形態１．この発明の実施の形態１に係る高周波集
積回路装置は、半絶縁性半導体基板と、該半導体基板上
の所定の領域上にそれぞれ配置された不純物を有する活
性層，及び不純物を有する抵抗層と、該活性層の所定の
領域上にそれぞれ配置された、該活性層とオーミック接
触するソース電極，及びドレイン電極と、該活性層の、
上記ソース電極，及びドレイン電極に挟まれた領域に設
けられたゲートリセスと、上記ゲートリセスの底面上に
設けられた、上記活性層とショットキ接触するゲート電
極と、上記抵抗層上にそれぞれ配置された、該抵抗層と
オーミック接触する第１，第２の電極と、上記抵抗層
の、上記第１の電極と第２の電極とに挟まれた領域に、
上記ゲートリセスを形成する工程において同時に形成し
てなるリセスとを備えるようにしたものであり、これに
より、高周波集積回路装置のＦＥＴの動作を調整する回
路，または、ＦＥＴの出力を取り出す回路に上記抵抗を
用いた場合においては、ＦＥＴのゲートリセスのばらつ
きに伴うＦＥＴ特性の変動に対応して、抵抗の抵抗値が
ばらつくため、ＦＥＴの特性のばらつきを上記抵抗によ
り補償することが可能となり、ＦＥＴのリセス形状がば
らついた場合においても、調整用の回路パターンを選択
したり、調整用の回路を外部に設けたりすることなく、
容易に所望の特性を得ることができる高周波集積回路装
置を提供することができる。

【００１２】以下、実施の形態１の詳細について説明す
る。図１は本発明の実施の形態１に係る高周波集積回路
装置（ＭＭＩＣ：Microwave Monolithic IC)の主要部の
構造を摸式的に示す断面図であり、図１(a) はＦＥＴ(F
ield Effect Transister：電界効果型トランジスタ）の
ソース・ドレイン方向の断面図，図１(b) はこのＦＥＴ
と同一基板上に形成されている抵抗の、その電極間を結
ぶ方向に沿った断面図，及び図１(c) は図１(b) の抵抗
のＩ−Ｉ方向の断面図である。図において、１００はＦ
ＥＴ、１０１は抵抗、４は半絶縁性ＧａＡｓ基板、２ａ
はＧａＡｓ基板４にＳｉをドープしてなる活性層、２ｂ
はＧａＡｓ基板４にＳｉをドープしてなる抵抗層で、こ
の活性層２ａ及び抵抗層２ｂは、基板４にＳｉをドープ
して形成する代わりに、基板４上にＳｉをドープしてな
るＧａＡｓ層を結晶成長させるようにしてもよい。３
ａ，３ｂは電極、６は活性層２ａにショットキ接触可能
な材料からなるゲート電極、７は金等の活性層２ａにオ
ーミック接触可能な材料からなるソース電極、８は金等
の活性層２ａにオーミック接触可能な材料からなるドレ
イン電極、９はゲートリセス、１０は上記ゲートリセス
９と同一の工程において形成された抵抗値調整用のリセ
スである。なお、リセスの伸びる方向は、電極３ａ，ｂ
を結ぶ方向以外の方向、例えば電極３ａ，ｂを結ぶ方向
に対して垂直な方向であってもよい。

【００１３】この実施の形態１の高周波集積回路装置に
おいてはＦＥＴ１００は、ＧａＡｓ基板４上に活性層２
ａを形成した後、ソース電極７，ドレイン電極８をそれ
ぞれＡｕ等のオーミックメタルを蒸着により形成し、さ
らに、該ソース電極７とドレイン電極８とに挟まれた領
域の中央部にウエットエッチングによりゲートリセス９
を形成し、さらに、蒸着とリフトオフとを組み合わせて
ゲートリセス９内にゲート電極６を形成することにより
形成される。

【００１４】また、抵抗１０１は、ＧａＡｓ基板４上に
抵抗層２ｂを形成した後、抵抗層２ｂ上にオーミックメ
タル（Ａｕ等）を蒸着することで電極３ａ，３ｂを設け
た後、抵抗値調整用のリセス１０を設けることにより形
成されるが、このリセス１０は、上記ＦＥＴ１００のゲ
ートリセス９を形成する際に同時に形成する，つまり一
度のウエットエッチング工程において、ゲートリセス９
とリセス１０とを同時に形成するようにする。

【００１５】この実施の形態１においては、ゲートリセ
ス９を有するＦＥＴ１００はリセス形状の制御が困難で
あるため、飽和電流、ピンチオフ電圧等のＦＥＴ特性に
ばらつきが生じるが、抵抗１０１も、ゲートリセス９と
同時に形成されるリセス１０を備えており、このリセス
１０の形状もゲートリセス９と同じ割合でばらつくこと
になる。ここで、この抵抗１０１においては、リセス１
０の形状が変化すると、抵抗１０１の電極３ａ，３ｂを
結ぶ方向と垂直な方向の断面における断面積が変化する
ため、抵抗値が変化する、つまり、リセス１０の大きさ
が大きくなると断面積が減少して抵抗値が増加し、リセ
ス１０の大きさが小さくなると抵抗値が低くなるため、
リセス１０の形状がばらつくと、抵抗１０１の抵抗値も
ばらつく。したがって、ゲートリセス９の形状がばらつ
くのと同じ割合でリセス１０の形状が変化し、この結
果、抵抗１０１の抵抗値もゲートリセス９の形状のばら
つきに関係して変化することとなる。

【００１６】このため、高周波集積回路装置のＦＥＴ１
００の動作を調整する回路，または、ＦＥＴ１００の出
力を取り出す回路において、上記抵抗１０１を用いる
と、ＦＥＴ１００のゲートリセス９のばらつきに伴うＦ
ＥＴ特性の変動に対応して、抵抗１０１の抵抗値がばら
つくため、ＦＥＴ１００の特性のばらつきを上記抵抗に
より補償することが可能となる。

【００１７】なお、この実施の形態１においては、リセ
ス１０としては電極３ａ，ｂを結ぶ方向に伸びる互いに
平行な３本の線状のリセスを用いているが、抵抗１０１
の抵抗値がリセス１０のばらつきに伴って変化する割合
は、抵抗値調整用のリセスの数や、幅や長さによって変
化するため、ＦＥＴ１００の特性のばらつく割合に合わ
せて調整するようにする。

【００１８】このように、この実施の形態１によれば、
ゲートリセス９を有するＦＥＴ１００と、このゲートリ
セス９と同時に形成したリセス１０を備えた抵抗１０１
とを備えたから、ゲートリセス９の形状のばらつきに伴
うＦＥＴ１０の特性のばらつきを抵抗１０１により補償
することができ、ＦＥＴのリセス形状がばらついた場合
においても、容易に所望の特性を備えた高周波集積回路
装置を提供することができる効果がある。

【００１９】実施の形態２．本発明の実施の形態２に係
る高周波集積回路装置は、上記実施の形態１に係る高周
波集積回路装置において、上記ゲート電極と上記第１の
電極とが互いに接続され，かつ、この接続がその一端が
接地された所定の抵抗値を有する抵抗と接続されてお
り、上記第２の電極はバイアス直流電源と接続されてお
り、上記ソース電極は接地されているようにしたもので
あり、これにより、ＦＥＴのゲートリセスの形状のばら
つきに伴うＦＥＴ特性のばらつきを、ゲートリセスのば
らつきに伴うＦＥＴ特性の変動に対応して抵抗値がばら
つく抵抗と調整用抵抗とからなるバイアス回路で補償す
ることができ、ＦＥＴのリセス形状がばらついた場合に
おいても、調整用の回路パターンを選択したり、調整用
の回路を外部に設けたりすることなく、容易に所望の特
性を得ることができる高周波集積回路装置を提供するこ
とができる。

【００２０】以下、実施の形態２の詳細について説明す
る。図２は本発明の実施の形態２に係る高周波集積回路
装置の主要部の構造を示す図であり、図２(a) は基板の
上側からみた平面図、図２(b) は図２(a) のII−II線に
よる断面図、及び図２(c) はこの主要部の回路構成図で
ある。図において、図１と同一符号は同一または相当す
る部分を示しており、１１はＡｕ等からなる金属配線、
１２は絶縁膜、１３はゲート電極６と配線１１とを接続
するコンタクトホール、１６はバイアス直流電源と接続
されているゲート端子、１７は抵抗値が一定である調整
用抵抗、１８はドレイン端子である。なお、図２(a) に
おいては、図２(b) において示した絶縁膜１２は省略し
ている。また、図２(a),図２(b) においては、図示して
いないが、配線１１は一端が接地された調整用抵抗と接
続されており、電極３ｂはバイアス直流電源と接続され
ており、ソース電極８は接地されて、図２(c) において
示したような回路を構成しており、この回路において抵
抗１０１と調整用抵抗１７とはゲート電極６にバイアス
を印加するバイアス回路を構成している。この実施の形
態２は、上記実施の形態１において説明した抵抗をゲー
トリセスを有するＦＥＴのゲート電極にバイアスを印加
するバイアス回路に用い、この抵抗により動作点を変化
させるようにしたものである。

【００２１】また、図３は本発明の実施の形態２に係る
高周波集積回路装置の主要部の製造方法を示す工程図で
あり、図に向かって左側は、抵抗の製造工程を上記図３
(a)において示したII−II線による断面で示しており、
図に向かって右側は、ＦＥＴの製造工程を上記II−II線
に対して垂直な方向による断面で示している。図におい
て、図２と同一符号は同一または相当する部分を示して
おり、２０〜２３はレジスト、２６はゲート電極と同じ
材料からなるゲート電極材料層である。

【００２２】次に製造方法について説明する。まず、図
３(a) に示すように、基板４上にレジスト２０を形成
し、該レジスト２０の抵抗層２ｂを形成する領域上に開
口部を設け、このレジスト２０をマスクとしてＳｉ等を
イオン注入して抵抗層２ｂを形成する。さらに、レジス
ト２０を除去した後、図３(b) に示すように、レジスト
２１を基板４上に形成し、該レジスト２１の活性層２ａ
を形成する領域上に開口部を形成し、このレジスト２１
をマスクとしてイオン注入を行い活性層２ａを形成す
る。なお、これらの工程は、活性層２ａ，抵抗層２ｂと
して不純物濃度が同じ層を用いる場合においては、一つ
のレジストを用いて、同時に形成するようにしてもよ
い。また、活性層２ａ，抵抗層２ｂはエピタキシャル成
長により形成するようにしてもよい。

【００２３】続いてレジスト２１を除去した後、図３
(c) に示すように、レジスト（図示せず）をマスクとし
て蒸着等により、オーミック電極と同じ材料からなる材
料層を活性層２ａ，抵抗層２ｂ上に配置し、これを熱処
理して活性層２ａ，抵抗層２ｂに対してオーミック接触
するソース電極７，ドレイン電極８，及び電極３ａ，３
ｂを形成する。

【００２４】さらに、図３(d) に示すように、基板４の
上部全面を覆うようにレジスト２２を堆積させ、該レジ
スト２２のソース電極７とドレイン電極８とに挟まれた
領域、及び電極３ａ，３ｂに挟まれた領域に開口部を形
成し、レジスト２２をマスクとして、活性層２ａ，抵抗
層２ｂをウエットエッチングしてゲートリセス９と、抵
抗のリセス１０を同時に形成する。続いて、図３(e) に
示すように、レジスト２２上を含めた基板４の上部全面
にレジスト２３を形成し、このレジスト２３の、上記レ
ジスト２２のゲートリセス９を形成するために形成した
開口部上の領域のみを除去して開口部を形成する。そし
て、基板４の上方からゲート電極材料を蒸着し、ゲート
電極６及びゲート電極材料層２６をそれぞれゲートリセ
ス９内及びレジスト２３上に設ける。その後、上記レジ
スト２２とレジスト２３を除去すると同時に上記ゲート
電極材料層２６をリフトオフする。さらに、図３(f) に
示すように基板４の上部全面をスパッタ法等を用いて絶
縁膜１２により覆い、必要に応じてエッチング等により
絶縁膜１２に開口部（図示せず）やコンタクトホール
（図示せず）等を設け、配線１１を蒸着等により形成し
て高周波集積回路装置を得る。

【００２５】図２(c) に示したこの実施の形態２に係る
回路において、ゲート端子１６に電圧Ｖ_G を印加する
と、ＦＥＴ８のゲート電極６にかかる電圧Ｖは、調整用
抵抗１７の抵抗値をＲ，抵抗１０１の抵抗値をＲ(リセス)
とすると、 Ｖ＝ＲＶ_G ／（Ｒ＋Ｒ(リセス))……式(1) となる。

【００２６】ここで、ＦＥＴ１００のピンチオフ電圧は
ゲートリセス９の深さが深くなるとその大きさが小さく
なり、ソース・ドレイン電極間にゲートリセス９が設計
通りに形成された場合と同じ電流を流そうとすると、ゲ
ート電極６にかける電圧をより小さいものとしなければ
ならない。つまり、ＦＥＴ１００においてこのような動
作点を決める必要がある。

【００２７】ここで、この実施の形態２においては、抵
抗１０１のリセス１０は、ＦＥＴ１００のゲートリセス
９と同時に形成されるため、その形状はゲートリセス９
の形状のばらつきと対応してばらつき、例えばゲートリ
セス９の深さが深くなるとリセス１０の深さも深くな
る。このため、仮に、ＦＥＴ１００のゲートリセス９の
深さが深くなって、飽和電流が小さく，ピンチオフ電圧
が浅くなったとしても、抵抗１０１のリセス１０の深さ
が深くなると、実施の形態１において説明したように、
リセス１０を有する抵抗１０１の抵抗値Ｒ(リセス) が大き
くなり、抵抗値が一定である調整用抵抗１７と抵抗１０
１の間から取り出されてＦＥＴ１００のゲート電極６に
印加される電圧の絶対値は小さくなり、ＦＥＴ１００の
ドレイン電流は大きくなる。この結果、抵抗１０１によ
って、ＦＥＴ１００のゲート電極６に印加される電圧の
絶対値がゲートリセス９のばらつきを補うように小さく
調整され、上記ＦＥＴ１００においてはゲートリセス９
のばらつきを補ったドレイン電流が流れる。

【００２８】また、ゲートリセス９の深さが浅くなって
飽和電流が大きく，ピンチオフ電圧が深くなっても、抵
抗１０１によって、ゲート電極に印加される電圧の絶対
値が大きくなるよう調整され、上記ＦＥＴ１００におい
てはゲートリセス９のばらつきを補ったドレイン電流が
流れる。

【００２９】従って、予め、ＦＥＴ１００の特性のばら
つきの範囲を調べておき、これに基づいて、調整用抵抗
１７の値を、抵抗１０１の抵抗値の変化する割合に合わ
せた適当な値に設定しておくことにより、ＦＥＴ１００
のゲートリセス９のばらつきに伴う特性のばらつきを抵
抗１０１と調整用抵抗１７とからなるバイアス回路で補
償することができ、ゲートリセス９の深さによるＦＥＴ
１００の特性のばらつきが発生した場合においても、Ｆ
ＥＴ１００を所望の特性を有するように動作させること
ができ、容易に所望の特性を備えた高周波集積回路装置
を提供することができる。

【００３０】以下、実施の形態２をさらに詳細に説明す
ると、図２において示した高周波集積回路装置におい
て、ＦＥＴ１００のゲートリセスの深さを、活性層２ａ
の９／１０の深さに形成することを標準の設計値とした
とする。この時、抵抗層２ｂの深さを活性層２ａの深さ
と同じにしておくと、リセス１０を形成した抵抗１０１
においてもリセスの深さは抵抗層２ｂの９／１０の深さ
になり、抵抗１０１の断面積は、リセス１０を設けない
場合のおよそ１／１０となる。そして、抵抗１０１の抵
抗値は、リセス１０を形成しなかった時の値のおよそ１
０倍の値になる。この値を仮に１０Ｒ₁ とする。

【００３１】ここで、リセス９の深さが標準に対して浅
くなると、ＦＥＴ１００の飽和電流が大きくなって、同
じゲート電圧に対して流れるドレイン電流の大きさが大
きくなるが、仮に、ゲートリセス９の深さが浅くなり、
ゲートリセス９の下部の活性層２の厚さが設計値の１．
４倍になったとする。この時の、ＦＥＴ１０の静特性の
変化を図４に示す。なお、図４(a) はリセス９の深さが
設計値通りであった場合の静特性を、また図４(b) はゲ
ートリセス９の深さが浅くなった場合の静特性をそれぞ
れ示しており、図において縦軸および横軸はそれぞれＦ
ＥＴ１００のドレイン電流Ｉd ，ドレイン電圧Ｖd を示
している。また、各曲線は、ＦＥＴ１００のゲート電極
に印加される電圧を変化させた場合の特性を示し、１８
ａ〜１８ｃはＦＥＴ１００の動作点を示している。ＦＥ
Ｔ１０の静特性が、ゲートリセス９の深さが薄くなっ
て、図４(a) から図４(b) に示すように変化したとする
と、標準の場合にゲート電極６に印加される電圧Ｖを−
０．８Ｖとして動作点１８ａで動作させるよう設定して
いたとすると、深さが変化した後のゲート電極６に印加
される電圧Ｖが、−０．８Ｖのままでは、動作点１８ｂ
において動作することになって、同じドレイン電流Ｉd1
が得られなくなってしまう。このため、設計値と同じド
レイン電流Ｉd1を得るためには、ゲート電極６に印加さ
れる電圧Ｖを−１．０Ｖとしなければならない。この
時、ゲートリセス９とリセス１０とは同時に作られ、ゲ
ートリセス９の深さが変化すると抵抗１０１のリセス１
０の深さも対応して変化するため、リセス１０の部分の
抵抗層の厚さは１０Ｒ₁ ／１．４となる。ＦＥＴ１００
のゲートリセス９の形状がばらついた場合の値と、ゲー
トリセス９が標準値通りに製造できた場合の値とを、ゲ
ート端子１６に印加されるバイアス電流が一定であると
して上記式(1) に代入すると、 −０．８＝ＲＶ_G ／（Ｒ＋１０Ｒ₁ ） −１＝ＲＶ_G ／（Ｒ＋１０Ｒ₁ ／１．４） となり、これらの式から３Ｒ₁ ＝７Ｒ／１０となる。こ
のような式を満たすＲに近い値を予め調整用抵抗１７の
抵抗値Ｒとして選んでおくことにより、ＦＥＴ１００に
おけるゲートリセス９と、抵抗１０１におけるリセス１
０とは同時に形成されることから、ゲートリセス９の深
さがばらついて、ゲートリセス９の下部の活性層２ａの
厚さが標準設計値の１．４倍となった場合においても、
ゲート電極６に印加される電圧はＶ＝−１．０Ｖに近い
値となり、標準の設計値と同じドレイン電流を得ること
ができ、ＦＥＴ１００を標準と同様の特性を有するよう
に動作させることが可能となる。

【００３２】以上のように、この実施の形態２に係る高
周波集積回路装置においては、ゲートリセス９を備えた
ＦＥＴ１００のゲート電極６側に、上記ＦＥＴ１００の
ゲートリセス９と同時に形成されたリセス１０を有し，
このリセス１０の形状によりその抵抗値が変化する抵抗
１０１と、調整用抵抗１７とからなるバイアス回路を設
けたことにより、ＦＥＴ１００のゲートリセス９の形状
のばらつきに伴うＦＥＴ特性のばらつきを抵抗１０１と
調整用抵抗１７とからなるバイアス回路で補償すること
ができ、ゲートリセス９の形状によってＦＥＴ１００の
特性のばらつきが発生した場合においても、ＦＥＴ１０
０を所望の特性を有するように動作させることができ、
容易に所望の特性を備えた高周波集積回路装置を提供す
ることができる。

【００３３】

【発明の効果】以上のように、この発明によれば、半絶
縁性半導体基板と、該半導体基板上の所定の領域上にそ
れぞれ配置された不純物を有する活性層，及び不純物を
有する抵抗層と、該活性層の所定の領域上にそれぞれ配
置された、該活性層とオーミック接触するソース電極，
及びドレイン電極と、該活性層の、上記ソース電極，及
びドレイン電極に挟まれた領域に設けられたゲートリセ
スと、上記ゲートリセスの底面上に設けられた、上記活
性層とショットキ接触するゲート電極と、上記抵抗層上
にそれぞれ配置された、該抵抗層とオーミック接触する
第１，第２の電極と、上記抵抗層の、上記第１の電極と
第２の電極とに挟まれた領域に、上記ゲートリセスを形
成する工程において同時に形成してなるリセスとを備え
るようにしたから、ＦＥＴのリセス形状がばらついた場
合においても、調整用の回路パターンを選択したり、調
整用の回路を外部に設けたりすることなく、容易に所望
の特性を得ることができる高周波集積回路装置を提供す
ることができる。

【００３４】また、この発明によれば、上記高周波集積
回路装置において、上記ゲート電極と上記第１の電極と
が互いに接続され，かつ、この接続がその一端が接地さ
れた所定の抵抗値を有する抵抗と接続されており、上記
第２の電極はバイアス直流電源と接続されており、上記
ソース電極は接地されているようにしたから、ＦＥＴの
リセス形状がばらついた場合においても、調整用の回路
パターンを選択したり、調整用の回路を外部に設けたり
することなく、容易に所望の特性を得ることができる高
周波集積回路装置を提供することができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１による高周波集積回
路装置の主要部の構造を示す断面図である。

【図２】 この発明の実施の形態２による高周波集積回
路装置の主要部の構造を示す断面図である。

【図３】 この発明の実施の形態２による高周波集積回
路装置の主要部の製造方法を示す断面工程図である。

【図４】 この発明の実施の形態２による高周波集積回
路装置の主要部の構造を説明するためのＦＥＴの静特性
の変化を示す図である。

【図５】 従来の高周波集積回路装置の主要部の構造を
示す断面図である。

【符号の説明】

２ａ 活性層、２ｂ 抵抗層、３ａ，３ｂ 電極、４
半絶縁性ＧａＡｓ基板、６ ゲート電極、７ ソース電
極、８ ドレイン電極、９ ゲートリセス、１０リセ
ス、１１ 金属配線、１２ 絶縁膜、１３ コンタクト
ホール、１６ゲート端子、１７ 調整用抵抗、１８ａ〜
１８ｃ 動作点、２０〜２３ レジスト、２６ ゲート
電極材料層、１００ ＦＥＴ、１０１ 抵抗。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/088 29/41

Claims (2)

【特許請求の範囲】
1. 【請求項１】 半絶縁性半導体基板と、 該半導体基板上の所定の領域上にそれぞれ配置された不
   純物を有する活性層，及び不純物を有する抵抗層と、 該活性層の所定の領域上にそれぞれ配置された、該活性
   層とオーミック接触するソース電極，及びドレイン電極
   と、 該活性層の、上記ソース電極，及びドレイン電極に挟ま
   れた領域に設けられたゲートリセスと、 上記ゲートリセスの底面上に設けられた、上記活性層と
   ショットキ接触するゲート電極と、 上記抵抗層上にそれぞれ配置された、該抵抗層とオーミ
   ック接触する第１，第２の電極と、 上記抵抗層の、上記第１の電極と第２の電極とに挟まれ
   た領域に、上記ゲートリセスを形成する工程において同
   時に形成してなるリセスとを備えたことを特徴とする高
   周波集積回路装置。
2. 【請求項２】 請求項１に記載の高周波集積回路装置に
   おいて、 上記ゲート電極と上記第１の電極とが互いに接続され，
   かつ、この接続がその一端が接地された所定の抵抗値を
   有する抵抗と接続されており、 上記第２の電極はバイアス直流電源と接続されており、 上記ソース電極は接地されていることを特徴とする高周
   波集積回路装置。