JP3660846B2

JP3660846B2 - Ｆｅｔバイアス回路

Info

Publication number: JP3660846B2
Application number: JP2000045312A
Authority: JP
Inventors: 廣徳坂本; 環誉田; 剛人高橋
Original assignee: Japan Radio Co Ltd
Current assignee: Japan Radio Co Ltd
Priority date: 2000-02-23
Filing date: 2000-02-23
Publication date: 2005-06-15
Anticipated expiration: 2020-02-23
Also published as: DE60130696T2; US6486724B2; KR100712430B1; DE60130696D1; CA2335220A1; CA2335220C; EP1128548B1; US20010015668A1; JP2001237655A; KR20010085355A; EP1128548A2; EP1128548A3

Description

【０００１】
【発明の属する技術分野】
本発明は、ＦＥＴ（電界効果トランジスタ）のバイアス回路に関する。
【０００２】
【従来の技術】
無線通信機器の高周波回路においてはＦＥＴを用いた増幅器等が使用される。図３に、ＦＥＴを用いた高周波増幅器の一例を示す。図中のＦＥＴは例えばＧａＡｓＦＥＴであり、入力端ＩＮからコンデンサＣ1を介してそのゲートに供給される入力信号を増幅し、増幅した信号をそのドレインからコンデンサＣ2を介し出力端ＯＵＴへと供給する。なお、ＦＥＴのドレインは抵抗Ｒdを介し正電源（＋ＶDD）に、ソースは接地に、ゲートは抵抗Ｒg2を介し負電源（−ＶSS）に、それぞれ接続されている。
【０００３】
また、図３中のＦＥＴをバイアスする回路は、ＦＥＴのドレインバイアス電流Ｉdsdcが常に一定に保持する定電流バイアス回路であり、バイポーラトランジスタＴr1、抵抗Ｒb1、Ｒb2、Ｒg1、Ｒg2及びＲd並びにダイオードＤ1から構成されている。抵抗Ｒb1の一端は正電源（＋ＶDD）に、他端はダイオードＤ1のアノードに、それぞれ接続されており、抵抗Ｒb2の一端はダイオードＤ1のカソード及びトランジスタＴr1のベースに、他端は接地に、それぞれ接続されている。従って、これら抵抗Ｒb1及びＲb2並びにダイオードＤ1の直列回路は、電源電圧ＶDDを分圧して得られる電圧ＶbをトランジスタＴr1のベースに印加する分圧回路であると共に、トランジスタＴr1のベースエミッタ間電圧Ｖbeひいてはエミッタ電流に現れる温度依存性をダイオードＤ1により補償する温度補償回路でもある。トランジスタＴr1のコレクタは抵抗Ｒg1を介してＦＥＴのゲートに接続され、エミッタはＦＥＴのドレインに接続されているため、仮に温度変化が生じても、主としてダイオードＤ1の作用によって、ＦＥＴのドレインバイアス電流ＩdsdcはＩdsdc＝（ＶDD−Ｖb−Ｖbe）／Ｒdという一定値に保たれる。また、ＦＥＴのゲートインピーダンスは、理想的には無限大であるが実際には有限値であるため、ＦＥＴのゲートには、僅かではあるが電流が流れる。このゲート電流ＩgsdcがＦＥＴのゲートに接続されている抵抗Ｒg1及びＲg2によって制限されるため、ＦＥＴの長期信頼性が保たれる。更に、抵抗Ｒg1を設けているため、ＦＥＴ側からトランジスタＴr1側を見たインピーダンスがその分高くなり、高周波増幅特性が安定になる。
【０００４】
なお、ドレインバイアス電流Ｉdsdcの定電流化については、特開平７−３２１５６１号公報も参照されたい。ダイオードＤ1による温度補償については特開平５−１７５７４７号公報も参照されたい。また、図中のＶgsdc、Ｉgsdc、Ｖdsdc、Ｉdsdcは信号無入力時の、Ｖgsrf、Ｉgsrf、Ｖdsdc、Ｉdsrfは信号増幅時（出力信号レベルが高いとき）の、ゲートバイアス電圧、ゲート電流、ドレインバイアス電圧及びドレインバイアス電流である。以下の説明では、特に区別の必要がある場合を除き、Ｖgsdc、Ｉgsdc、Ｖdsdc、Ｉdsdcを記号・変数名として用いる。
【０００５】
しかしながら、図３に示した回路では、トランジスタＴr2のエミッタ電流が抵抗Ｒdを介して供給されているため後に述べる図４の回路に比べ抵抗Ｒdでの消費電力が大きい。また、ドレインバイアス電流Ｉdsdcを定電流化しているため、入力信号レベルによりドレイン電流が変化するＡＢ級やＢ級では使用できず、Ａ級にしか対応できない。そのため、大電力増幅を高効率で実現するのは困難である。
【０００６】
こういった問題点のない回路としては、図４に示す定電圧バイアス回路がある。この図に示す回路では、抵抗分圧回路、電圧レギュレータ、演算増幅器等により実現される定電圧源Ｖ1の出力電圧が抵抗Ｒgを介しＦＥＴのゲートに印加されている。ＦＥＴのゲート側の回路がドレイン側の回路から完全に分離しているため、図３の回路と異なりドレインバイアス電流Ｉdsdcをより自由に設定でき、従ってＡ級、ＡＢ級及びＢ級のいずれでもＦＥＴを動作させることができる。即ち、その出力電圧を可変調整できるよう定電圧源Ｖ1を構成しておき、定電圧源Ｖ1の出力電圧を適切な値に調整することにより、ゲートバイアス電圧Ｖgsdcを目標とする値に設定することができ、ひいてはドレインバイアス電流Ｉdsdcを適切な値に設定することができる。そのため、図４に示す回路は、Ａ級動作での小信号増幅からＡＢ級或いはＢ級での大信号増幅に至る広い分野にて使用できる。また、抵抗Ｒgを介して定電圧源Ｖ1からゲートバイアス電圧Ｖgsdcを印加しているため、抵抗Ｒgによってゲートバイアス電流Ｉdsdcが制限されＦＥＴの長期信頼性を確保することが可能になっており、また、ＦＥＴ側から定電圧源Ｖ1側を見たときのインピーダンスが高まり高周波増幅特性がより安定になる。
【０００７】
【発明が解決しようとする課題】
しかしながら、上述の従来回路には、いくつかの問題点がある。
【０００８】
まず、図４に示す回路を実現する際には複雑な構成の補償回路が必要になる。ここでいう補償回路は、入力信号レベル、温度等の変化に伴うゲート電流Ｉgsの変動を補償する回路である。ゲート電流Ｉgsdcが変化すると、それに伴いゲートバイアス電圧Ｖgsdc、更にはドレインバイアス電流Ｉdsdcも変化する。具体的には、ドレインバイアス電流Ｉdsdcの変化分ΔＩdsdcは、次の式
【数１】

によって表すことができる。この式中、ΔＶgsdc1及びΔＩgsdc1は入力信号レベル変化に伴うゲートバイアス電圧Ｖgsdc及びゲート電流Ｉgsdcの変化分、ΔＶgsdc2及びΔＩgsdc2は温度変化に伴うゲートバイアス電圧Ｖgsdc及びゲート電流Ｉgsdcの変化分、ｇmはＦＥＴの相互コンダクタンス、Δｇmは温度変化に伴うｇmの変化分である。
【０００９】
一般に、この式中に現れているΔＩgsdc2は温度の２次関数であり、Δｇmは１次関数である。そのため、ドレインバイアス電流Ｉdsdcの温度特性は、温度補償なしの場合例えば図５中の破線で示されるような特性、即ち２次関数（に近い）特性となる。この温度特性を好適に補償するためには２次関数特性の温度補償回路が必要である。そのような特性の温度補償回路は一般に回路構成が複雑であり、回路規模の増大やコストアップをもたらす。しかし、回路構成の複雑化を避けるために、仮に、１次関数特性の温度補償回路を用いたとしたら、温度補償後の特性は図５中で実線で示される特性となり、温度への依存性がかなり残存してしまう（補償しきれない）。
【００１０】
また、信号無入力時においては、抵抗Ｒgにおける電圧降下により、ゲートバイアス電圧Ｖgsdcが定電圧源Ｖ1の出力電圧よりも高くなる。そのため、温度上昇によりゲート電流Ｉdsdcが増加すると抵抗Ｒgにおける電圧降下が増大する結果ゲートバイアス電圧Ｖgsdcが更に高まり、ドレインバイアス電流Ｉdsdcが増加する。この増加は上述のΔＩgsdc2であり、２次関数的な増加である。温度補償が行われていない場合や、行われていても不十分な場合には、熱暴走を招くおそれもある。更に、ＧａＡｓＦＥＴを用いているとき、大信号増幅時においては、図３中に示されるように、ゲート電流Ｉgsdcの流れる向きが反転する（Ｉgsrfが流れる）。定電圧源Ｖ1からゲートに向けてゲート電流Ｉgsrfが流れると、抵抗Ｒgにおける電圧降下により、ＦＥＴのゲート電位が下がる（負側に大きく振れる）。これに伴いドレインバイアス電流Ｉdsrfが低下すると、大信号増幅時にＦＥＴの信号飽和出力電力が低下してしまう。
【００１１】
上述の各問題点は、ＦＥＴのゲート電流及び相互コンダクタンスが温度や入力信号レベルに依存していることと、抵抗Ｒgを用いていることとが相俟って、発生している。特に、抵抗Ｒgを大きく設定すると、温度変化や入力信号レベルの変化に伴うゲート電流Ｉgsdcの変化ひいてはドレインバイアス電流Ｉdsdcの変化が大きくなる。しかし、抵抗Ｒgを廃止し又は小さくするのも、望ましくない。抵抗Ｒgがないと、或いは抵抗Ｒgが小さすぎると、ＦＥＴの種類によっては長期信頼性が確保できなくなる。また、抵抗Ｒgが小さすぎると、ＦＥＴの種類によっては高周波動作が不安定になる。
【００１２】
本発明は、このような問題点を解決することを課題としてなされたものであり、ＦＥＴをＡ級、ＡＢ級及びＢ級のいずれでも動作させることができ、また、ＦＥＴへの入力信号のレベルや温度の変化によるゲート電流Ｉgsdcの変化を好適にかつ簡単な回路で補償・抑圧できるＦＥＴバイアス回路を提供することを、その目的とする。
【００１３】
【課題を解決するための手段】
このような目的を達成するために、本発明においては、ＦＥＴのゲート側の回路とドレイン側の回路とを分離することによりＡ級、ＡＢ級及びＢ級のいずれにも対応できるようにすると共に、ＦＥＴのゲートバイアス電圧について閉ループ制御を実施することにより入力信号レベルや温度の変化分を容易に補償できるようにしている。即ち、本発明に係るＦＥＴバイアス回路は、入力端子の一方が基準電圧発生回路に接続され、入力端子の他方がＦＥＴのゲートに接続され、入力端子間の電位差に相当する電圧を出力する誤差増幅器と、端子の一方が上記ＦＥＴのゲートに接続され、端子の他方が上記誤差増幅器の出力端子に接続された電流制限抵抗Ｒｇと、を有し、上記ＦＥＴのゲートバイアス電圧Ｖgsdcが、所定の直流電圧で上記基準電圧発生回路から発生される基準電圧と等しくなるよう、上記電流制限抵抗Ｒgを介しＦＥＴのゲートに印加する直流電圧を制御する閉ループ制御回路を備えることを特徴としている。
【００１４】
本発明によれば、図３に示した定電流バイアス回路と異なりゲート側の回路とドレイン側の回路とが分離しているため、信号入力レベルに応じてドレイン電流が変化するクラスの動作にも安定的に対応でき、Ａ級での小信号増幅からＡＢ級或いはＢ級での大信号増幅にいたるまで広い用途に対応できるＦＥＴバイアス回路が得られる。更に、ゲートバイアス電圧Ｖgsdcについて閉ループ制御を実施しているため、入力信号レベルや温度の変化に伴うゲートバイアス電圧Ｖgsdcの変化、ひいてはＦＥＴの動作点（ドレインバイアス電流Ｉdsdc）の変化を、制限・抑圧できる。また、図４に示した従来の回路では、電流制限抵抗Ｒgにおける電圧降下が原因の一つとなって、高周波（増幅）特性の安定性が損なわれることや、入力信号レベルが高いときに飽和出力電圧が低下するという現象が生じていた。これに対して、本発明においてはゲート電流Ｉgsdcの変動によるＦＥＴ動作点の変動がゲートバイアス電圧Ｖgsdcの閉ループ制御により抑えられているため、電流制限抵抗Ｒgにおける電圧降下を無視でき、高周波特性の安定性を優先して電流制限抵抗Ｒgの値を選択・設計することが可能であり、上述した飽和出力電圧の低下も生じない。
【００１５】
更に、本発明における閉ループ制御回路は、誤差増幅器を用いた簡素な回路構成にて実現できる。例えば、上述の基準電圧を発生させる基準電圧発生回路を、複数の抵抗を直列接続することにより得られる分圧回路として構成することができる。この場合における基準電圧発生回路は、所定値の直流電圧例えば電源電圧を分圧して、基準電圧を発生させる。このように、本発明に係るＦＥＴバイアス回路は、抵抗や演算増幅器等の誤差増幅器のみで実現することが可能である。なお、分圧以外の方法によって基準電圧を発生させることや、演算増幅器以外を用いて閉ループ制御を行うことも、可能である。
【００１６】
また、相互コンダクタンスｇmの変化によるドレインバイアス電流Ｉdsdcの変化は残存するものの、これは温度に対して１次の特性であるから、温度補償を施さない場合でもＦＥＴの熱暴走は生じにくく、温度補償を施す場合にはそのための回路を１次関数特性の回路即ち簡素な構成の回路にすることができる。特に、閉ループ制御回路を、上述した通り演算増幅器及び基準電圧発生回路から構成される回路にするのであれば、基準電圧発生回路の温度特性の設定・選択のみによって、相互コンダクタンスｇmの変化によるドレインバイアス電流Ｉdsdcの変化を補償できる。例えば、基準電圧発生回路を分圧回路によって実現する場合、基準電圧発生回路を構成する抵抗のうち少なくとも一つを、ＦＥＴの相互コンダクタンスの温度特性に起因してＦＥＴのドレイン電流に発生する温度特性が打ち消されるよう、ＦＥＴの相互コンダクタンスの温度特性に対して相補的な温度特性を有するもの（感温抵抗等）にすればよい。
【００１７】
【発明の実施の形態】
以下、本発明の好適な実施形態に関し図面に基づき説明する。なお、図３及び図４に示した従来回路と同様の構成には同一の符号を付し、説明を省略する。
【００１８】
図１に、本発明の一実施形態に係るＦＥＴバイアス回路を用いた高周波増幅器の一例構成を示す。この図に示す回路においては、演算増幅器Ａの非反転入力端子に基準電圧が、また、反転入力端子にＦＥＴのゲートバイアス電圧Ｖgsdcが、それぞれ印加されている。演算増幅器Ａの出力は、抵抗Ｒgを介してＦＥＴのゲートに印加されている。ＦＥＴのゲート側の回路とドレイン側の回路は分離されている。演算増幅器Ａに入力される基準電圧は、抵抗ＲV，Ｒ1及びＲ2から構成される基準電圧発生回路にて生成されている。具体的には、負電源（−ＶSS）からの電源電圧が、これらの抵抗によって分圧され、それにより基準電圧が生成されている。なお、ＦＥＴの種類によっては、−ＶSSに代え正の電源が用いられる。また、ＦＥＴの種類としては、ＧａＡｓＦＥＴを例示できるが、本発明はそれ以外のＦＥＴにも適用できる。演算増幅器Ａは比較増幅器又は誤差増幅器の一例であり、本発明は一般に比較増幅器又は誤差増幅器を用いて実施することができる。
【００１９】
演算増幅器Ａは電圧フォロワとして動作し、その反転入力端子に印加される電圧は演算増幅器Ａの非反転入力端子に印加される基準電圧と等しくなる。ＦＥＴからゲート電流Ｉgsdcが流れ出すときは抵抗Ｒgを介し演算増幅器Ａの出力端子にその電流が吸い込まれ、逆にＦＥＴにゲート電流Ｉgsrfが流れ込むときは抵抗Ｒgを介し演算増幅器Ａから電流が吐き出される。このとき、電流制限用の抵抗Ｒgによって電圧降下が生ずるものの、演算増幅器Ａにて、ＦＥＴのゲートバイアス電圧Ｖgsdcが基準電圧と等しくなるよう制御されているため、電圧降下の発生によらずゲートバイアス電圧Ｖgsdcが一定に保たれる。
【００２０】
なお、ＲVは可変抵抗であり、その抵抗値の調整により基準電圧を調整することができる。演算増幅器Ａの反転入力端子に回り込む入力信号を抑えるため、抵抗Ｒsが演算増幅器Ａの反転入力端子前段に挿入されているが、これとともに、コイル、コンデンサ等を併用してもかまわない。
【００２１】
このように、本実施形態においては、ＦＥＴのゲートのバイアス電圧Ｖgsdcの閉ループ制御を行っており、ＦＥＴのゲート側の回路とドレイン側の回路が分離されているため、図３に示した従来技術と異なり、Ａ級，ＡＢ級及びＢ級のいずれにおいてもＦＥＴを動作させることができる。更に、入力信号レベルや温度が変化したときに生ずるゲートバイアス電圧Ｖgsdcの変化を、ゲートバイアス電圧Ｖgsdcの閉ループ制御によって抑圧することができるため、入力信号レベルや温度が変化したときでもＦＥＴを一定のゲートバイアス電圧Ｖgsdcで動作させることができ、入力信号レベル等によるドレイン電流Ｉdsdcの変動を防ぎ、ＦＥＴ動作点の変動をなくすことができる。
【００２２】
更に、抵抗Ｒgにおける電圧降下を無視することができるため、高周波特性の安定性を優先して抵抗Ｒgの値を選択・設計することが可能であり、また、図４に示した回路で生じていたような飽和出力電力の低下も防ぐことができる。
【００２３】
また、前述したように、ＦＥＴの相互コンダクタンスｇmは１次の温度特性を有している。従って、この温度特性について温度補償を施さない場合、図２において破線で示すように、ドレインバイアス電流Ｉdsdcは１次の温度特性を呈する。このような１次の温度特性は、簡素な構成の回路によって、好適に補償することが可能である。例えば、本実施形態の回路でいえば、基準電圧発生回路を構成する抵抗Ｒ1及びＲ2のうち少なくとも一方を感温素子とし、この感温素子の温度特性を以てＦＥＴの相互コンダクタンスｇmの温度特性を補償することにより、図２において実線で示すような特性、すなわち温度に対するドレインバイアス電流Ｉdsdcの変化が殆どない特性を実現できる。図２においては破線で示す温度特性が右肩上がりの１次特性であるため、実線で示す特性を実現するのに、抵抗Ｒ1として正の温度係数を有する感温素子を用いるか、抵抗Ｒ2として負の温度係数を有する感温素子を用いるか、あるいはその双方を用いるか、いずれかとする。更に、上述の様にドレインバイアス電流Ｉdsdcの温度特性が１次の特性であるため、ＦＥＴの熱暴走やそれによる破損等を好適に防止できる。
【００２４】
加えて、本発明は、図１に示した回路以外の形態で実施することが可能である。すなわち、抵抗分圧回路及び演算増幅器Ａ以外を用いて、ゲートバイアス電圧Ｖgsdcの閉ループ制御回路を構成するようにしてもかまわない。例えば、抵抗分圧による基準電圧発生回路に代えて、電圧レギュレータを用いてもよい。電圧レギュレータを用いて基準電圧を発生させる場合には、その電圧レギュレータの出力電圧を温度上昇とともに低下させるような設定・制御をすればよい。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るＦＥＴバイアス回路を用いた高周波増幅器の構成を示す回路図である。
【図２】この実施形態における温度補償動作を示す図である。
【図３】一従来技術に係る回路の構成を示す回路図である。
【図４】他の従来技術に係る回路の構成を示す回路図である。
【図５】図４に示した従来技術における温度補償動作を示す図である。
【符号の説明】
Ａ演算増幅器、ＦＥＴ電界効果トランジスタ、Ｉgsdc，Ｉgsrf ゲート電流、Ｉdsdc，Ｉdsrf ドレインバイアス電流、Ｒd，Ｒg，Ｒ1，Ｒ2，ＲV 抵抗、Ｖgsdc，Ｖgsrf ゲートバイアス電圧、Ｖdsdc，Ｖdsrf ドレインバイアス電圧。

Claims

入力端子の一方が基準電圧発生回路に接続され、入力端子の他方がＦＥＴのゲートに接続され、入力端子間の電位差に相当する電圧を出力する誤差増幅器と、
端子の一方が上記ＦＥＴのゲートに接続され、端子の他方が上記誤差増幅器の出力端子に接続された電流制限抵抗と、
を有し、
上記ＦＥＴのゲートバイアス電圧が、所定の直流電圧で上記基準電圧発生回路から発生される基準電圧と等しくなるよう、上記電流制限抵抗を介しＦＥＴのゲートに印加する直流電圧を制御する閉ループ制御回路を備えることを特徴とするＦＥＴバイアス回路。
請求項１記載のＦＥＴバイアス回路において、
上記基準電圧を発生し、ＦＥＴの相互コンダクタンスの温度特性に起因してＦＥＴのドレイン電流に発生する温度特性が打ち消されるよう、ＦＥＴの相互コンダクタンスの温度特性に対して相補的な温度特性を有する基準電圧発生回路を備えることを特徴とするＦＥＴバイアス回路。