KR100712430B1

KR100712430B1 - 전계 효과 트랜지스터의 바이어스 회로

Info

Publication number: KR100712430B1
Application number: KR1020010006185A
Authority: KR
Inventors: 히로노리 사카모토; 타마키 혼다; 타케토 타카하시
Original assignee: 일본무선주식회사
Priority date: 2000-02-23
Filing date: 2001-02-08
Publication date: 2007-04-27
Also published as: DE60130696D1; DE60130696T2; US20010015668A1; EP1128548A3; CA2335220A1; KR20010085355A; EP1128548B1; CA2335220C; JP2001237655A; EP1128548A2; US6486724B2; JP3660846B2

Abstract

전계 효과 트랜지스터(field effect transistor: FET)의 게이트 바이어스 전압(gate bias voltage)을 OP 앰프(operational amplifier)에서의 기준 전압과 비교하여, OP 앰프의 출력에 의해 FET의 게이트 바이어스 전압에 대한 폐-루프 제어를 행하는, FET를 바이어스시키기 위한 회로가 개시되어 있다. FET의 상호 컨덕턴스의 온도 특성이 두 개의 전압 분할 저항(voltage dividing resistor) 중 어느 하나 또는 둘 모두의 온도 특성을 설정함으로써 보상된다. 입력 신호 레벨과 온도의 변화에 기인한 드레인 바이어스 전류의 변화가 억제된다. 게이트측 회로와 드레인측 회로가 분리되도록 하여, 클래스 A(class A), 클래스 AB, 및 클래스 B 동작이 가능하도록 한다. 게이트 저항에서의 전압 강하가 무시될 수 있어서, RF 특성의 안정성에 우선을 두고서 게이트 저항을 설계할 수 있다.

Description

전계 효과 트랜지스터의 바이어스 회로{FET BIAS CIRCUIT}

도 1은 본 발명의 일 실시예에 따른 전계 효과 트랜지스터(field effect transistor: FET)의 바이어스 회로를 이용하는 고주파 증폭기의 구성을 도시하는 회로도.

도 2는 상기 실시예의 온도 보상 동작을 도시하는 도면.

도 3은 종래 기술에 따른 회로의 구성을 도시하는 회로도.

도 4는 다른 종래 기술에 따른 회로의 구성을 도시하는 회로도.

도 5는 도 4에 도시된 종래 기술의 온도 보상 동작을 도시하는 도면.

<도면 주요 부분에 대한 부호의 설명>

IN : 입력 터미널 OUT : 출력 터미널

+VDD : 양전원 -VSS : 음전원

C1, C2 : 커패시터 Ref. Voltage : 기준 전압

RV : 가변 저항 R1, R2, Rs, Rg, Rd : 저항

A : OP 앰프 Igsdc, Igsrf : 게이트 전류

Idsdc, Idsrf : 드레인 바이어스 전류

Vgsdc, Vgsrf : 게이트 바이어스 전압

Vdsdc, Vdsrf : 드레인 바이어스 전압

FET(field effect transistor) : 전계 효과 트랜지스터

본 발명은 전계 효과 트랜지스터(field effect transistor; 이하 FET라 함)를 바이어스시키는 회로에 관한 것이다.

예를 들면 증폭기와 같이, FET를 이용하는 회로는 무선 통신 기기의 고주파(radio frequency; RF) 회로에 사용된다. 도 3에는 FET를 이용한 RF 증폭기의 일 예가 도시되어 있다. 도면에 도시된 FET는 예컨대 GaAs FET이다. 도시된 FET는 입력 터미널(IN)로부터 커패시터(C1)를 거쳐 게이트(gate)로 입력되는 입력 신호를 증폭시키며, 증폭된 신호를 드레인(drain)으로부터 커패시터(C2)를 거쳐 출력 터미널(OUT)로 보낸다. FET의 드레인은 저항(Rd)을 거쳐 양전원(positive power supply)(+VDD)에 연결되어 있고, 소스(source)는 접지되어 있으며, 게이트는 저항(Rg2)을 거쳐 음전원(-VSS)에 연결되어 있다.

또한, 도 3에 도시된 FET를 바이어스시키기 위한 회로는 드레인 바이어스 전류(Idsdc)를 고정된 레벨로 일정하게 유지시키는 조정 전류(regulated-current) 바이어스 회로이며, 바이폴라 트랜지스터(Tr1)와, 저항(Rb1, Rb2, Rg1, Rg2와 Rd), 및 다이오드(D1)로 구성되어 있다. 저항(Rb1)의 일단은 양전원(+VDD)에 연결되어 있고, 타단은 다이오드(D1)의 양극에 연결되어 있다. 저항(Rb2)의 일단은 다이오드(D1)의 음극과 트랜지스터(Tr1)의 베이스에 연결되어 있고, 타단은 접지되 어 있다. 그래서, 저항(Rb1과 Rb2)과 다이오드(D1)로 구성된 직렬회로는 전압(Vb)을 발생시키도록 공급 전압(VDD)을 분할하며, 분할된 전압을 트랜지스터(Tr1)의 베이스에 인가한다. 또한, 직렬회로는 트랜지스터(Tr1)의 베이스-이미터 전압(base-emitter voltage)에 나타나며 그에 따라 이미터 전류에 나타나는 온도 의존성(temperature dependancy)을 다이오드(D1)를 통해 보상하기 위한 온도 보상 회로이기도 하다. 이러한 온도 보상 동작과 관련하여, 트랜지스터(Tr1)의 컬렉터(collector)는 저항(Rg1)을 거쳐 FET의 게이트에 연결되며, 이미터는 FET의 드레인에 연결된다는 것이 주지되어야 한다. 트랜지스터(Tr1)가 상기와 같은 유형의 구성을 갖기 때문에, 온도의 변화 때문에 트랜지스터(Tr1)의 이미터 전압이 변하는 경우에도 FET의 드레인 바이어스 전류(Idsdc)는 다이오드(D1)의 동작에 의해서 다음과 같은 일정 값에서 유지된다 : Idsdc = (VDD-Vb-Vbe)/Rd. 또한, 이상적으로는 무한 값을 갖는 FET의 게이트 임피던스가 실제로는 유한 값이기 때문에, 미소 전류가 FET의 게이트로 흐른다. 이러한 게이트 전류(Igsdc)는 FET의 게이트에 연결된 저항(Rg1과 Rg2)에 의해 제한되며, 그래서 FET의 장기적인 신뢰성이 유지된다. 또한, 저항(Rg1)이 구비되어 있기 때문에, FET측에서 트랜지스터(Tr1)측을 봤을 때 임피던스는 훨씬 더 높으며, 고주파 증폭 특성은 더욱 안정화된다.

드레인 바이어스 전류(Idsdc)를 정전류(constant current)로 조정하는 것과 관련해서는 일본 공개 특허 공보 평 제 7-321561호를 참조하면 된다. 다이오드(D1)에 의한 온도 보상에 대해서는 일본 공개 특허 공보 평 제5-175747호를 참조하면 된다. 또한, 게이트 바이어스 전압, 게이트 전류, 드레인 바이어스 전압, 및 드레인 바이어스 전류는 신호 입력이 없는 경우에 도면에서 각각 Vgsdc, Igsdc, Vdsdc, 및 Idsdc로 표시되며, 신호 증폭이 이루어지는 경우(즉, 출력 신호의 레벨이 높은 경우)에는 도면에서 Vgsrf, Igsrf, Vdsrf, 및 Idsrf로 표시된다. 이하 설명에서는, 구분이 필요한 경우가 아니면 Vgsdc, Igsdc, Vdsdc, 및 Idsdc가 기호 또는 변수 명으로 사용될 것이다.

도 3에 도시된 회로에서, 트랜지스터(Tr1)의 이미터 전류는 저항(Rd)을 거쳐서 공급된다. 그래서, 저항(Rd)에서의 전력 소모(power dissipation)는 이하에서 설명될 도 4의 회로와 비교하여 크다. 또한, 드레인 바이어스 전류(Idsdc)가 정전류로 조정되었기 때문에, 도 3의 회로는 드레인 전류가 입력 신호 레벨에 따라 변하는 클래스 AB 또는 클래스 B의 증폭 모드에 사용될 수 없다. 즉, 도 3의 회로는 클래스 A 증폭에만 사용될 수 있다. 그래서, 고 효율로 대-전력 증폭을 달성하는데 어려움이 있다.

상기와 같은 유형의 문제를 갖지 않는 조정 전압 바이어스 회로가 도 4에 도시되어 있다. 이 도면에 도시된 회로에서는, 저항-타입의 분할 회로, 전압 조정기, OP 앰프(operational amplifier) 등으로 구현되는 정전압원(constant voltage source)(V1)의 출력 전압이 저항(Rg)을 거쳐서 FET의 게이트에 인가된다. 도면에서는 FET의 게이트측 회로가 드레인측 회로로부터 완전히 분리되어있기 때문에, 드레인 바이어스 전류(Idsdc)는 도 3의 회로와 달리 보다 자유롭게 설정될 수 있다. 그래서, FET는 클래스 A, 클래스 AB, 또는 클래스 B 구성에서 기능하도록 만들어질 수 있다. 즉, 출력 전압이 조절될 수 있도록 정전압원(V1)을 구성하고 정전압원(V1)의 출력 전압을 적절한 값으로 조절함으로써, 게이트 바이어스 전압(Vgsdc)을 목표 값으로 설정할 수 있으며, 그 결과 드레인 바이어스 전류(Idsdc)도 적합한 값으로 설정될 수 있다. 그래서, 도 4에 도시된 회로는 클래스 A 동작의 소-신호 증폭으로부터 클래스 AB 또는 클래스 B의 대-신호 증폭에 이르기까지 다양한 것들에 사용될 수 있다. 또한, 게이트 바이어스 전압(Vgsdc)은 정전압원(V1)으로부터 저항(Rg)을 거쳐 인가된다. 그래서, FET의 장기적인 신뢰성이 유지될 수 있도록 게이트 전류(Igsdc)는 저항(Rg)에 의해서 제한된다. 동일한 이유로 인해, FET에서 정전압원(V1)을 보았을 때 임피던스가 높으며, 그래서 RF 증폭 특성을 더욱 안정화시킨다.

하지만, 위에서 언급된 기존의 회로는 몇 가지 문제점을 갖는다.

첫 번째로, 도 4에 도시된 회로를 구현함에 있어서 복잡한 구성을 갖는 보상 회로가 필요하게 된다. 여기서, 보상 회로는 입력 신호 레벨, 온도 등의 변화에 수반되는 게이트 전류(Igsdc)의 변화를 보상하기 위한 회로를 지칭한다. 게이트 전류(Igsdc)가 변할 때, 그 결과로 게이트 바이어스 전압(Vgsdc)과 드레인 바이어스 전류(Idsdc)도 변한다. 보다 구체적으로, 드레인 바이어스 전류(Idsdc)의 변화량 ΔIdsdc는 다음 식으로 표현될 수 있다:

ΔIdsdc = (ΔVgsdc1 + ΔVgsdc2) * (gm + Δgm)

= (ΔIgsdc1 + ΔIgsdc2) * (gm + Δgm) * Rg

상기 식에서, ΔVgsdc1과 ΔIgsdc1은 입력 신호 레벨의 변화에 수반되는 게이트 바이어스 전압(Vgsdc)과 게이트 전류(Igsdc)의 변화량을 각각 나타내고, ΔVgsdc2와 ΔIgsdc2는 온도 변화에 수반되는 게이트 바이어스 전압(Vgsdc)과 게이트 전류(Igsdc)의 변화량을 각각 나타내며, gm은 FET의 상호 컨덕턴스이고, Δgm은 온도 변화에 수반되는 gm의 변화량이다.

일반적으로, 상기 식에 있는 ΔIdsdc는 온도의 2차 함수이며, Δgm은 1차 함수이다. 그래서, 온도 보상이 없는 경우, 드레인 바이어스 전류(Idsdc)의 온도 특성은 예를 들면 도 5에 점선으로 도시된 바와 같이 2차 함수의 특성과 유사하게 된다. 그래서, 이러한 온도 특성의 바람직한 보상을 위해서, 2차 함수 특성을 갖는 온도 보상 회로가 필요하다. 상기와 같은 특성을 갖는 온도 보상 회로는 일반적으로 복잡한 구성을 가지며, RF 증폭기로 구성되는 상기와 같은 온도 보상 회로의 사용은 회로 크기와 증폭기 비용의 증가를 야기시킨다. 하지만, 1차 함수의 특성을 갖는 온도 보상 회로가 사용되어 복잡한 회로 구성이 회피되는 경우, 온도 의존성이 제대로 보상되지 않으며, 도 5에서 실선으로 도시된 바와 같이 온도 보상 이후에 특성이 잔존하게 된다.

신호 입력이 없는 동안에는, 저항(Rg)에서의 전압 강하 때문에 게이트 바이어스 전압(Vgsdc)이 정전압원(V1)의 출력 전압보다 높게 된다. 또한, 온도 상승에 의해 게이트 전류(Igsdc)가 증가할 때, 저항(Rg)에서의 전압 강하도 증가하게 된다. 저항(Rg)에서의 전압 강하가 증가하면, 게이트 바이어스 전압(Vgsdc)은 더 증가한다. 게이트 바이어스 전압(Vgsdc)이 증가하면, 드레인 바이어스 전류(Idsdc)가 증가한다. 이러한 증가, 즉 온도의 상승에 수반되는 상기 증가는 위에 제시된 식에서 ΔIgsdc2로 표시되며, 2차 함수적인 증가이다. 온도 보상이 행해지지 않거나 불 충분하게 행해지는 경우, FET에는 온도 상승에 따른 증가 ΔIgsdc2에 의해서 열 폭주(thermal runaway)가 초래될 우려가 있다. 또한, GaAs FET가 사용되는 경우, 대-신호 증폭이 있는 동안에, 게이트 전류(Igsdc)의 흐름 방향은 도 4에 도시된 바와 같이 반대로 된다. 게이트 전류(Igsrf)가 정전압원(V1)으로부터 게이트로 흐르는 경우(Igsrf는 역방향 흐름임), FET의 게이트 전위는 저항(Rg)에서의 전압 강하 때문에 (음의 방향으로 상당히) 떨어지게 된다. 그 결과, 드레인 바이어스 전류(Idsrf)도 저하되며, 그에 따라 대-신호 증폭이 이루어지는 동안 FET의 신호 포화 출력 전력(signal saturation output power)이 떨어진다.

FET의 게이트 전류와 상호 컨덕턴스가 온도와 입력 신호 레벨에 의존하는 것과, 저항(Rg)을 사용하는 것이 조합되어 위에서 언급된 다양한 문제가 발생한다. 특히, 저항(Rg)이 큰 값으로 설정될 경우, 게이트 전류(Igsdc)의 변화와 그에 따른 드레인 바이어스 전류(Idsdc)의 변화는 온도의 변화 또는 입력 신호 레벨의 변화에 수반되어 증가한다. 하지만, 저항(Rg)을 제거하거나, 그 값을 줄이는 것은 바람직하지 않다. 저항(Rg)이 제거되거나 저항(Rg)의 값이 너무 낮으면, FET의 타입에 따라 장기적인 신뢰성이 유지되지 못한다. 또한, 저항(Rg)의 값이 너무 작으면, FET의 타입에 따라 RF의 동작이 불안정해진다.

그래서, 본 발명의 목적은 클래스 A, 클래스 AB, 및 클래스 B 중 어떠한 구성에서도 FET를 동작시킬 수 있으며, 온도의 변화와 FET로 입력되는 입력 신호 레벨의 변화에 의한 게이트 전류(Igsdc)의 변화를 보상하고 억제할 수 있는, 간단하 면서도 바람직한 회로로서 FET 바이어스 회로를 제공하는 것이다.

상기 목적을 달성하기 위해서, 클래스 A, 클래스 AB, 및 클래스 B 모두에 적용될 수 있도록 본 발명에서는 FET의 게이트측 회로와 드레인측 회로를 서로 분리시키며, 입력 신호 레벨 또는 온도의 변화량이 수월하게 보상될 수 있도록 FET의 게이트 바이어스 전압에 대해서 폐-루프 제어(closed-loop control)가 행해진다. 즉, 본 발명에 따른 FET 바이어스 회로는 제 1 단부와 제 2 단부를 갖는 전류 제한 저항(current limiting resistor)(Rg)과, 상기 전류 제한 저항(Rg)에 결합된 폐-루프 제어 회로로 구성된다. 본 발명에서, 전류 제한 저항(Rg)의 제 1 단부는 FET의 게이트에 연결된다. 폐-루프 제어 회로는 전류 제한 저항(Rg)의 제 2 단부로 DC 전압을 인가하며 이를 제어하는데, 그래서 FET의 게이트 바이어스 전압(Vgsdc), 즉 전류 제한 저항(Rg)의 제 1 단부에 존재하는 전압이 미리 설정된 DC 전압의 기준 전압과 동일하게 된다.

본 발명에 따르면, 도 3에 도시된 정전류(constant current) 바이어스 회로와 달리, 드레인 전류가 신호 입력 레벨에 따라 변하는 클래스에서 안정된 동작이 가능하며, 클래스 A의 소-신호 증폭에서부터 클래스 AB 또는 클래스 B의 대-신호 증폭에 이르기까지 넓은 범위에 적용하는데 적합한 FET 바이어스 회로를 구성할 수 있도록, 게이트측 회로와 드레인측 회로는 서로 분리되어 있다. 또한, 입력 신호 레벨 또는 온도의 변화에 수반되는, 게이트 바이어스 전압(Vgsdc)의 변화와 그에 따른 FET의 동작점(operating point){(즉, 드레인 바이어스 전류(Idsdc)}의 변화가 제한되고 억제될 수 있도록 게이트 바이어스 전압(Vgsdc)에 대해서 폐-루프 제어가 행해진다.

또한, 전류 제한 저항(Rg)의 전압 강하가 하나의 원인이 되어, RF (증폭) 특성의 안정성이 저하되는 현상 또는 입력 신호 레벨이 높을 때 포화 출력 전압이 저하되는 현상이 도 4에 도시된 종래 기술의 회로에 발생한다. 이와 비교하여 본 발명에서는, 게이트 전류(Igsdc)의 변화에 기인한 FET 동작점의 이동이 게이트 바이어스 전압(Vgsdc)의 폐-루프 제어에 의해서 억제된다. 그래서, 회로의 상수를 설계할 때, 전류 제한 저항(Rg)에서의 전압 강하가 무시될 수 있고, RF 특성의 안정성을 우선으로 하여 전류 제한 저항(Rg)의 값이 선택되고 설계될 수 있으며, 위에서 설명된 포화 출력 전압의 저하가 발생하지 않는다.

또한, 본 발명의 폐-루프 제어 회로는 에러 증폭기(error amplifier)를 사용하는 간단한 회로 구성으로 구현될 수 있다. 예를 들면, 위에서 언급된 기준 전압을 발생시키기 위한 기준 전압 발생 회로는 다수의 저항을 직렬로 연결함으로써 얻어지는 분할 회로(dividing circuit)로 구성될 수 있다. 본 실시예의 경우에 기준 전압 발생 회로는 예를 들면, 전원 전압과 같이 미리 설정된 값의 DC 전압을 분할함으로써 기준 전압을 발생시킨다. 또한, 이러한 기준 전압과 FET의 게이트 바이어스 전압은 에러 증폭기에 의해 인가되며, 이들 두 전압의 차와 동일한 전압이 전류 제한 저항(Rg)을 거쳐서 FET의 게이트에 인가된다. 이와 같은 방식으로, 본 발명에 따른 FET 바이어스 회로는 저항과, OP 앰프(operational amplifier)로부터 구성될 수 있는 에러 증폭기만으로 구현될 수 있다. 또한, 기준 전압이 전압 분할 이외의 다른 방법으로도 발생될 수 있으며, 폐-루프 제어가 OP 앰프 이외의 다른 구성 요 소를 이용해서도 행해질 수 있다는 것이 주지되어야 한다.

상호 컨덕턴스(gm)의 변화에 의한 드레인 바이어스 전류(Idsdc)의 변화가 지속된다 하더라도, 이는 온도에 대한 1차 특성이 된다. 그래서, 많은 경우에, FET는 온도 보상 없이도 열 폭주가 방지된다. 안정성을 더 향상시키기 위해서 온도 보상이 행해지는 경우, 이러한 목적을 위한 회로는 1차 함수 특성을 갖는 간단하고, 소형이며 저렴한 회로로 쉽게 구성될 수 있다. 특히, 폐-루프 제어 회로가 위에서 설명된 바와 같이 OP 앰프와 기준 전압 발생 회로로 구성되는 경우, 상호 컨덕턴스(gm)의 변화에 기인한 드레인 바이어스 전류(Idsdc)의 변화는 단지 기준 전압 발생 회로의 온도 특성을 설정하고 선택함으로써 보상될 수 있다. 예를 들면, 바람직하게는 분할 회로로 구현되는 기준 전압 발생 회로에서, FET의 상호 컨덕턴스의 온도 특성에 기인하여 FET의 드레인 전류에 발생하는 온도 특성이 상쇄되도록, 직렬로 연결된 저항 중 적어도 하나에는, 예를 들면, 감온 소자(temperature sensitive element)와 같이 FET의 상호 컨덕턴스의 온도 특성에 대해서 상보적인 온도 특성을 갖는 소자가 사용된다.

이하, 도면을 참조하여 본 발명의 바람직한 실시예가 설명될 것이다. 도 3과 도 4에 도시된 종래 기술의 회로와 동일한 구성 요소에 대해서는 동일한 도면 번호가 부여될 것이며, 이들 구성요소의 설명은 생략될 것이다.

도 1에는 본 발명의 일 실시예에 따른 FET 바이어스 회로를 이용한 RF 증폭기의 구성 예가 도시되어 있다. 이 도면에 도시된 회로는, 서로 분리된 FET의 게이 트측 회로 및 드레인측 회로와, 구비된 게이트 저항(Rg)에 결합되고 OP 앰프(A) 등으로 구성되는 폐-루프 제어 회로를 포함한다.

기준 전압이 OP 앰프(A)의 비-반전 입력 터미널(non-inverted input terminal)에 인가되며, FET의 게이트 바이어스 전압(Vgsdc)이 반전 입력 터미널에 각각 인가된다. 상기와 같이 인가된 전압에 따라 발생되는 OP 앰프(A)의 출력은 저항(Rg)을 거쳐 FET의 게이트로 인가된다. OP 앰프(A)에 의해서 입력되는 기준 전압은 저항들(RV, R1 및 R2)로 구성된 기준 전압 발생 회로에 의해서 발생된다. 보다 구체적으로, 음전원(-VSS)으로부터의 전원 전압은 두 저항(R1과 R2)이 연결된 지점에서 기준 전압이 발생되도록 상기 세 저항에 의해서 분할된다. RV는 가변 저항이며 이 저항을 조절하면 기준 전압을 조절할 수 있게 된다.

OP 앰프(A)는 전압 팔로워(voltage follower)로 동작한다. 즉, 반전 입력 터미널에 인가되는 전압은 OP 앰프(A)의 비-반전 입력 터미널에 인가되는 기준 전압과 동일하게 된다. 보다 구체적으로 설명하면, FET로부터 흘러나오는 게이트 전류(Igsdc)는 저항(Rg)을 거쳐 OP 앰프(A)의 출력 터미널로 흘러 들어가며, 반대로, FET로 흘러 들어가는 게이트 전류(Igsrf)는 OP 앰프(A)로부터 저항(Rg)을 거쳐 흘러나온다. 이들 중 어느 경우라도, 전류 제한 저항(Rg)에서 전압 강하가 발생한다. 본 실시예에서는, OP 앰프(A)가 FET의 게이트 바이어스 전압(Vgsdc)을 기준 전압과 동일하게 되도록 제어하기 때문에, 게이트 바이어스 전압(Vgsdc)은 전압 강하에 무관하게 일정하게 유지된다.

이와 같이. 본 실시예에서는 FET의 게이트 바이어스 전압(Vgsdc)의 폐-루프 제어가 행해지며, FET의 게이트측 회로와 드레인측 회로가 서로 분리되어 있기 때문에, 도 3에 도시된 종래 기술과 달리, 클래스 A, 클래스 AB, 또는 클래스 B의 어느 구성에서도 FET를 동작시킬 수 있다. 또한, 입력 신호 레벨 또는 온도가 변할 때 발생하는 게이트 바이어스 전압(Vgsdc)의 변화가 게이트 바이어스 전압(Vgsdc)의 폐-루프 제어에 의해서 억제될 수 있다. 그래서, 입력 신호 레벨 또는 온도가 변하는 경우에도, FET는 일정한 게이트 바이어스 전압(Vgsdc)으로 동작될 수 있고, 예컨대 입력 신호 레벨에 기인한 드레인 전류(Idsdc)의 변화가 방지되며, FET 동작점의 이동이 회피될 수 있다.

또한, 저항(Rg)에서의 전압 강하가 무시될 수 있기 때문에, RF 특성의 안정성에 우선을 두고서 저항(Rg)의 값이 선택되고 설계될 수 있으며, 도 4에 도시된 회로에서 발생되는 포화 출력 전력의 저하가 방지될 수 있다.

게다가, 앞서 설명된 바와 같이, FET의 상호 컨덕턴스(gm)는 1차(선형)의 온도 특성을 갖는다. 그 결과, 온도 특성에 온도 보상이 적용되지 않는 경우, 드레인 바이어스 전류(Idsdc)는 도 2에 점선으로 도시된 바와 같이 1차 온도 특성을 가진다. 이러한 유형의 1차 온도 특성은 간단한 구성의 회로를 갖고도 바람직한 보상이 이루어지는 것을 가능케 한다.

본 실시예의 회로를 예로 들면, 기준 전압 발생 회로를 형성하는 저항들(R1 또는 R2) 중 적어도 하나는 감온 소자이며, FET의 상호 컨덕턴스(gm)의 온도 특성은 상기 오도 민감 소자의 온도 특성에 의해서 적어도 거의 보상된다. 그 결과, 도 2에 실선으로 도시된 특성, 즉 온도에 대해서 드레인 바이어스 전류(Idsdc)가 거의 변화를 갖지 않는 특성을 얻을 수 있다. 또한, 도 2에 점선으로 도시된 온도 특성은 우측으로 증가하는 1차(선형) 특성이다. 그래서, 실선으로 도시된 특성을 얻기 위해서, 양의 온도 계수를 갖는 감온 소자가 저항(R1)에 사용되거나, 음의 온도 계수를 갖는 감온 소자가 저항(R2)에 사용되거나, 또는 둘 다 사용된다.

게다가, 드레인 바이어스 전류(Idsdc)의 온도 특성이 위에서 설명된 바와 같이 1차 특성을 갖기 때문에, FET의 열 폭주 또는 그에 따른 손상이 바람직하게 방지된다.

또한, 본 발명은 도 1에 도시된 회로와 다른 형태로도 구현될 수 있다. 먼저, FET의 종류에 따라서, 양전원이 -VSS(음전원)대신에 사용된다. 그리고, FET의 타입으로 GaAs FET가 주어졌지만, 본 발명은 다른 타입의 FET에도 적용될 수 있다. OP 앰프(A)는 비교 증폭기(comparator amplifier) 또는 에러 증폭기의 일 예이며, 본 발명은 일반적으로 비교 증폭기나 에러 증폭기를 이용하여 구현될 수 있다. 본 실시예에서는, OP 앰프(A)의 반전 입력 터미널로 분기되는 입력 신호를 억제하기 위해서 OP 앰프(A)의 반전 입력 터미널 앞에 저항(Rs)이 삽입되었지만, 코일, 커패시터, 또는 다른 디바이스가 조합되어 사용될 수도 있다. 그리고, 게이트 바이어스 전압(Vgsdc)을 위한 폐-루프 제어 회로가 저항-타입의 분할 회로와 OP 앰프(A)가 아닌 다른 요소로 구성될 수도 있다. 예를 들면, 전압 조정기(voltage regulator)가 저항 타입의 전압 분할을 기초로 하는 기준 전압 발생 회로 대신에 사용될 수 있다. 전압 조정기를 이용하여 기준 전압을 발생시키는 경우, 전압 조정기의 출력 전압은 온도의 상승에 따라 감소하도록 설정되거나 제어되어야 한다.

현재 가장 바람직하다고 생각되는 본 발명의 실시예가 설명되었지만, 다양한 변경이 가능하다는 것이 이해되어야 하며, 첨부된 청구항은 본 발명의 진정한 사상과 범위 내에 있는 그러한 모든 변경을 포함하는 것으로 이해되어야 한다.

상기와 같은 본 발명의 구성에 의해서, 클래스 A, 클래스 AB, 및 클래스 B 구성에서 FET를 동작시킬 수 있으며, 온도의 변화와 FET로 입력되는 입력 신호 레벨의 변화에 기인한 게이트 전류(Igsdc)의 변화를 보상하고 억제할 수 있는 간단한 회로로서 FET 바이어스 회로를 제공할 수 있다.

Claims

삭제
게이트(gate)와, 드레인(drain), 및 소스(source)를 구비하는 전계 효과 트랜지스터(field effect transistor: FET)의 바이어스 회로에 있어서,

제 1 단부와 제 2 단부를 구비하며, 상기 제 1 단부가 상기 게이트에 연결된 전류 제한 저항(current limiting resistor)과, 상기 제 2 단부에 연결되며, 상기 게이트에 인가되는 게이트 바이어스 전압이 미리 설정된 DC 전압의 기준 전압과 동일하게 되도록 상기 제 2 단부로 DC 전압을 인가하고 제어하는 폐-루프 제어 회로로 구성되는데,

상기 폐-루프 제어 회로는 상기 기준 전압을 발생시키는 기준 전압 발생 회로와, 상기 기준 전압과 상기 게이트 바이어스 전압을 입력하고 상기 두 입력 전압의 차와 동일한 전압을 상기 전류 제한 저항을 거쳐 상기 게이트로 인가하는 에러 증폭기(error amplifier)로 구성되는 것을 특징으로 하는 전계 효과 트랜지스터의 바이어스 회로.
제 2항에 있어서, 상기 기준 전압 발생 회로는, 상기 FET의 상호 컨덕턴스(mutual conductance)의 온도 특성에 기인하여 상기 FET의 드레인 전류에 발생하는 온도 특성을 상쇄시키도록, 상기 FET의 상호 컨덕턴스의 온도 특성에 대 해 상보적인 온도 특성을 갖는 것을 특징으로 하는 전계 효과 트랜지스터의 바이어스 회로.