JP2520809B2 - Ｆｅｔバイアス回路 - Google Patents
Ｆｅｔバイアス回路Info
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- JP2520809B2 JP2520809B2 JP3332527A JP33252791A JP2520809B2 JP 2520809 B2 JP2520809 B2 JP 2520809B2 JP 3332527 A JP3332527 A JP 3332527A JP 33252791 A JP33252791 A JP 33252791A JP 2520809 B2 JP2520809 B2 JP 2520809B2
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Description
【０００１】
【産業上の利用分野】本発明は、電界効果トランジスタ
（ＦＥＴ：fieldeffect transistor)を用いた高周波増
幅回路に関し、特にそのバアイス回路に関するものであ
る。
（ＦＥＴ：fieldeffect transistor)を用いた高周波増
幅回路に関し、特にそのバアイス回路に関するものであ
る。
【０００２】
【従来の技術】ＦＥＴはユニポーラ素子なのでバイポー
ラ素子と比べて、（１）入力インピーダンスが高い、
（２）低雑音，低ひずみ、（３）混変調特性が優れてい
る、（４）消費電力が小さい、（５）ＩＣにつくりやす
い、（６）大電流のスイッチング特性が優れている等の
特徴があり、通信機器に多く用いられている。図３はＦ
ＥＴを用いた高周波増幅器の回路図であり、ドレイン電
流ＩD はゲートソース間電圧ＶGSによって決まる。図の
抵抗ＲS の電圧降下が自己バイアス電圧ＶGSとなり、Ｉ
D によって帰還をかけたバイアス回路である。図４は図
３の回路におけるＦＥＴのＶGS−ＩD 特性を示す。
ラ素子と比べて、（１）入力インピーダンスが高い、
（２）低雑音，低ひずみ、（３）混変調特性が優れてい
る、（４）消費電力が小さい、（５）ＩＣにつくりやす
い、（６）大電流のスイッチング特性が優れている等の
特徴があり、通信機器に多く用いられている。図３はＦ
ＥＴを用いた高周波増幅器の回路図であり、ドレイン電
流ＩD はゲートソース間電圧ＶGSによって決まる。図の
抵抗ＲS の電圧降下が自己バイアス電圧ＶGSとなり、Ｉ
D によって帰還をかけたバイアス回路である。図４は図
３の回路におけるＦＥＴのＶGS−ＩD 特性を示す。
【０００３】製造者が量産機種を設計，製造する場合、
使用部品の寸法や性能のばらつきを考慮に入れて部品の
選定を行い品質の良い（ばらつきの少ない）製品をでき
るだけ低コストで提供することが大切である。多数の高
周波増幅器に用いるＦＥＴの電気的性能にもばらつきが
あり、図４は多数のＦＥＴの中からばらつきの両側部分
の２つをとり出し、それをＦＥＴ1 ，ＦＥＴ2 としてそ
れぞれのゲートソース電圧（バイアス電圧）ＶGSに対す
るドレイン電流ＩD の特性を示したものである。バイア
ス電圧ＶGSが１つの設定値（ｋ）に調整されたときはＦ
ＥＴ1 とＦＥＴ2 のドレイン電流の差はΔＩD1であり、
バイアス電圧ＶGSがばらついた値のときはその差はΔＩ
D2となる。
使用部品の寸法や性能のばらつきを考慮に入れて部品の
選定を行い品質の良い（ばらつきの少ない）製品をでき
るだけ低コストで提供することが大切である。多数の高
周波増幅器に用いるＦＥＴの電気的性能にもばらつきが
あり、図４は多数のＦＥＴの中からばらつきの両側部分
の２つをとり出し、それをＦＥＴ1 ，ＦＥＴ2 としてそ
れぞれのゲートソース電圧（バイアス電圧）ＶGSに対す
るドレイン電流ＩD の特性を示したものである。バイア
ス電圧ＶGSが１つの設定値（ｋ）に調整されたときはＦ
ＥＴ1 とＦＥＴ2 のドレイン電流の差はΔＩD1であり、
バイアス電圧ＶGSがばらついた値のときはその差はΔＩ
D2となる。
【０００４】
【発明が解決しようとする課題】ＦＥＴは通常のトラン
ジスタに比べて、相互コンダクタンス（Ｇm ）とＶGS＝
０の時のドレイン電流ＩD のばらつきが多い。図３のよ
うな帰還をかけた従来のバイアス回路を設けても固体差
が大きいためバイアス設定値を決めたり調整したりする
場合困難を伴う欠点がある。そのため帰還抵抗ＲS の値
を調整する可変抵抗器が用いられるが、ドレイン電流Ｉ
D が大電流の場合は耐電流の大きい高価で大形の可変抵
抗器を用いなければならない。
ジスタに比べて、相互コンダクタンス（Ｇm ）とＶGS＝
０の時のドレイン電流ＩD のばらつきが多い。図３のよ
うな帰還をかけた従来のバイアス回路を設けても固体差
が大きいためバイアス設定値を決めたり調整したりする
場合困難を伴う欠点がある。そのため帰還抵抗ＲS の値
を調整する可変抵抗器が用いられるが、ドレイン電流Ｉ
D が大電流の場合は耐電流の大きい高価で大形の可変抵
抗器を用いなければならない。
【０００５】また、高周波増幅器の雑音指数（ＮＦ：no
ise figure) と混変調（ＩＭ：inter modulation) はバ
イアス電圧に依存し、バイアス電圧がばらついていると
ＮＦやＩＭもばらつくという問題がある。本発明の目的
は、上述のようなＦＥＴの電気的特性のばらつきに起因
するバイアス電圧のばらつきを抑圧したＦＥＴバイアス
回路を提供することにある。
ise figure) と混変調（ＩＭ：inter modulation) はバ
イアス電圧に依存し、バイアス電圧がばらついていると
ＮＦやＩＭもばらつくという問題がある。本発明の目的
は、上述のようなＦＥＴの電気的特性のばらつきに起因
するバイアス電圧のばらつきを抑圧したＦＥＴバイアス
回路を提供することにある。
【０００６】
【課題を解決するための手段】本発明のＦＥＴバイアス
回路は、ＦＥＴのソース端子と接地間に接続され自己バ
イアス電圧を発生させるトランジスタのベースに、抵抗
ＲB を介してＦＥＴのドレイン側の電圧を印加すること
によってＦＥＴのドレイン電流ＩD のばらつきを抑圧す
るように構成したことを要旨とするものである。そして
その構成は、入力信号がゲート端子に入力され、直流電
源から第１の抵抗と負荷コイルを介してドレイン端子に
直流電流が供給され、ソース端子と接地との間に自己バ
イアス用のトランジスタが接続され、前記ドレイン端子
から出力信号をとりだすＦＥＴ１段構成の高周波増幅器
のバイアス回路において、前記トランジスタは、コレク
タが前記ＦＥＴのソース端子に接続されるとともに、エ
ミッタが接地され、前記負荷コイルと前記第１の抵抗と
の接続点に一端が接続され他端が前記トランジスタのベ
ースに接続された第２の抵抗と、前記トランジスタのコ
レクタと接地との間に接続されたコンデンサとを備え、
前記第２の抵抗の値によって前記ＦＥＴのバイアス電圧
を設定するように構成したことを特徴とするものであ
る。
回路は、ＦＥＴのソース端子と接地間に接続され自己バ
イアス電圧を発生させるトランジスタのベースに、抵抗
ＲB を介してＦＥＴのドレイン側の電圧を印加すること
によってＦＥＴのドレイン電流ＩD のばらつきを抑圧す
るように構成したことを要旨とするものである。そして
その構成は、入力信号がゲート端子に入力され、直流電
源から第１の抵抗と負荷コイルを介してドレイン端子に
直流電流が供給され、ソース端子と接地との間に自己バ
イアス用のトランジスタが接続され、前記ドレイン端子
から出力信号をとりだすＦＥＴ１段構成の高周波増幅器
のバイアス回路において、前記トランジスタは、コレク
タが前記ＦＥＴのソース端子に接続されるとともに、エ
ミッタが接地され、前記負荷コイルと前記第１の抵抗と
の接続点に一端が接続され他端が前記トランジスタのベ
ースに接続された第２の抵抗と、前記トランジスタのコ
レクタと接地との間に接続されたコンデンサとを備え、
前記第２の抵抗の値によって前記ＦＥＴのバイアス電圧
を設定するように構成したことを特徴とするものであ
る。
【０００７】
【実施例】図１は本発明の実施例を示す回路図である。
図において、Ｑ1 はＦＥＴ、Ｑ2はトランジスタ、Ｌは
コイル、ＲD は抵抗である。ＦＥＴはＶGSによりドレイ
ン電流ＩD が決まり、ＶGS＝ＶCE（トランジスタのエミ
ッタと接地間のコンデンサＣの両端の直流電圧）であ
る。ＦＥＴのドレイン端子に接続された負荷コイルＬの
電源側に一端が接続され他端がトランジスタＱ2 のベー
スに接続された抵抗ＲB に流れる電流ＩB により、トラ
ンジスタＱ2 のコレクタ電流ＩC ＝ＩD が決まる。又、
電流ＩB はドレイン電流ＩD により帰還がかかってお
り、ＩD ＝ＩC が一定となるようにＶCE（＝ＶGS）を変
化させる。例えば、ドレイン電流ＩD の大きなＦＥＴの
場合、ドレイン電流ＩD が大きいので抵抗ＲD の電圧降
下量が大きくなり、それに従って抵抗ＲB に流れる電流
ＩB の増える量が抑圧され、トランジスタのコレクタ電
流ＩC の増える量も抑圧されてドレイン電流ＩD の増加
量が抑圧される。このように、バイアス電流はＦＥＴ
（Ｑ1 ）のばらつきには依存せず、トランジスタＱ2 の
自己帰還バイアスと同等なばらつき程度に抑えられる。
従って、ＦＥＴ（Ｑ1 ）のばらつきがトランジスタＱ2
によって抑圧されることになる。
図において、Ｑ1 はＦＥＴ、Ｑ2はトランジスタ、Ｌは
コイル、ＲD は抵抗である。ＦＥＴはＶGSによりドレイ
ン電流ＩD が決まり、ＶGS＝ＶCE（トランジスタのエミ
ッタと接地間のコンデンサＣの両端の直流電圧）であ
る。ＦＥＴのドレイン端子に接続された負荷コイルＬの
電源側に一端が接続され他端がトランジスタＱ2 のベー
スに接続された抵抗ＲB に流れる電流ＩB により、トラ
ンジスタＱ2 のコレクタ電流ＩC ＝ＩD が決まる。又、
電流ＩB はドレイン電流ＩD により帰還がかかってお
り、ＩD ＝ＩC が一定となるようにＶCE（＝ＶGS）を変
化させる。例えば、ドレイン電流ＩD の大きなＦＥＴの
場合、ドレイン電流ＩD が大きいので抵抗ＲD の電圧降
下量が大きくなり、それに従って抵抗ＲB に流れる電流
ＩB の増える量が抑圧され、トランジスタのコレクタ電
流ＩC の増える量も抑圧されてドレイン電流ＩD の増加
量が抑圧される。このように、バイアス電流はＦＥＴ
（Ｑ1 ）のばらつきには依存せず、トランジスタＱ2 の
自己帰還バイアスと同等なばらつき程度に抑えられる。
従って、ＦＥＴ（Ｑ1 ）のばらつきがトランジスタＱ2
によって抑圧されることになる。
【０００８】図２は図１の作用を説明する特性図であ
る。従来例の場合と同様にＦＥＴ1 とＦＥＴ2 におい
て、Ｑ2 にｈFEの等しいトランジスタを使用した場合、
ＩD を一定にしようとしてＶGS（ＶCE）が変化する。よ
って、ＦＥＴ1 はＶGS1 ，ＩD1となり、ＦＥＴ2 はＶ
GS2 ，ＩD2となり、ＩD1＝ＩD2となる。トランジスタＱ
2 にもばらつきがあるため一定にはならないが、自己帰
還バイアスがかかっているため大幅なばらつきが改善さ
れる。
る。従来例の場合と同様にＦＥＴ1 とＦＥＴ2 におい
て、Ｑ2 にｈFEの等しいトランジスタを使用した場合、
ＩD を一定にしようとしてＶGS（ＶCE）が変化する。よ
って、ＦＥＴ1 はＶGS1 ，ＩD1となり、ＦＥＴ2 はＶ
GS2 ，ＩD2となり、ＩD1＝ＩD2となる。トランジスタＱ
2 にもばらつきがあるため一定にはならないが、自己帰
還バイアスがかかっているため大幅なばらつきが改善さ
れる。
【０００９】図１において、次の式が成り立つ ＶDD＝（ＩB ＋ＩD ）ＲD ＋ＩB ＲB ＋ＶBE …………… ＩD ＝ＩB ・ｈFE …………… ＶDD＝（ＩB ＋ＩD ）ＲD ＋ＶDS＋ＶCE …………… ＩD ＝−ＧｍＶCE＋Ｉ11（又はＩ12） …………… ＩD ＝ＩC
【００１０】式を変形して求めた次の式の特性は図
２に示した。
２に示した。
【００１１】式と式を解くと次の式が得られる。
【００１２】一般的なトランジスタは、ｈFE＝１００〜
２００のばらつきである。今、１例としてＩD ＝８０ｍ
Ａを目標とし、 ＶDD＝１２．５Ｖ ＶBE＝０．６Ｖ ＲB ＝１５ｋΩ ＲD ＝４０Ω とすると、 ｈFE1 ＝１００ ＩD1＝６２．５ｍＡ ８０ｍＡ
に対し−２２％ ｈFE2 ＝２００ ＩD2＝１０３．３ｍＡ ８０ｍＡ
に対し＋２９％
２００のばらつきである。今、１例としてＩD ＝８０ｍ
Ａを目標とし、 ＶDD＝１２．５Ｖ ＶBE＝０．６Ｖ ＲB ＝１５ｋΩ ＲD ＝４０Ω とすると、 ｈFE1 ＝１００ ＩD1＝６２．５ｍＡ ８０ｍＡ
に対し−２２％ ｈFE2 ＝２００ ＩD2＝１０３．３ｍＡ ８０ｍＡ
に対し＋２９％
【００１３】これに対して、図３に示した従来回路にお
いては、次式が成立し、 ＩD ＝−ＧｍＲS ・ＩD ＋Ｉ1 …………… ＩD について解くと 一般的なＦＥＴのばらつきは、Ｇｍ＝１００〜２００、
Ｉ1 ＝２００ｍＡ〜６００ｍＡ程度であるので、ＩD を
同じく８０ｍＡ目標とし、ＲS ＝２２Ωとすると次の表
１となる。
いては、次式が成立し、 ＩD ＝−ＧｍＲS ・ＩD ＋Ｉ1 …………… ＩD について解くと 一般的なＦＥＴのばらつきは、Ｇｍ＝１００〜２００、
Ｉ1 ＝２００ｍＡ〜６００ｍＡ程度であるので、ＩD を
同じく８０ｍＡ目標とし、ＲS ＝２２Ωとすると次の表
１となる。
【表１】 ＩDmin＝３７．０ｍＡ ８０ｍＡに対し−５４
％ ＩDmax＝１８８ｍＡ ８０ｍＡに対し＋１３
５％ 比は
％ ＩDmax＝１８８ｍＡ ８０ｍＡに対し＋１３
５％ 比は
【００１４】従って、本発明の回路を使用することによ
り（１．６５／５．０８）≒１／３、即ち、従来のＦＥ
Ｔバイアス回路（ソース帰還タイプ）に比べて１／３の
ばらつきに抑えることができる。また、更に図１におい
て、ＲB を可変抵抗器にすることによりＩD を調整する
ことができる。この場合、可変抵抗ＲB に流れる電流は
小電流ＩB のみなので、一般的な小電力形可変抵抗器を
用いることができる。前述の具体例は、ＧａＡｓＦＥＴ
を使用した８００ＭＨｚ、Ａ級高周波増幅器のＩＭのば
らつき対策の例であるが、他の周波数のもの、またはミ
キサーなど一般のＦＥＴを使用する回路のばらつき対策
にも極めて効果がある。
り（１．６５／５．０８）≒１／３、即ち、従来のＦＥ
Ｔバイアス回路（ソース帰還タイプ）に比べて１／３の
ばらつきに抑えることができる。また、更に図１におい
て、ＲB を可変抵抗器にすることによりＩD を調整する
ことができる。この場合、可変抵抗ＲB に流れる電流は
小電流ＩB のみなので、一般的な小電力形可変抵抗器を
用いることができる。前述の具体例は、ＧａＡｓＦＥＴ
を使用した８００ＭＨｚ、Ａ級高周波増幅器のＩＭのば
らつき対策の例であるが、他の周波数のもの、またはミ
キサーなど一般のＦＥＴを使用する回路のばらつき対策
にも極めて効果がある。
【００１５】
【発明の効果】本発明を実施することにより、ＦＥＴの
バイアス電圧のばらつきが軽減されるため、量産工程に
おいて無調整化することができ、調整工数が０となる。
また、バイアス電圧の管理が厳しい場合には、ＲB を可
変にすることにより、ＩD を調整することができる。さ
らに大電流の場合でも安価な小電力形の可変抵抗器でよ
い。以上のように実用上極めて大きな効果がある。
バイアス電圧のばらつきが軽減されるため、量産工程に
おいて無調整化することができ、調整工数が０となる。
また、バイアス電圧の管理が厳しい場合には、ＲB を可
変にすることにより、ＩD を調整することができる。さ
らに大電流の場合でも安価な小電力形の可変抵抗器でよ
い。以上のように実用上極めて大きな効果がある。
【図１】本発明の実施例を示す回路図である。
【図２】本発明の作用を説明する特性例図である。
【図３】従来の回路例図である。
【図４】従来の特性例図である。
Ｑ1 ＦＥＴ Ｑ2 トランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 世良 泰雄 東京都港区虎ノ門二丁目３番13号 国際 電気株式会社内 (72)発明者 横手 隆司 東京都港区虎ノ門二丁目３番13号 国際 電気株式会社内 (56)参考文献 特開 昭58−19008（ＪＰ，Ａ) 特開 昭59−117810（ＪＰ，Ａ) 特開 昭56−91512（ＪＰ，Ａ) 実開 昭56−16822（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】 入力信号がゲート端子に入力され、直流
電源から第１の抵抗と負荷コイルを介してドレイン端子
に直流電流が供給され、ソース端子と接地との間に自己
バイアス用のトランジスタが接続され、前記ドレイン端
子から出力信号をとりだすＦＥＴ１段構成の高周波増幅
器のバイアス回路において、 前記トランジスタは、コレクタが前記ＦＥＴのソース端
子に直接接続されるとともに、エミッタが接地され、 前記負荷コイルと前記第１の抵抗との接続点に一端が接
続され他端が前記トランジスタのベースに接続された第
２の抵抗と、 前記トランジスタのコレクタと接地との間に接続された
コンデンサとを備え、前記第２の抵抗の値によって前記
ＦＥＴのバイアス電圧を設定するように構成したことを
特徴とするＦＥＴバイアス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3332527A JP2520809B2 (ja) | 1991-11-21 | 1991-11-21 | Ｆｅｔバイアス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3332527A JP2520809B2 (ja) | 1991-11-21 | 1991-11-21 | Ｆｅｔバイアス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05145347A JPH05145347A (ja) | 1993-06-11 |
| JP2520809B2 true JP2520809B2 (ja) | 1996-07-31 |
Family
ID=18255920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3332527A Expired - Lifetime JP2520809B2 (ja) | 1991-11-21 | 1991-11-21 | Ｆｅｔバイアス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2520809B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5414561B2 (ja) * | 2010-02-04 | 2014-02-12 | 新日本無線株式会社 | ディプレッション型ｆｅｔ用バイアス印加回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6029048Y2 (ja) * | 1979-07-14 | 1985-09-03 | ソニー株式会社 | 前置増幅回路 |
| JPS5691512A (en) * | 1979-12-26 | 1981-07-24 | Pioneer Electronic Corp | Amplifier |
| JPS59117810A (ja) * | 1982-12-24 | 1984-07-07 | Nec Corp | ハイブリツドｉｃ化ｆｅｔ増幅器 |
-
1991
- 1991-11-21 JP JP3332527A patent/JP2520809B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05145347A (ja) | 1993-06-11 |
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