JP5414561B2

JP5414561B2 - ディプレッション型ｆｅｔ用バイアス印加回路

Info

Publication number: JP5414561B2
Application number: JP2010023318A
Authority: JP
Inventors: 靖典岸澤
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2010-02-04
Filing date: 2010-02-04
Publication date: 2014-02-12
Anticipated expiration: 2030-02-04
Also published as: JP2011166221A

Description

本発明はディプレッション型ＦＥＴ（電界効果トランジスタ）用バイアス印加回路、特に単電源にて動作するディプレッション型ＦＥＴのためのバイアス印加回路の構成に関する。

Ｎチャンネル（Ｎ−ｃｈ）のディプレッション型ＦＥＴを駆動するためには、通常、その動作原理から負極性電圧をゲートに印加することにより所望のバイアス条件（即ち、安定したドレイン電流）が得られる。

図２には、ソース接地のＦＥＴにおける基本的なバイアス印加回路が示されており、この回路では、ＦＥＴ（電界効果トランジスタ）１のゲートにゲート電圧調整用の負電源（可変電源）２、ドレインにドレイン電圧供給用の正電源３が接続される。このようなバイアス印加回路では、上記負電源２によりＦＥＴ１に与えるゲート電圧を可変調整することで、ドレイン電流を一定に維持することができる。

しかし、図２のようなバイアス印加回路では、Ｎチャンネルディプレッション型ＦＥＴの場合、正負両極の電源２，３が必要となることから、電源回路規模が大きくなる。一方、このバイアス印加回路の規模を小さくするため、図３のように単一の電源を用いる構成が存在する。

図３には、単電源バイアス印加回路が示されており、この場合は、直流的に、ＦＥＴ１のゲートを接地し、かつソースと接地（ＧＮＤ）との間に抵抗４を挿入し、相対的にゲート電圧をソース電圧よりも低くして正電源３からバイアスを与えるように構成される。

特開平１０−３４１１４２号公報

しかしながら、図３のような従来のディプレッション型ＦＥＴ用バイアス印加回路では、ＦＥＴ１の個々の素子の特性に応じて、所望のバイアス条件となるようにゲート電圧、即ちソース抵抗４を調整する必要があり、個々の素子のＩｄｓｓ（ドレイン飽和電流）等の特性のバラツキに対して、常に所望の特性に制御することは困難であった。

そのため、従来の対策としては、ある程度バイアス状態のバラツキが許容できる回路としたり、使用する素子（ＦＥＴ１）をＩｄｓｓ特性によって選別し、素子特性自体を絞ったものを使用したり、個々の素子についてソース抵抗の調整又は交換を行ったりすることが行われるが、いずれも生産性を低下させ、またコスト高になるという問題があった。

本発明は上記問題点に鑑みてなされたものであり、その目的は、単電源駆動の構成において常に所望のバイアス条件が得られると共に、生産性の向上、コストの低減を図ることのできるディプレッション型ＦＥＴ用バイアス印加回路を提供することにある。

上記目的を達成するために、本発明は、ディプレッション型ＦＥＴ（電界効果トランジスタ）を単電源で駆動するバイアス印加回路において、上記ＦＥＴのソースと接地との間に挿入された第１トランジスタと、上記ＦＥＴのドレイン電流を検出するためのドレイン電流検出用抵抗と、このドレイン電流検出用抵抗を介して上記ＦＥＴのドレイン電流の変動を検出し、このドレイン電流の大きさに応じた調整用電流を上記第１トランジスタのベースに供給する第２トランジスタと、を設け、上記第１トランジスタにより上記ＦＥＴのソース電圧を制御することにより、上記ＦＥＴのドレイン電流が常に一定となるように自動調整することを特徴とする。

上記構成によれば、ドレイン電流検出用抵抗で検出されたドレイン電流（Ｉｄ）の変化（例えば増加）が第２トランジスタのコレクタ電流（Ｉｃ2 ）の変化（減少）、そして第１トランジスタのベース電流（Ｉｂ1 ）の変化（減少）として現れる結果、第１トランジスタのコレクタ−エミッタ間電圧（Ｖce1 ）が変化（増加）し、これに基づいてＦＥＴのソース電圧が制御されることにより、ドレイン電流が変化（減少）して一定に保たれる。

本発明のディプレッション型ＦＥＴ用バイアス印加回路によれば、単電源で駆動できるというメリットを活かしたまま、簡便な回路の付加によって所望のバイアス条件を自動で得ることが可能となり、従来に比して生産性が向上し、コストの低減も図れるという効果がある。
また、使用するＦＥＴ素子特性にバラツキがあっても良好に動作することから、Ｉｄｓｓ特性によって従来では選別されなかったものが使用可能となり、更に個々のＦＥＴについてソース抵抗の調整又は交換を行う等、素子特性の管理工数の削減ができるという効果がある。

本発明の実施例に係るＮチャンネルディプレッション型ＦＥＴ用バイアス印加回路の構成を示す回路図である。従来のＮチャンネルディプレッション型ＦＥＴ用バイアス印加回路の基本的な構成を示す回路図である。従来のＮチャンネルディプレッション型ＦＥＴ用バイアス印加回路を単電源で使用する場合の構成を示す回路図である。

図１には、本発明の実施例に係るＮチャンネルディプレッション型ＦＥＴ用バイアス印加回路が示されており、実施例では、バイアスの制御が行われるＮチャンネルディプレッション型ＦＥＴ１と、単一電源として電圧Ｖ_１を供給する正電源３が配置される。上記ＦＥＴ１のソースと接地（ＧＮＤ）との間に、このソース電圧を制御するための第１トランジスタ（ＮＰＮトランジスタ）Ｑ1 が接続され、この第１トランジスタＱ1 のベースには、抵抗Ｒ_４を介して第２トランジスタ（ＰＮＰトランジスタ）Ｑ2 が接続されており、この第２トランジスタＱ2 は、ＦＥＴ１のドレイン電流の大きさに応じた調整用電流を第１トランジスタＱ1 のベースに供給する役目をする。

また、上記ＦＥＴ１のドレインと第２トランジスタＱ2 のエミッタが接続されると共に、ＦＥＴ１のドレインと正電源３との間に、このドレイン電流を検出するドレイン電流検出用の抵抗Ｒ_３が接続され、上記第２トランジスタＱ2 のベースと正電源３との間に抵抗Ｒ_２、このベースと接地との間に抵抗Ｒ_１が接続されており、これら抵抗Ｒ１，Ｒ_２によって第２トランジスタＱ2 のベース電圧が設定される。

実施例は以上の構成からなり、以下に動作を説明する。
上述のように、正電源３と接地との間には抵抗Ｒ_１，Ｒ_２が接続されており、これらの抵抗比により分圧された電圧が第２トランジスタＱ2 のベースに印加される。従って、第２トランジスタＱ2 のベース電圧Ｖｂ2 は、（Ｒ_１／（Ｒ_１＋Ｒ_２））×Ｖ_１［Ｖ_１：正電源３の電圧］であり、第２トランジスタＱ2 のエミッタ電圧Ｖｅ2 は、この第２トランジスタＱ2 ベース−エミッタ間電圧をＶbe2 とすると、Ｖｅ2 ＝Ｖｂ2 ＋Ｖbe2 となる。

一方、このバイアス印加回路の平衡条件は、ＦＥＴ１のドレイン電流Ｉｄ＝（Ｖ_１−Ｖｅ2 ）／Ｒ_３となる。そして、このドレイン電流Ｉｄが（Ｖ_１−Ｖｅ2 ）／Ｒ_３より大きい場合は抵抗Ｒ_３の電圧降下が増加し、第２トランジスタＱ2 のＶbe2 が小さくなるため、第２トランジスタＱ2 のコレクタ電流Ｉｃ2 が減少し、かつ第１トランジスタＱ1 のベース電流Ｉｂ1 が減少し、その結果、第１トランジスタＱ1 のコレクタ−エミッタ間電圧Ｖce1 が大きくなるので、ＦＥＴ１のドレイン電流Ｉｄを減少させる方向に動く。反対に、ＦＥＴ１のドレイン電流Ｉｄが（Ｖ_１−Ｖｅ2 ）／Ｒ_３より小さい場合は抵抗Ｒ_３の電圧降下が減少し、第２トランジスタＱ2 のＶbe2 が大きくなるため、第２トランジスタＱ2 のコレクタ電流Ｉｃ2 、そして第１トランジスタＱ1 のベース電流Ｉｂ1 が増加し、その結果、第１トランジスタＱ1 のＶce1 が小さくなるので、ＦＥＴ１のドレイン電流Ｉｄを増加させる方向に動く。

以上のようにして、実施例のバイアス印加回路はＦＥＴ１のドレイン電流Ｉｄを常に一定に保つようにフィードバック動作をすることになる。即ち、上記（Ｖ_１−Ｖｅ2 ）／Ｒ_３がＦＥＴ１の所望のドレイン電流Ｉｄとなるように、上記抵抗Ｒ_１，Ｒ_２，Ｒ_３を適当な値に選ぶことで、自動的にＦＥＴ１のドレイン電流Ｉｄが所望のＩｄ値となるよう動作させることができる。

なお、第１トランジスタＱ1 として、Ｖｃｅｓａｔ（コレクタエミッタ飽和電圧）が十分低いスイッチング用途のトランジスタを用いれば、ＦＥＴ１の略Ｉｄｓｓまでの設定に対応することが可能である。

また、第１トランジスタＱ1 のベースに対し調整用電流を供給するために、高価なオペアンプを使用することも可能であるが、実施例では、第２トランジスタＱ2 を用いることで、回路構成を更に安価なものとしている。

Ｎチャンネルディプレッション型ＦＥＴは、マイクロ波用高周波素子として多く用いられており、また本発明は、全体回路規模縮小に寄与する単電源構成であるから、マイクロ波帯機器等で、Ｎチャンネルディプレッション型ＦＥＴを使用する増幅器、発振器等を搭載する高周波回路等のバイアス印加回路として最適である。

１…Ｎ−ｃｈディプレッション型ＦＥＴ（電界効果トランジスタ）、
２…負電源、３…正電源、
Ｑ1 …第１（ＮＰＮ）トランジスタ、
Ｑ2 …第２（ＰＮＰ）トランジスタ、
Ｒ_１，Ｒ_２…抵抗、Ｒ_３…ドレイン電流検出用抵抗。

Claims

ディプレッション型ＦＥＴを単電源で駆動するバイアス印加回路において、
上記ＦＥＴのソースと接地との間に挿入された第１トランジスタと、
上記ＦＥＴのドレイン電流を検出するためのドレイン電流検出用抵抗と、
このドレイン電流検出用抵抗を介して上記ＦＥＴのドレイン電流の変動を検出し、このドレイン電流の大きさに応じた調整用電流を上記第１トランジスタのベースに供給する第２トランジスタと、を設け、
上記第１トランジスタにより上記ＦＥＴのソース電圧を制御することにより、上記ＦＥＴのドレイン電流が常に一定となるように自動調整するディプレッション型ＦＥＴ用バイアス印加回路。