JPH10341142A - 高周波スイッチ回路 - Google Patents
高周波スイッチ回路Info
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- JPH10341142A JPH10341142A JP9165360A JP16536097A JPH10341142A JP H10341142 A JPH10341142 A JP H10341142A JP 9165360 A JP9165360 A JP 9165360A JP 16536097 A JP16536097 A JP 16536097A JP H10341142 A JPH10341142 A JP H10341142A
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- fet
- switch element
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Abstract
(57)【要約】
【課題】 抵抗値の小さい、温度の影響の少ないスイッ
チ素子を選ぶことなく、安定した切換え動作が確保で
き、またオフ動作時のアイソレーションを改善する。 【解決手段】 増幅用トランジスタ（ＦＥＴ）３のドレ
インと接地との間に、電流制限用の抵抗１８とスイッチ
素子２０を直列に接続し、このスイッチ素子２０を外部
からの制御信号により切り換えることにより、オートバ
イアス回路からＦＥＴ３へ切替え用バイアスを供給す
る。これによれば、上記スイッチ素子２０がオートバイ
アス回路に対し並列接続となり、このスイッチ素子２０
が上記ＦＥＴ３のオン動作時にバイアス条件に影響しな
くなる。また、上記ＦＥＴ３のオフ動作時では、そのド
レインにオン動作時と略同一の電圧が印加されるので、
アイソレーション特性が改善される。
チ素子を選ぶことなく、安定した切換え動作が確保で
き、またオフ動作時のアイソレーションを改善する。 【解決手段】 増幅用トランジスタ（ＦＥＴ）３のドレ
インと接地との間に、電流制限用の抵抗１８とスイッチ
素子２０を直列に接続し、このスイッチ素子２０を外部
からの制御信号により切り換えることにより、オートバ
イアス回路からＦＥＴ３へ切替え用バイアスを供給す
る。これによれば、上記スイッチ素子２０がオートバイ
アス回路に対し並列接続となり、このスイッチ素子２０
が上記ＦＥＴ３のオン動作時にバイアス条件に影響しな
くなる。また、上記ＦＥＴ３のオフ動作時では、そのド
レインにオン動作時と略同一の電圧が印加されるので、
アイソレーション特性が改善される。
Description
【０００１】
【発明の属する技術分野】本発明は高周波スイッチ回
路、特にマイクロ波等の高い周波数の信号を受信する受
信機等で用いられ、ＨＥＭＴ、ＦＥＴ等を用いた増幅用
トランジスタの動作状態を切り換えて、信号の切換えを
行う高周波スイッチ回路の構成に関する。
路、特にマイクロ波等の高い周波数の信号を受信する受
信機等で用いられ、ＨＥＭＴ、ＦＥＴ等を用いた増幅用
トランジスタの動作状態を切り換えて、信号の切換えを
行う高周波スイッチ回路の構成に関する。
【０００２】
【従来の技術】従来から、高周波スイッチ回路として、
ＨＥＭＴ（High Electron Mobility Transistor）、Ｆ
ＥＴ（電界効果型トランジスタ）等の増幅器を利用した
ものがあり、これらの増幅器では、所定の特性を得るた
め、所定のドレイン電圧で所定のドレイン電流が流れる
ように、ゲート電圧を制御することになる。そして、こ
のドレイン電流が、ＨＥＭＴ、ＦＥＴ等の個々の特性の
バラツキや、温度条件によって変化しないように、オー
トバイアス回路が設けられている。
ＨＥＭＴ（High Electron Mobility Transistor）、Ｆ
ＥＴ（電界効果型トランジスタ）等の増幅器を利用した
ものがあり、これらの増幅器では、所定の特性を得るた
め、所定のドレイン電圧で所定のドレイン電流が流れる
ように、ゲート電圧を制御することになる。そして、こ
のドレイン電流が、ＨＥＭＴ、ＦＥＴ等の個々の特性の
バラツキや、温度条件によって変化しないように、オー
トバイアス回路が設けられている。
【０００３】図３には、上記のオートバイアス回路を用
いた増幅器の構成が示されており、図において、入力端
子１と出力端子５の間に、ＤＣカット用コンデンサ２，
４を介してＨＥＭＴ、ＦＥＴ等の増幅用トランジスタ
（以下単にＦＥＴとする）３が配置される。また、この
ＦＥＴ３の動作状態を制御するオートバイアス回路とし
て、抵抗７〜１０及び制御用トランジスタ（以下単にト
ランジスタとする）１１が図示のように配置され、この
トランジスタ１１のコレクタが上記ＦＥＴ３のゲートに
抵抗１２を介して接続され、上記トランジスタ１１のエ
ミッタが上記ＦＥＴ３のドレインに接続される。そし
て、このＦＥＴ３のゲート及びトランジスタ１１のコレ
クタ側に負電源（Ｖgg）１３が接続され、ＦＥＴ３のド
レイン及びトランジスタ１１のエミッタ側に正電源（Ｖ
DD）１４が接続される。
いた増幅器の構成が示されており、図において、入力端
子１と出力端子５の間に、ＤＣカット用コンデンサ２，
４を介してＨＥＭＴ、ＦＥＴ等の増幅用トランジスタ
（以下単にＦＥＴとする）３が配置される。また、この
ＦＥＴ３の動作状態を制御するオートバイアス回路とし
て、抵抗７〜１０及び制御用トランジスタ（以下単にト
ランジスタとする）１１が図示のように配置され、この
トランジスタ１１のコレクタが上記ＦＥＴ３のゲートに
抵抗１２を介して接続され、上記トランジスタ１１のエ
ミッタが上記ＦＥＴ３のドレインに接続される。そし
て、このＦＥＴ３のゲート及びトランジスタ１１のコレ
クタ側に負電源（Ｖgg）１３が接続され、ＦＥＴ３のド
レイン及びトランジスタ１１のエミッタ側に正電源（Ｖ
DD）１４が接続される。
【０００４】上記の増幅器によれば、上記トランジスタ
１１のベース−エミッタ間電圧ＶBEが一定となる点で回
路が安定する。即ち、正電源１４の電圧ＶDDは、抵抗９
と１０で分圧されて、上記トランジスタ１１のベース電
圧ＶB として供給され、同時に上記正電源１４から抵抗
８を介して電流ＩD2が流れるが、上記電流ＩD2による電
圧降下で決定されるエミッタ電圧ＶE が、上記ベース電
圧ＶB に対しトランジスタ１１の例えばｐｎ接合障壁電
位Ｖｚ（シリコンの場合、約０．６Ｖ）より小さい場合
は、トランジスタ１１のコレクタ−エミッタ間はオフ
（非導通）状態となる。このとき、上記ＦＥＴ３のゲー
ト電圧Ｖｇは負の電源１３の電圧Ｖggに近づき、これに
よってＦＥＴ３のドレイン電流ＩD1は減少し、抵抗８を
流れる電流ＩD2（≒ＩD1）も減少する。そして、エミッ
タ電圧ＶE が上昇することにより、ベース−エミッタ間
電圧ＶBEは大きくなり、上記障壁電位Ｖｚに近づくこと
になる。
１１のベース−エミッタ間電圧ＶBEが一定となる点で回
路が安定する。即ち、正電源１４の電圧ＶDDは、抵抗９
と１０で分圧されて、上記トランジスタ１１のベース電
圧ＶB として供給され、同時に上記正電源１４から抵抗
８を介して電流ＩD2が流れるが、上記電流ＩD2による電
圧降下で決定されるエミッタ電圧ＶE が、上記ベース電
圧ＶB に対しトランジスタ１１の例えばｐｎ接合障壁電
位Ｖｚ（シリコンの場合、約０．６Ｖ）より小さい場合
は、トランジスタ１１のコレクタ−エミッタ間はオフ
（非導通）状態となる。このとき、上記ＦＥＴ３のゲー
ト電圧Ｖｇは負の電源１３の電圧Ｖggに近づき、これに
よってＦＥＴ３のドレイン電流ＩD1は減少し、抵抗８を
流れる電流ＩD2（≒ＩD1）も減少する。そして、エミッ
タ電圧ＶE が上昇することにより、ベース−エミッタ間
電圧ＶBEは大きくなり、上記障壁電位Ｖｚに近づくこと
になる。
【０００５】一方、上記ベース−エミッタ間電圧ＶBEが
上記障壁電位約０．６Ｖより大きい場合には、トランジ
スタ１１がオン状態となり、ＦＥＴ３のゲート電圧Ｖｇ
は正側に変化し、ドレイン電流ＩD1が増えることで、抵
抗８を流れる電流ＩD2も増え、抵抗８の電圧降下が大き
くなってエミッタ電圧ＶE が下がる。このようにして、
当該回路は、最終的に上記コレクタ−エミッタ間電圧Ｖ
BEが上記接合障壁電位Ｖｚと一致した点で平衡状態とな
る。
上記障壁電位約０．６Ｖより大きい場合には、トランジ
スタ１１がオン状態となり、ＦＥＴ３のゲート電圧Ｖｇ
は正側に変化し、ドレイン電流ＩD1が増えることで、抵
抗８を流れる電流ＩD2も増え、抵抗８の電圧降下が大き
くなってエミッタ電圧ＶE が下がる。このようにして、
当該回路は、最終的に上記コレクタ−エミッタ間電圧Ｖ
BEが上記接合障壁電位Ｖｚと一致した点で平衡状態とな
る。
【０００６】図４には、上記図３のような増幅器の動作
状態を切り換えてスイッチとしても利用する場合の高周
波スイッチ回路の構成が示されている。図４の回路で
は、上記正電源１４とオートバイアス回路との間に、Ｍ
ＯＳＦＥＴ等のスイッチ素子１６を挿入しており、この
スイッチ素子１６を外部からの制御信号でＯＮ／ＯＦＦ
制御することにより、上記ＦＥＴ３のオン（導通）、オ
フ（非導通）を切り換えるようになっている。
状態を切り換えてスイッチとしても利用する場合の高周
波スイッチ回路の構成が示されている。図４の回路で
は、上記正電源１４とオートバイアス回路との間に、Ｍ
ＯＳＦＥＴ等のスイッチ素子１６を挿入しており、この
スイッチ素子１６を外部からの制御信号でＯＮ／ＯＦＦ
制御することにより、上記ＦＥＴ３のオン（導通）、オ
フ（非導通）を切り換えるようになっている。
【０００７】
【発明が解決しようとする課題】しかしながら、上記図
４のスイッチ回路では、スイッチ素子１６のオン動作時
の抵抗（内部抵抗）により、上記ＦＥＴ（増幅用トラン
ジスタ）３のドレイン電圧ＶD 、ドレイン電流ＩD が変
化し、この抵抗値が大きい場合には、図３で説明したオ
ートバイアス回路の機能が阻害される。従って、このス
イッチ素子１６においては、オン時の抵抗が低く、また
この抵抗値の温度等による変化が少ないものを選ばなけ
ればならず、場合によってはバイアス回路に抵抗等の部
品を追加しなければならないという問題がある。
４のスイッチ回路では、スイッチ素子１６のオン動作時
の抵抗（内部抵抗）により、上記ＦＥＴ（増幅用トラン
ジスタ）３のドレイン電圧ＶD 、ドレイン電流ＩD が変
化し、この抵抗値が大きい場合には、図３で説明したオ
ートバイアス回路の機能が阻害される。従って、このス
イッチ素子１６においては、オン時の抵抗が低く、また
この抵抗値の温度等による変化が少ないものを選ばなけ
ればならず、場合によってはバイアス回路に抵抗等の部
品を追加しなければならないという問題がある。
【０００８】また、上記ＦＥＴ３のオフ動作時では、上
記スイッチ素子１６がオフ状態であるため、ドレイン電
圧ＶD は０Ｖで、ゲート電圧Ｖｇは負電源１３の電圧Ｖ
ggと等しくなり、この負の電圧Ｖggが上記ＦＥＴ３のピ
ンチオフ電圧以下に設定されていれば、このＦＥＴ３は
ピンチオフ状態となる。しかし、マイクロ波等の高い周
波数では、ピンチオフ状態のＦＥＴ３のアイソレーショ
ンは、そのゲート−ドレイン間の空乏層容量で制限され
るため、ドレイン電圧ＶD が０Ｖでは、アイソレーショ
ンが必ずしも良好ではない。即ち、ドレイン電圧ＶD を
正電圧に設定できれば、アイソレーションの改善を図る
ことが可能となる。
記スイッチ素子１６がオフ状態であるため、ドレイン電
圧ＶD は０Ｖで、ゲート電圧Ｖｇは負電源１３の電圧Ｖ
ggと等しくなり、この負の電圧Ｖggが上記ＦＥＴ３のピ
ンチオフ電圧以下に設定されていれば、このＦＥＴ３は
ピンチオフ状態となる。しかし、マイクロ波等の高い周
波数では、ピンチオフ状態のＦＥＴ３のアイソレーショ
ンは、そのゲート−ドレイン間の空乏層容量で制限され
るため、ドレイン電圧ＶD が０Ｖでは、アイソレーショ
ンが必ずしも良好ではない。即ち、ドレイン電圧ＶD を
正電圧に設定できれば、アイソレーションの改善を図る
ことが可能となる。
【０００９】本発明は上記問題点を解決するためになさ
れたもので、その目的は、抵抗値が小さく、温度等によ
る影響の少ないスイッチ素子を選ぶことなく、安定した
切換え動作が確保でき、しかもオフ動作時のアイソレー
ションを改善することができる高周波スイッチ回路を提
供することにある。
れたもので、その目的は、抵抗値が小さく、温度等によ
る影響の少ないスイッチ素子を選ぶことなく、安定した
切換え動作が確保でき、しかもオフ動作時のアイソレー
ションを改善することができる高周波スイッチ回路を提
供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明に係る高周波スイッチ回路は、
高周波信号を増幅する増幅用トランジスタと、この増幅
用トランジスタの動作状態を制御用トランジスタを用い
て切り換えるオートバイアス回路と、を有する高周波増
幅回路であって、外部からのオンオフ信号により、上記
オートバイアス回路から上記増幅用トランジスタへ供給
されるバイアス電流を変化させるためのスイッチ素子及
び電流制限用抵抗を、上記増幅用トランジスタのドレイ
ン（電極）と接地との間に介挿し、この増幅用トランジ
スタをオン（導通）状態とオフ（非導通）状態に切り換
えてスイッチ動作させることを特徴とする。請求項２記
載の発明は、上記スイッチ素子のオン動作時の抵抗と上
記電流制限用抵抗は、このスイッチ素子のオン動作時に
上記制御用トランジスタのベース−エミッタ電圧が当該
トランジスタの障壁電位以下となる値に設定されている
ことを特徴とする。請求項３記載の発明は、上記増幅用
トランジスタをオフ動作させたとき、当該トランジスタ
のドレインに、オン動作時と略同一の電圧が印加される
ように構成したことを特徴とする。請求項４記載の発明
は、上記増幅用トランジスタのバイアス電流を制御する
回路素子が、バイアス電流の流れる経路に対し並列に接
続されていることを特徴とする。
に、請求項１記載の発明に係る高周波スイッチ回路は、
高周波信号を増幅する増幅用トランジスタと、この増幅
用トランジスタの動作状態を制御用トランジスタを用い
て切り換えるオートバイアス回路と、を有する高周波増
幅回路であって、外部からのオンオフ信号により、上記
オートバイアス回路から上記増幅用トランジスタへ供給
されるバイアス電流を変化させるためのスイッチ素子及
び電流制限用抵抗を、上記増幅用トランジスタのドレイ
ン（電極）と接地との間に介挿し、この増幅用トランジ
スタをオン（導通）状態とオフ（非導通）状態に切り換
えてスイッチ動作させることを特徴とする。請求項２記
載の発明は、上記スイッチ素子のオン動作時の抵抗と上
記電流制限用抵抗は、このスイッチ素子のオン動作時に
上記制御用トランジスタのベース−エミッタ電圧が当該
トランジスタの障壁電位以下となる値に設定されている
ことを特徴とする。請求項３記載の発明は、上記増幅用
トランジスタをオフ動作させたとき、当該トランジスタ
のドレインに、オン動作時と略同一の電圧が印加される
ように構成したことを特徴とする。請求項４記載の発明
は、上記増幅用トランジスタのバイアス電流を制御する
回路素子が、バイアス電流の流れる経路に対し並列に接
続されていることを特徴とする。
【００１１】上記の構成によれば、上記スイッチ素子の
オンオフ動作時では、当該スイッチ素子のオン抵抗と電
流制限用抵抗の存在によって制御用トランジスタのエミ
ッタ電圧が制御され、この制御用トランジスタのオンオ
フ動作で増幅用トランジスタがオンオフ動作することに
なる。そして、上記スイッチ素子は、オートバイアス回
路に対し並列接続とされているため、増幅用トランジス
タのオン時には当該スイッチ素子の存在がバイアス条件
に影響を与えることがない。従って、従来のように、抵
抗値の小さい、しかも温度等による影響の少ないスイッ
チ素子を選択することなく、安定した切換え動作を確保
することができる。
オンオフ動作時では、当該スイッチ素子のオン抵抗と電
流制限用抵抗の存在によって制御用トランジスタのエミ
ッタ電圧が制御され、この制御用トランジスタのオンオ
フ動作で増幅用トランジスタがオンオフ動作することに
なる。そして、上記スイッチ素子は、オートバイアス回
路に対し並列接続とされているため、増幅用トランジス
タのオン時には当該スイッチ素子の存在がバイアス条件
に影響を与えることがない。従って、従来のように、抵
抗値の小さい、しかも温度等による影響の少ないスイッ
チ素子を選択することなく、安定した切換え動作を確保
することができる。
【００１２】また、増幅用トランジスタのオフ時では、
上記抵抗１８に所定の電流が流れているため、この増幅
用トランジスタのドレインには、オン時とほぼ同一の正
の電圧が印加されることになる。従って、ドレイン電圧
が０Ｖとなる従来と比較すると、オフ動作時のアイソレ
ーションを良好に改善することが可能となる。
上記抵抗１８に所定の電流が流れているため、この増幅
用トランジスタのドレインには、オン時とほぼ同一の正
の電圧が印加されることになる。従って、ドレイン電圧
が０Ｖとなる従来と比較すると、オフ動作時のアイソレ
ーションを良好に改善することが可能となる。
【００１３】
【発明の実施の形態】図１には、実施形態の一例に係る
高周波スイッチ回路の構成が示されており、このスイッ
チ回路は、従来と同様に、入力端子１と出力端子５の間
に、ＤＣカット用コンデンサ２，４を介してＨＥＭＴ、
ＦＥＴ等の増幅用トランジスタ（以下単にＦＥＴとす
る）３を備えている。また、オートバイアス回路とし
て、抵抗７〜１０及び制御用トランジスタ（以下単にト
ランジスタとする）１１が図示のように配置され、この
トランジスタ１１のコレクタが上記ＦＥＴ３のゲートに
抵抗１２を介して接続され、上記トランジスタ１１のエ
ミッタが上記ＦＥＴ３のドレインに接続される。
高周波スイッチ回路の構成が示されており、このスイッ
チ回路は、従来と同様に、入力端子１と出力端子５の間
に、ＤＣカット用コンデンサ２，４を介してＨＥＭＴ、
ＦＥＴ等の増幅用トランジスタ（以下単にＦＥＴとす
る）３を備えている。また、オートバイアス回路とし
て、抵抗７〜１０及び制御用トランジスタ（以下単にト
ランジスタとする）１１が図示のように配置され、この
トランジスタ１１のコレクタが上記ＦＥＴ３のゲートに
抵抗１２を介して接続され、上記トランジスタ１１のエ
ミッタが上記ＦＥＴ３のドレインに接続される。
【００１４】更に、このＦＥＴ３のゲート及びトランジ
スタ１１のコレクタ側に負電源（Ｖgg）１３が接続さ
れ、ＦＥＴ３のドレイン及びトランジスタ１１のエミッ
タ側に正電源（ＶDD）１４が接続される。即ち、上記負
電源１３に、例えば−２Ｖのピンチオフ電圧を印加し、
上記正の電源１４に、希望するドレイン電圧ＶD （例え
ば＋２Ｖ）以上の電圧ＶDDを印加する。そして、希望す
るドレイン電流をＩD 、上記抵抗８をＲ8 、抵抗９をＲ
9 、抵抗１０をＲ10、また上記トランジスタ１１の障壁
電位をＶｚとすると、ＶDD−Ｒ8 ×ＩD ＝ＶD 、｛Ｒ10
／（Ｒ10＋Ｒ9 ）｝×ＶDD＝ＶD −Ｖｚの式を満たすよ
うに、上記の各抵抗値を設定すれば、上記ＦＥＴ３は一
定のドレイン電流ＩD で安定動作することになる。
スタ１１のコレクタ側に負電源（Ｖgg）１３が接続さ
れ、ＦＥＴ３のドレイン及びトランジスタ１１のエミッ
タ側に正電源（ＶDD）１４が接続される。即ち、上記負
電源１３に、例えば−２Ｖのピンチオフ電圧を印加し、
上記正の電源１４に、希望するドレイン電圧ＶD （例え
ば＋２Ｖ）以上の電圧ＶDDを印加する。そして、希望す
るドレイン電流をＩD 、上記抵抗８をＲ8 、抵抗９をＲ
9 、抵抗１０をＲ10、また上記トランジスタ１１の障壁
電位をＶｚとすると、ＶDD−Ｒ8 ×ＩD ＝ＶD 、｛Ｒ10
／（Ｒ10＋Ｒ9 ）｝×ＶDD＝ＶD −Ｖｚの式を満たすよ
うに、上記の各抵抗値を設定すれば、上記ＦＥＴ３は一
定のドレイン電流ＩD で安定動作することになる。
【００１５】そして、上記ＦＥＴ３のドレイン及び上記
トランジスタ１１のエミッタと接地（グランド電位）と
の間に、抵抗１８とバイポーラトランジスタ等からなる
スイッチ素子２０が直列に接続される。即ち、これらの
素子はオートバイアス回路のＦＥＴ３に対するバイアス
電流の経路に対し並列に接続され、スイッチ素子２０
は、外部からのオンオフ制御信号でオンオフ動作され
る。このスイッチ素子２０としては、ＦＥＴ、ＭＯＳＦ
ＥＴ、ＰＩＮダイオード、リレー等の一般的なスイッチ
素子を用いることができる。
トランジスタ１１のエミッタと接地（グランド電位）と
の間に、抵抗１８とバイポーラトランジスタ等からなる
スイッチ素子２０が直列に接続される。即ち、これらの
素子はオートバイアス回路のＦＥＴ３に対するバイアス
電流の経路に対し並列に接続され、スイッチ素子２０
は、外部からのオンオフ制御信号でオンオフ動作され
る。このスイッチ素子２０としては、ＦＥＴ、ＭＯＳＦ
ＥＴ、ＰＩＮダイオード、リレー等の一般的なスイッチ
素子を用いることができる。
【００１６】上記の抵抗１８の値は、上記スイッチ素子
２０のオン抵抗値と共に、上記ＦＥＴ３の導通、非導通
状態を切り換えることができるような下記の値に設定さ
れる。即ち、上記スイッチ素子２０のオン抵抗値をＲon
とし、抵抗８，９，１０の値をＲ8 ，Ｒ9 ，Ｒ10、そし
て抵抗１８の値をＲ18とし、トランジスタ１１の障壁電
位をＶｚ（Ｓｉの場合、約０．６Ｖ）とすると、 ［（Ｒon＋Ｒ18）／（Ｒ8 ＋Ｒ18＋Ｒon）−Ｒ10／（Ｒ
9 ＋Ｒ10）］×ＶDD ＜ Ｖｚ を満たす抵抗値Ｒ18に設定される。
２０のオン抵抗値と共に、上記ＦＥＴ３の導通、非導通
状態を切り換えることができるような下記の値に設定さ
れる。即ち、上記スイッチ素子２０のオン抵抗値をＲon
とし、抵抗８，９，１０の値をＲ8 ，Ｒ9 ，Ｒ10、そし
て抵抗１８の値をＲ18とし、トランジスタ１１の障壁電
位をＶｚ（Ｓｉの場合、約０．６Ｖ）とすると、 ［（Ｒon＋Ｒ18）／（Ｒ8 ＋Ｒ18＋Ｒon）−Ｒ10／（Ｒ
9 ＋Ｒ10）］×ＶDD ＜ Ｖｚ を満たす抵抗値Ｒ18に設定される。
【００１７】このような設定とすることにより、上記ス
イッチ素子２０のオンオフ動作で、上記トランジスタ１
１をオンオフ制御し、上記ＦＥＴ３のゲート電圧を変化
させて当該ＦＥＴ３をオン、オフの状態に切り換えるこ
とができ、またピンチオフ電圧により上記ＦＥＴ３がオ
フ状態となったときでも、このＦＥＴ３のドレインに正
電源１４からの正の電圧（例えば＋２Ｖ）を印加するこ
とができる。
イッチ素子２０のオンオフ動作で、上記トランジスタ１
１をオンオフ制御し、上記ＦＥＴ３のゲート電圧を変化
させて当該ＦＥＴ３をオン、オフの状態に切り換えるこ
とができ、またピンチオフ電圧により上記ＦＥＴ３がオ
フ状態となったときでも、このＦＥＴ３のドレインに正
電源１４からの正の電圧（例えば＋２Ｖ）を印加するこ
とができる。
【００１８】実施形態例は以上の構成からなり、以下に
その作用を簡単に説明する。図１において、正電源１４
の電圧ＶDDは、抵抗９と１０で分圧されて、上記トラン
ジスタ１１のベース電圧ＶB として供給されている。ま
ず、スイッチ素子２０をオンした状態では、上記正電源
１４から抵抗８を介して流れる電流ＩD2は、上記ＦＥＴ
３のドレイン電流ＩD1と上記抵抗１８の電流Ｉx を加算
したもの（ＩD2＝ＩD1＋Ｉx ）となる。そして、上記抵
抗８における電圧降下によりトランジスタ１１のベース
−エミッタ間電圧ＶBEがその障壁電位Ｖｚ以下（ＶBE＜
０．６Ｖ）になるだけの電流が上記の電流Ｉx のみで流
れれば、このトランジスタ１１はオフされ、これによっ
て上記ＦＥＴ３では、そのゲートに負電源１３から負の
電圧Ｖggが加わって、ピンチオフ状態となる。
その作用を簡単に説明する。図１において、正電源１４
の電圧ＶDDは、抵抗９と１０で分圧されて、上記トラン
ジスタ１１のベース電圧ＶB として供給されている。ま
ず、スイッチ素子２０をオンした状態では、上記正電源
１４から抵抗８を介して流れる電流ＩD2は、上記ＦＥＴ
３のドレイン電流ＩD1と上記抵抗１８の電流Ｉx を加算
したもの（ＩD2＝ＩD1＋Ｉx ）となる。そして、上記抵
抗８における電圧降下によりトランジスタ１１のベース
−エミッタ間電圧ＶBEがその障壁電位Ｖｚ以下（ＶBE＜
０．６Ｖ）になるだけの電流が上記の電流Ｉx のみで流
れれば、このトランジスタ１１はオフされ、これによっ
て上記ＦＥＴ３では、そのゲートに負電源１３から負の
電圧Ｖggが加わって、ピンチオフ状態となる。
【００１９】またこの時、上記ＦＥＴ３のドレイン電流
は０となるが、この状態でも上記抵抗１８には、上記電
流Ｉx に相当する電流が流れることになり、このＦＥＴ
３のドレイン電圧ＶD は、オン時とほぼ同一の電圧（例
えば＋２Ｖ）が印加されることになる。即ち、このＦＥ
Ｔ３のオフ時でも、ドレインに正の電圧を与えることが
でき、これによってオフ動作時のアイソレーションを従
来に比べて改善することが可能となる。
は０となるが、この状態でも上記抵抗１８には、上記電
流Ｉx に相当する電流が流れることになり、このＦＥＴ
３のドレイン電圧ＶD は、オン時とほぼ同一の電圧（例
えば＋２Ｖ）が印加されることになる。即ち、このＦＥ
Ｔ３のオフ時でも、ドレインに正の電圧を与えることが
でき、これによってオフ動作時のアイソレーションを従
来に比べて改善することが可能となる。
【００２０】図２には、上記ＦＥＴ３のオフ動作時（ピ
ンチオフ電圧Ｖｇ＝−２Ｖ）で使用する場合のアイソレ
ーション特性図が示されており、図示のグラフＣ1 がド
レイン電圧ＶD ＝０Ｖのとき（従来）の実測値、グラフ
Ｃ2 がドレイン電圧ＶD ＝＋２Ｖのとき（本例）の実測
値である。この図から、実施形態例において、ドレイン
電圧ＶD をオン動作時と同じ＋２Ｖに維持することによ
り、アイソレーション特性を改善できることが理解され
る。
ンチオフ電圧Ｖｇ＝−２Ｖ）で使用する場合のアイソレ
ーション特性図が示されており、図示のグラフＣ1 がド
レイン電圧ＶD ＝０Ｖのとき（従来）の実測値、グラフ
Ｃ2 がドレイン電圧ＶD ＝＋２Ｖのとき（本例）の実測
値である。この図から、実施形態例において、ドレイン
電圧ＶD をオン動作時と同じ＋２Ｖに維持することによ
り、アイソレーション特性を改善できることが理解され
る。
【００２１】一方、図１において上記スイッチ素子２０
をオフした状態では、上記抵抗８に流れる電流ＩD2はド
レイン電流ＩD1とほぼ等しくなり、この抵抗１８とスイ
ッチ素子２０がオートバイアス回路と並列に接続される
ため、その存在を無視できる状態となる。従って、図３
で説明したオートバイアス回路と同様にバイアスがＦＥ
Ｔ３に供給される。そうすると、トランジスタ１１のベ
ース電圧ＶB に対するエミッタ電圧ＶE の値が約０．６
Ｖより大きくなり、トランジスタ１１がオン状態とな
る。そして、ＦＥＴ３ではそのゲート電圧Ｖｇは正側に
変化して導通状態となり、ドレイン電流ＩD1が増え、こ
れによりトランジスタ１１のエミッタ電圧ＶE が下が
り、上記コレクタ−エミッタ間電圧ＶBEが接合障壁電位
Ｖｚと一致した点で平衡状態となる。
をオフした状態では、上記抵抗８に流れる電流ＩD2はド
レイン電流ＩD1とほぼ等しくなり、この抵抗１８とスイ
ッチ素子２０がオートバイアス回路と並列に接続される
ため、その存在を無視できる状態となる。従って、図３
で説明したオートバイアス回路と同様にバイアスがＦＥ
Ｔ３に供給される。そうすると、トランジスタ１１のベ
ース電圧ＶB に対するエミッタ電圧ＶE の値が約０．６
Ｖより大きくなり、トランジスタ１１がオン状態とな
る。そして、ＦＥＴ３ではそのゲート電圧Ｖｇは正側に
変化して導通状態となり、ドレイン電流ＩD1が増え、こ
れによりトランジスタ１１のエミッタ電圧ＶE が下が
り、上記コレクタ−エミッタ間電圧ＶBEが接合障壁電位
Ｖｚと一致した点で平衡状態となる。
【００２２】以上のように、抵抗１８とスイッチ素子２
０は、ＦＥＴ３のオートバイアス回路と並列に接続され
るために、このＦＥＴ３をオン動作状態で使用する場合
には、バイアス条件に殆ど影響を与えないことになる。
このため、上記のスイッチ素子２０は、オン抵抗Ｒonに
おいてＲon＜（ドレイン電圧ＶD ／ドレイン電流ＩD1）
を満たし、オフ抵抗Ｒoff においてＲoff ＞＞（ドレイ
ン電圧ＶD ／ドレイン電流ＩD1）を満たしていれば十分
である。従って、当該スイッチ素子２０としては、一般
的な特性のバイポーラトランジスタでも十分であり、素
子の選択が容易となり、低コストのものを使用すること
が可能となる。
０は、ＦＥＴ３のオートバイアス回路と並列に接続され
るために、このＦＥＴ３をオン動作状態で使用する場合
には、バイアス条件に殆ど影響を与えないことになる。
このため、上記のスイッチ素子２０は、オン抵抗Ｒonに
おいてＲon＜（ドレイン電圧ＶD ／ドレイン電流ＩD1）
を満たし、オフ抵抗Ｒoff においてＲoff ＞＞（ドレイ
ン電圧ＶD ／ドレイン電流ＩD1）を満たしていれば十分
である。従って、当該スイッチ素子２０としては、一般
的な特性のバイポーラトランジスタでも十分であり、素
子の選択が容易となり、低コストのものを使用すること
が可能となる。
【００２３】また、一般に高周波スイッチ回路を制御す
る場合、制御電圧のしきい値を決定するために、コンパ
レータＩＣやオペアンプＩＣ等が用いられており、例え
ばオープンコレクタタイプのコンパレータＩＣの出力ト
ランジスタ等を上記のスイッチ素子２０として利用する
ことも可能である。従って、この場合は、専用のスイッ
チ素子２０を別個に配置する必要がないという利点があ
る。
る場合、制御電圧のしきい値を決定するために、コンパ
レータＩＣやオペアンプＩＣ等が用いられており、例え
ばオープンコレクタタイプのコンパレータＩＣの出力ト
ランジスタ等を上記のスイッチ素子２０として利用する
ことも可能である。従って、この場合は、専用のスイッ
チ素子２０を別個に配置する必要がないという利点があ
る。
【００２４】
【発明の効果】以上説明したように、本発明によれば、
外部からのオンオフ信号により、オートバイアス回路か
ら増幅用トランジスタへのバイアス電流を制御するため
のスイッチ素子及び電流制限用抵抗を、上記増幅用トラ
ンジスタのドレインと接地との間に介挿したので、簡単
な回路構成で高周波スイッチ回路を構成することができ
る。
外部からのオンオフ信号により、オートバイアス回路か
ら増幅用トランジスタへのバイアス電流を制御するため
のスイッチ素子及び電流制限用抵抗を、上記増幅用トラ
ンジスタのドレインと接地との間に介挿したので、簡単
な回路構成で高周波スイッチ回路を構成することができ
る。
【００２５】また、上記のスイッチ素子がオートバイア
ス回路に対し並列接続となるので、増幅用トランジスタ
のオン動作時にこのスイッチ素子の存在がバイアス条件
に影響を与えることがない。従って、抵抗値の小さい、
温度等による影響の少ないスイッチ素子を選択する必要
もなく、安定した切換え動作が確保される。しかも、ス
イッチ素子の選択が容易となることから、低コスト化を
図ることもできる。更に、このスイッチ素子として、高
周波スイッチ回路の制御回路として配置されているコン
パレータＩＣの出力トランジスタ等を利用することも可
能であり、この場合は、別個のスイッチ素子を配置する
必要がなく、部品点数の削除ができるという利点があ
る。
ス回路に対し並列接続となるので、増幅用トランジスタ
のオン動作時にこのスイッチ素子の存在がバイアス条件
に影響を与えることがない。従って、抵抗値の小さい、
温度等による影響の少ないスイッチ素子を選択する必要
もなく、安定した切換え動作が確保される。しかも、ス
イッチ素子の選択が容易となることから、低コスト化を
図ることもできる。更に、このスイッチ素子として、高
周波スイッチ回路の制御回路として配置されているコン
パレータＩＣの出力トランジスタ等を利用することも可
能であり、この場合は、別個のスイッチ素子を配置する
必要がなく、部品点数の削除ができるという利点があ
る。
【００２６】また、増幅用トランジスタのオフ動作時で
は、そのドレインにオン動作時と略同一の電圧が印加さ
れることになり、従来に比較してアイソレーション特性
が改善されるという効果がある。
は、そのドレインにオン動作時と略同一の電圧が印加さ
れることになり、従来に比較してアイソレーション特性
が改善されるという効果がある。
【図１】本発明の実施形態例に係る高周波スイッチ回路
の構成を示す回路図である。
の構成を示す回路図である。
【図２】実施形態例の高周波スイッチ回路におけるオフ
モード時のアイソレーション特性を従来との比較で示す
グラフ図である。
モード時のアイソレーション特性を従来との比較で示す
グラフ図である。
【図３】オートバイアス回路を用いた増幅器の構成を示
す回路図である。
す回路図である。
【図４】図３の増幅器を用いた従来の高周波スイッチ回
路の構成を示す回路図である。
路の構成を示す回路図である。
２，４ … ＤＣカット用コンデンサ、３ … 増幅用
トランジスタ、１１ … 制御用トランジスタ、１３
… 負電源、 １４ … 正電源、７，８，９，１０，
１２，１８ … 抵抗、１６，２０ … スイッチ素
子。
トランジスタ、１１ … 制御用トランジスタ、１３
… 負電源、 １４ … 正電源、７，８，９，１０，
１２，１８ … 抵抗、１６，２０ … スイッチ素
子。
Claims (4)
- 【請求項１】 高周波信号を増幅する増幅用トランジス
タと、 この増幅用トランジスタの動作状態を制御用トランジス
タを用いて安定化させるオートバイアス回路と、を有す
る高周波増幅回路であって、 外部からのオンオフ信号により、上記オートバイアス回
路から上記増幅用トランジスタへ供給されるバイアス電
流を変化させるためのスイッチ素子及び電流制限用抵抗
を、上記増幅用トランジスタのドレインと接地との間に
介挿し、この増幅用トランジスタをオン状態とオフ状態
に切り換えてスイッチ動作させるようにした高周波スイ
ッチ回路。 - 【請求項２】 上記スイッチ素子のオン動作時の抵抗と
上記電流制限用抵抗は、このスイッチ素子のオン動作時
に上記制御用トランジスタのベース−エミッタ電圧が当
該トランジスタの障壁電位以下となる値に設定されてい
ることを特徴とする上記請求項１記載の高周波スイッチ
回路。 - 【請求項３】 上記増幅用トランジスタをオフ動作させ
たとき、当該トランジスタのドレインに、オン動作時と
略同一の電圧が印加されるように構成したことを特徴と
する上記請求項１又は請求項２記載の高周波スイッチ回
路。 - 【請求項４】 上記増幅用トランジスタのバイアス電流
を制御する回路素子が、バイアス電流の流れる経路に対
し並列に接続されていることを特徴とする上記請求項１
乃至３記載の高周波スイッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9165360A JPH10341142A (ja) | 1997-06-06 | 1997-06-06 | 高周波スイッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9165360A JPH10341142A (ja) | 1997-06-06 | 1997-06-06 | 高周波スイッチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10341142A true JPH10341142A (ja) | 1998-12-22 |
Family
ID=15810895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9165360A Pending JPH10341142A (ja) | 1997-06-06 | 1997-06-06 | 高周波スイッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10341142A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008160660A (ja) * | 2006-12-26 | 2008-07-10 | Sony Corp | フロントエンド回路 |
| JP2011166221A (ja) * | 2010-02-04 | 2011-08-25 | New Japan Radio Co Ltd | ディプレッション型ｆｅｔ用バイアス印加回路 |
-
1997
- 1997-06-06 JP JP9165360A patent/JPH10341142A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008160660A (ja) * | 2006-12-26 | 2008-07-10 | Sony Corp | フロントエンド回路 |
| JP2011166221A (ja) * | 2010-02-04 | 2011-08-25 | New Japan Radio Co Ltd | ディプレッション型ｆｅｔ用バイアス印加回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050216 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050524 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050711 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060228 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060427 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20061128 |