JPH10341142A - 高周波スイッチ回路 - Google Patents
高周波スイッチ回路Info
- Publication number
- JPH10341142A JPH10341142A JP9165360A JP16536097A JPH10341142A JP H10341142 A JPH10341142 A JP H10341142A JP 9165360 A JP9165360 A JP 9165360A JP 16536097 A JP16536097 A JP 16536097A JP H10341142 A JPH10341142 A JP H10341142A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- fet
- switch element
- drain
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Waveguide Switches, Polarizers, And Phase Shifters (AREA)
- Electronic Switches (AREA)
Abstract
チ素子を選ぶことなく、安定した切換え動作が確保で
き、またオフ動作時のアイソレーションを改善する。 【解決手段】 増幅用トランジスタ(FET)3のドレ
インと接地との間に、電流制限用の抵抗18とスイッチ
素子20を直列に接続し、このスイッチ素子20を外部
からの制御信号により切り換えることにより、オートバ
イアス回路からFET3へ切替え用バイアスを供給す
る。これによれば、上記スイッチ素子20がオートバイ
アス回路に対し並列接続となり、このスイッチ素子20
が上記FET3のオン動作時にバイアス条件に影響しな
くなる。また、上記FET3のオフ動作時では、そのド
レインにオン動作時と略同一の電圧が印加されるので、
アイソレーション特性が改善される。
Description
路、特にマイクロ波等の高い周波数の信号を受信する受
信機等で用いられ、HEMT、FET等を用いた増幅用
トランジスタの動作状態を切り換えて、信号の切換えを
行う高周波スイッチ回路の構成に関する。
HEMT(High Electron Mobility Transistor)、F
ET(電界効果型トランジスタ)等の増幅器を利用した
ものがあり、これらの増幅器では、所定の特性を得るた
め、所定のドレイン電圧で所定のドレイン電流が流れる
ように、ゲート電圧を制御することになる。そして、こ
のドレイン電流が、HEMT、FET等の個々の特性の
バラツキや、温度条件によって変化しないように、オー
トバイアス回路が設けられている。
いた増幅器の構成が示されており、図において、入力端
子1と出力端子5の間に、DCカット用コンデンサ2,
4を介してHEMT、FET等の増幅用トランジスタ
(以下単にFETとする)3が配置される。また、この
FET3の動作状態を制御するオートバイアス回路とし
て、抵抗7〜10及び制御用トランジスタ(以下単にト
ランジスタとする)11が図示のように配置され、この
トランジスタ11のコレクタが上記FET3のゲートに
抵抗12を介して接続され、上記トランジスタ11のエ
ミッタが上記FET3のドレインに接続される。そし
て、このFET3のゲート及びトランジスタ11のコレ
クタ側に負電源(Vgg)13が接続され、FET3のド
レイン及びトランジスタ11のエミッタ側に正電源(V
DD)14が接続される。
11のベース−エミッタ間電圧VBEが一定となる点で回
路が安定する。即ち、正電源14の電圧VDDは、抵抗9
と10で分圧されて、上記トランジスタ11のベース電
圧VB として供給され、同時に上記正電源14から抵抗
8を介して電流ID2が流れるが、上記電流ID2による電
圧降下で決定されるエミッタ電圧VE が、上記ベース電
圧VB に対しトランジスタ11の例えばpn接合障壁電
位Vz(シリコンの場合、約0.6V)より小さい場合
は、トランジスタ11のコレクタ−エミッタ間はオフ
(非導通)状態となる。このとき、上記FET3のゲー
ト電圧Vgは負の電源13の電圧Vggに近づき、これに
よってFET3のドレイン電流ID1は減少し、抵抗8を
流れる電流ID2(≒ID1)も減少する。そして、エミッ
タ電圧VE が上昇することにより、ベース−エミッタ間
電圧VBEは大きくなり、上記障壁電位Vzに近づくこと
になる。
上記障壁電位約0.6Vより大きい場合には、トランジ
スタ11がオン状態となり、FET3のゲート電圧Vg
は正側に変化し、ドレイン電流ID1が増えることで、抵
抗8を流れる電流ID2も増え、抵抗8の電圧降下が大き
くなってエミッタ電圧VE が下がる。このようにして、
当該回路は、最終的に上記コレクタ−エミッタ間電圧V
BEが上記接合障壁電位Vzと一致した点で平衡状態とな
る。
状態を切り換えてスイッチとしても利用する場合の高周
波スイッチ回路の構成が示されている。図4の回路で
は、上記正電源14とオートバイアス回路との間に、M
OSFET等のスイッチ素子16を挿入しており、この
スイッチ素子16を外部からの制御信号でON/OFF
制御することにより、上記FET3のオン(導通)、オ
フ(非導通)を切り換えるようになっている。
4のスイッチ回路では、スイッチ素子16のオン動作時
の抵抗(内部抵抗)により、上記FET(増幅用トラン
ジスタ)3のドレイン電圧VD 、ドレイン電流ID が変
化し、この抵抗値が大きい場合には、図3で説明したオ
ートバイアス回路の機能が阻害される。従って、このス
イッチ素子16においては、オン時の抵抗が低く、また
この抵抗値の温度等による変化が少ないものを選ばなけ
ればならず、場合によってはバイアス回路に抵抗等の部
品を追加しなければならないという問題がある。
記スイッチ素子16がオフ状態であるため、ドレイン電
圧VD は0Vで、ゲート電圧Vgは負電源13の電圧V
ggと等しくなり、この負の電圧Vggが上記FET3のピ
ンチオフ電圧以下に設定されていれば、このFET3は
ピンチオフ状態となる。しかし、マイクロ波等の高い周
波数では、ピンチオフ状態のFET3のアイソレーショ
ンは、そのゲート−ドレイン間の空乏層容量で制限され
るため、ドレイン電圧VD が0Vでは、アイソレーショ
ンが必ずしも良好ではない。即ち、ドレイン電圧VD を
正電圧に設定できれば、アイソレーションの改善を図る
ことが可能となる。
れたもので、その目的は、抵抗値が小さく、温度等によ
る影響の少ないスイッチ素子を選ぶことなく、安定した
切換え動作が確保でき、しかもオフ動作時のアイソレー
ションを改善することができる高周波スイッチ回路を提
供することにある。
に、請求項1記載の発明に係る高周波スイッチ回路は、
高周波信号を増幅する増幅用トランジスタと、この増幅
用トランジスタの動作状態を制御用トランジスタを用い
て切り換えるオートバイアス回路と、を有する高周波増
幅回路であって、外部からのオンオフ信号により、上記
オートバイアス回路から上記増幅用トランジスタへ供給
されるバイアス電流を変化させるためのスイッチ素子及
び電流制限用抵抗を、上記増幅用トランジスタのドレイ
ン(電極)と接地との間に介挿し、この増幅用トランジ
スタをオン(導通)状態とオフ(非導通)状態に切り換
えてスイッチ動作させることを特徴とする。請求項2記
載の発明は、上記スイッチ素子のオン動作時の抵抗と上
記電流制限用抵抗は、このスイッチ素子のオン動作時に
上記制御用トランジスタのベース−エミッタ電圧が当該
トランジスタの障壁電位以下となる値に設定されている
ことを特徴とする。請求項3記載の発明は、上記増幅用
トランジスタをオフ動作させたとき、当該トランジスタ
のドレインに、オン動作時と略同一の電圧が印加される
ように構成したことを特徴とする。請求項4記載の発明
は、上記増幅用トランジスタのバイアス電流を制御する
回路素子が、バイアス電流の流れる経路に対し並列に接
続されていることを特徴とする。
オンオフ動作時では、当該スイッチ素子のオン抵抗と電
流制限用抵抗の存在によって制御用トランジスタのエミ
ッタ電圧が制御され、この制御用トランジスタのオンオ
フ動作で増幅用トランジスタがオンオフ動作することに
なる。そして、上記スイッチ素子は、オートバイアス回
路に対し並列接続とされているため、増幅用トランジス
タのオン時には当該スイッチ素子の存在がバイアス条件
に影響を与えることがない。従って、従来のように、抵
抗値の小さい、しかも温度等による影響の少ないスイッ
チ素子を選択することなく、安定した切換え動作を確保
することができる。
上記抵抗18に所定の電流が流れているため、この増幅
用トランジスタのドレインには、オン時とほぼ同一の正
の電圧が印加されることになる。従って、ドレイン電圧
が0Vとなる従来と比較すると、オフ動作時のアイソレ
ーションを良好に改善することが可能となる。
高周波スイッチ回路の構成が示されており、このスイッ
チ回路は、従来と同様に、入力端子1と出力端子5の間
に、DCカット用コンデンサ2,4を介してHEMT、
FET等の増幅用トランジスタ(以下単にFETとす
る)3を備えている。また、オートバイアス回路とし
て、抵抗7〜10及び制御用トランジスタ(以下単にト
ランジスタとする)11が図示のように配置され、この
トランジスタ11のコレクタが上記FET3のゲートに
抵抗12を介して接続され、上記トランジスタ11のエ
ミッタが上記FET3のドレインに接続される。
スタ11のコレクタ側に負電源(Vgg)13が接続さ
れ、FET3のドレイン及びトランジスタ11のエミッ
タ側に正電源(VDD)14が接続される。即ち、上記負
電源13に、例えば−2Vのピンチオフ電圧を印加し、
上記正の電源14に、希望するドレイン電圧VD (例え
ば+2V)以上の電圧VDDを印加する。そして、希望す
るドレイン電流をID 、上記抵抗8をR8 、抵抗9をR
9 、抵抗10をR10、また上記トランジスタ11の障壁
電位をVzとすると、VDD−R8 ×ID =VD 、{R10
/(R10+R9 )}×VDD=VD −Vzの式を満たすよ
うに、上記の各抵抗値を設定すれば、上記FET3は一
定のドレイン電流ID で安定動作することになる。
トランジスタ11のエミッタと接地(グランド電位)と
の間に、抵抗18とバイポーラトランジスタ等からなる
スイッチ素子20が直列に接続される。即ち、これらの
素子はオートバイアス回路のFET3に対するバイアス
電流の経路に対し並列に接続され、スイッチ素子20
は、外部からのオンオフ制御信号でオンオフ動作され
る。このスイッチ素子20としては、FET、MOSF
ET、PINダイオード、リレー等の一般的なスイッチ
素子を用いることができる。
20のオン抵抗値と共に、上記FET3の導通、非導通
状態を切り換えることができるような下記の値に設定さ
れる。即ち、上記スイッチ素子20のオン抵抗値をRon
とし、抵抗8,9,10の値をR8 ,R9 ,R10、そし
て抵抗18の値をR18とし、トランジスタ11の障壁電
位をVz(Siの場合、約0.6V)とすると、 [(Ron+R18)/(R8 +R18+Ron)−R10/(R
9 +R10)]×VDD < Vz を満たす抵抗値R18に設定される。
イッチ素子20のオンオフ動作で、上記トランジスタ1
1をオンオフ制御し、上記FET3のゲート電圧を変化
させて当該FET3をオン、オフの状態に切り換えるこ
とができ、またピンチオフ電圧により上記FET3がオ
フ状態となったときでも、このFET3のドレインに正
電源14からの正の電圧(例えば+2V)を印加するこ
とができる。
その作用を簡単に説明する。図1において、正電源14
の電圧VDDは、抵抗9と10で分圧されて、上記トラン
ジスタ11のベース電圧VB として供給されている。ま
ず、スイッチ素子20をオンした状態では、上記正電源
14から抵抗8を介して流れる電流ID2は、上記FET
3のドレイン電流ID1と上記抵抗18の電流Ix を加算
したもの(ID2=ID1+Ix )となる。そして、上記抵
抗8における電圧降下によりトランジスタ11のベース
−エミッタ間電圧VBEがその障壁電位Vz以下(VBE<
0.6V)になるだけの電流が上記の電流Ix のみで流
れれば、このトランジスタ11はオフされ、これによっ
て上記FET3では、そのゲートに負電源13から負の
電圧Vggが加わって、ピンチオフ状態となる。
は0となるが、この状態でも上記抵抗18には、上記電
流Ix に相当する電流が流れることになり、このFET
3のドレイン電圧VD は、オン時とほぼ同一の電圧(例
えば+2V)が印加されることになる。即ち、このFE
T3のオフ時でも、ドレインに正の電圧を与えることが
でき、これによってオフ動作時のアイソレーションを従
来に比べて改善することが可能となる。
ンチオフ電圧Vg=−2V)で使用する場合のアイソレ
ーション特性図が示されており、図示のグラフC1 がド
レイン電圧VD =0Vのとき(従来)の実測値、グラフ
C2 がドレイン電圧VD =+2Vのとき(本例)の実測
値である。この図から、実施形態例において、ドレイン
電圧VD をオン動作時と同じ+2Vに維持することによ
り、アイソレーション特性を改善できることが理解され
る。
をオフした状態では、上記抵抗8に流れる電流ID2はド
レイン電流ID1とほぼ等しくなり、この抵抗18とスイ
ッチ素子20がオートバイアス回路と並列に接続される
ため、その存在を無視できる状態となる。従って、図3
で説明したオートバイアス回路と同様にバイアスがFE
T3に供給される。そうすると、トランジスタ11のベ
ース電圧VB に対するエミッタ電圧VE の値が約0.6
Vより大きくなり、トランジスタ11がオン状態とな
る。そして、FET3ではそのゲート電圧Vgは正側に
変化して導通状態となり、ドレイン電流ID1が増え、こ
れによりトランジスタ11のエミッタ電圧VE が下が
り、上記コレクタ−エミッタ間電圧VBEが接合障壁電位
Vzと一致した点で平衡状態となる。
0は、FET3のオートバイアス回路と並列に接続され
るために、このFET3をオン動作状態で使用する場合
には、バイアス条件に殆ど影響を与えないことになる。
このため、上記のスイッチ素子20は、オン抵抗Ronに
おいてRon<(ドレイン電圧VD /ドレイン電流ID1)
を満たし、オフ抵抗Roff においてRoff >>(ドレイ
ン電圧VD /ドレイン電流ID1)を満たしていれば十分
である。従って、当該スイッチ素子20としては、一般
的な特性のバイポーラトランジスタでも十分であり、素
子の選択が容易となり、低コストのものを使用すること
が可能となる。
る場合、制御電圧のしきい値を決定するために、コンパ
レータICやオペアンプIC等が用いられており、例え
ばオープンコレクタタイプのコンパレータICの出力ト
ランジスタ等を上記のスイッチ素子20として利用する
ことも可能である。従って、この場合は、専用のスイッ
チ素子20を別個に配置する必要がないという利点があ
る。
外部からのオンオフ信号により、オートバイアス回路か
ら増幅用トランジスタへのバイアス電流を制御するため
のスイッチ素子及び電流制限用抵抗を、上記増幅用トラ
ンジスタのドレインと接地との間に介挿したので、簡単
な回路構成で高周波スイッチ回路を構成することができ
る。
ス回路に対し並列接続となるので、増幅用トランジスタ
のオン動作時にこのスイッチ素子の存在がバイアス条件
に影響を与えることがない。従って、抵抗値の小さい、
温度等による影響の少ないスイッチ素子を選択する必要
もなく、安定した切換え動作が確保される。しかも、ス
イッチ素子の選択が容易となることから、低コスト化を
図ることもできる。更に、このスイッチ素子として、高
周波スイッチ回路の制御回路として配置されているコン
パレータICの出力トランジスタ等を利用することも可
能であり、この場合は、別個のスイッチ素子を配置する
必要がなく、部品点数の削除ができるという利点があ
る。
は、そのドレインにオン動作時と略同一の電圧が印加さ
れることになり、従来に比較してアイソレーション特性
が改善されるという効果がある。
の構成を示す回路図である。
モード時のアイソレーション特性を従来との比較で示す
グラフ図である。
す回路図である。
路の構成を示す回路図である。
トランジスタ、11 … 制御用トランジスタ、13
… 負電源、 14 … 正電源、7,8,9,10,
12,18 … 抵抗、16,20 … スイッチ素
子。
Claims (4)
- 【請求項1】 高周波信号を増幅する増幅用トランジス
タと、 この増幅用トランジスタの動作状態を制御用トランジス
タを用いて安定化させるオートバイアス回路と、を有す
る高周波増幅回路であって、 外部からのオンオフ信号により、上記オートバイアス回
路から上記増幅用トランジスタへ供給されるバイアス電
流を変化させるためのスイッチ素子及び電流制限用抵抗
を、上記増幅用トランジスタのドレインと接地との間に
介挿し、この増幅用トランジスタをオン状態とオフ状態
に切り換えてスイッチ動作させるようにした高周波スイ
ッチ回路。 - 【請求項2】 上記スイッチ素子のオン動作時の抵抗と
上記電流制限用抵抗は、このスイッチ素子のオン動作時
に上記制御用トランジスタのベース−エミッタ電圧が当
該トランジスタの障壁電位以下となる値に設定されてい
ることを特徴とする上記請求項1記載の高周波スイッチ
回路。 - 【請求項3】 上記増幅用トランジスタをオフ動作させ
たとき、当該トランジスタのドレインに、オン動作時と
略同一の電圧が印加されるように構成したことを特徴と
する上記請求項1又は請求項2記載の高周波スイッチ回
路。 - 【請求項4】 上記増幅用トランジスタのバイアス電流
を制御する回路素子が、バイアス電流の流れる経路に対
し並列に接続されていることを特徴とする上記請求項1
乃至3記載の高周波スイッチ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9165360A JPH10341142A (ja) | 1997-06-06 | 1997-06-06 | 高周波スイッチ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9165360A JPH10341142A (ja) | 1997-06-06 | 1997-06-06 | 高周波スイッチ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10341142A true JPH10341142A (ja) | 1998-12-22 |
Family
ID=15810895
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9165360A Pending JPH10341142A (ja) | 1997-06-06 | 1997-06-06 | 高周波スイッチ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10341142A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008160660A (ja) * | 2006-12-26 | 2008-07-10 | Sony Corp | フロントエンド回路 |
JP2011166221A (ja) * | 2010-02-04 | 2011-08-25 | New Japan Radio Co Ltd | ディプレッション型fet用バイアス印加回路 |
-
1997
- 1997-06-06 JP JP9165360A patent/JPH10341142A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008160660A (ja) * | 2006-12-26 | 2008-07-10 | Sony Corp | フロントエンド回路 |
JP2011166221A (ja) * | 2010-02-04 | 2011-08-25 | New Japan Radio Co Ltd | ディプレッション型fet用バイアス印加回路 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5635823A (en) | Current detector circuit | |
US4949054A (en) | Temperature stable oscillator | |
US2955257A (en) | Transistor class b signal amplifier circuit | |
US4220877A (en) | Temperature compensated switching circuit | |
JPH06177733A (ja) | パワーmosfetの駆動回路 | |
KR101774686B1 (ko) | Rf 스위치 | |
JPH10341142A (ja) | 高周波スイッチ回路 | |
US20090066400A1 (en) | Circuit for Switching a Voltage-Controlled Transistor | |
US4001723A (en) | Oscillator circuits | |
US4220873A (en) | Temperature compensated switching circuit | |
JPH06252727A (ja) | Mos半導体素子の制御回路 | |
US5459428A (en) | Switch circuit for monolithic microwave integrated circuit device | |
KR860000906B1 (ko) | 샘플회로 | |
JP2973942B2 (ja) | プログラマブル基準電圧回路 | |
JP2639350B2 (ja) | 演算増幅器 | |
US5382837A (en) | Switching circuit for semiconductor device | |
US4467226A (en) | Darlington complementary circuit for preventing zero crossover distortion | |
JP2006059057A (ja) | カレントミラー回路 | |
US4317128A (en) | Two transistor switch | |
US6815779B1 (en) | Integrated circuit including protection against polarity inversion of the substrate potential | |
JP3657382B2 (ja) | 増幅用トランジスタの動作状態を切り換えるオートバイアス回路 | |
KR100324984B1 (ko) | 전원전압검출회로 | |
JPH0535624Y2 (ja) | ||
JP3864477B2 (ja) | 高周波回路 | |
JPH0746051A (ja) | Fetのバイアス回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050216 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050524 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050711 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060228 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060427 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20061128 |