JP2008160660A - フロントエンド回路 - Google Patents

Abstract

【課題】 各種のテレビ放送方式に対応できるフロントエンド回路のＩＣを提供する。
【解決手段】 テレビ放送の複数の受信バンドのそれぞれに対応した同調回路１２Ａ〜１２Ｃ、１４Ａ〜１４Ｃおよび高周波アンプ１３Ａ〜１３Ｃを設ける。受信信号を、同調回路１２Ａ〜１２Ｃに選択的に供給するスイッチ回路１１と、同調回路１４Ａ〜１４Ｃの出力を選択的に取り出すスイッチ回路１５とを設ける。スイッチ回路１５の出力が供給されるミキサ回路２１Ｉ、２１Ｑと、ミキサ回路２１Ｉ、２１Ｑに互いに直交する位相の局部発振信号ＳLOI、ＳLOQを供給するＰＬＬ３０とを設ける。ミキサ回路２１Ｉ、２１Ｑの各出力が供給される複素バンドパスフィルタ２４と、複素バンドパスフィルタ２４の出力を演算して中間周波信号ＳIFを出力する出力回路２５とを設ける。
【選択図】 図１

Description

この発明は、テレビ受信機のフロントエンド回路に関する。

テレビ受信機のフロントエンド回路（チューナ部）として、広い範囲にわたってチャンネルを切り換えられるようにしたものが考えられている。例えば、アンテナ入力を３つの受信バンドに分割し、それぞれの受信バンド用の高周波回路に選択的に電源電圧を供給するとともに、目的とするチャンネルに同調を行い、その同調出力をミキサ回路に供給するようにしたものがある。

また、ＩＣ化により部品点数を減らすとともに、中間周波数を受信周波数に比べてかなり低くした、いわゆるローＩＦコンバージョン方式としたり、局部発振周波数を受信周波数に等しくすることにより中間周波数をゼロとした、いわゆるダイレクトコンバージョン方式としたものもある。このローＩＦコンバージョン方式やダイレクトコンバージョン方式のものでは、イメージ妨害が悪化するので、Ｉ軸およびＱ軸の中間周波信号を形成し、位相処理によりイメージ妨害信号をキャンセルするようにしている。

なお、先行技術文献として例えば以下のものがある。
アメリカ合衆国特許第４８５１７９６号明細書 アメリカ合衆国特許第２００６０１８９２９０号明細書 特許２３６１５０９９号明細書 特表２００４−５３１９６７号明細書

ところが、上記のように、アンテナ入力を３つの受信バンドに分割して目的とするチャンネルに同調を行う方式では、非常に多くの部品を必要とし、しかも、トラッキング調整は同調回路の空芯コイルの形状を変えることにより行うため、小型化および低価格化に大きな障害を生じている。

その点、ＩＣ化した場合には、部品点数を減らすことができるが、広帯域の高周波アンプを採用したシステムでは、多チャンネル妨害特性の要求を満足させるために大きなダイナミックレンジが必要となり、低電圧化および低消費電力化と、利得および雑音指数ＮＦの特性とを両立させることが非常に困難である。

この発明は、以上のような問題点を解決しようとするものである。

この発明においては、
テレビ放送を複数の受信バンドに分割し、この複数の受信バンドのそれぞれに対応した同調回路および高周波アンプを有する複数の直列回路と、
受信信号を、上記複数の直列回路に選択的に供給する第１のスイッチ回路と、
この第１のスイッチ回路と連動し、上記複数の直列回路の出力を選択的に取り出す第２のスイッチ回路と、
この第２のスイッチ回路から出力される受信信号が供給される第１および第２のミキサ回路と、
この第１および第２のミキサ回路に互いに直交する位相の第１および第２の局部発振信号を供給するＰＬＬと、
上記第１および第２のミキサ回路の各出力が供給される複素バンドパスフィルタと、
この複素バンドパスフィルタの出力を演算して中間周波信号を出力する出力回路と
がＩＣ化され、
上記第１および第２のスイッチ回路の切り換えにより上記複数の受信バンドの切り換えを行うとともに、
この切り換えられた受信バンドにおいて、上記同調回路の同調周波数、および上記ＰＬＬから上記第１および第２のミキサ回路に供給される上記第１および第２の局部発振信号の周波数を変更して目的とするチャンネルの中間周波信号を得る
ようにしたフロントエンド回路
とするものである。

この発明によれば、広い周波数範囲に対して妨害特性を低下させることなく、より少ない部品点数で、フロントエンド回路を実現できる。そして、そのフロントエンド回路を１チップのＩＣで対応できる。さらに、デジタル放送およびアナログ放送の放送方式の違いや、世界的な地域による放送方式の違いに対して、１つのＩＣで対応することができる。

〔１〕 受信回路（全体）の例
テレビ放送に使用される周波数（チャンネル）は国によって様々であり、カラー方式にも、ＮＴＳＣ、ＰＡＬ、ＳＥＣＡＭなどがある。さらに、アナログ放送もあれば、デジタル放送もある。

そこで、テレビ放送の受信信号系を、テレビ放送を受信して中間周波信号を出力するフロントエンド回路と、そのフロントエンド回路の出力を処理してカラー映像信号および音声信号を出力するベースバンド処理回路とに分割することが考えられている。つまり、そのようにすることにより、テレビ放送の放送方式の違いに対処するものである。

そこで、まず、この発明を適用できるフロントエンド回路と、ベースバンド処理回路との一例についてそれぞれ説明する。

〔１−１〕 フロントエンド回路の例
図１は、各国のテレビ放送を、その放送形式にかかわらず受信できるフロントエンド回路の一例を示す。この例においては、それぞれの国のテレビ放送で使用されている周波数を、
(A) 46〜147ＭHz（ＶLバンド）
(B) 147〜401ＭHz（ＶHバンド）
(C) 401〜887ＭHz（Ｕバンド）
の３バンドに分割し、それぞれの受信バンドにおいて、周波数を目的とするチャンネルに対応して変更できるようにした場合である。

すなわち、図１において、鎖線で囲った部分１０が、そのフロントエンド回路を示し、これは１チップＩＣにＩＣ化されている。また、このＩＣ（フロントエンド回路）１０は、外部接続用の端子ピンＴ11〜Ｔ19を有する。

そして、テレビ放送の放送波信号がアンテナANTにより受信され、その受信信号が、端子ピンＴ11からスイッチ回路１１を通じてアンテナ同調回路１２Ａ〜１２Ｃに選択的に供給される。この場合、アンテナ同調回路１２Ａ〜１２Ｃは、上記(A)〜(C)項の受信バンドにそれぞれ対応するものであり、同調用コンデンサの容量をデジタルデータにより変更して同調周波数を変更し、この結果、目的とする周波数（チャンネル）の受信信号に同調するように構成されている。なお、詳細を後述する。

そして、これら同調回路１２Ａ〜１２Ｃからの受信信号が、高周波アンプ１３Ａ〜１３Ｃを通じ、さらに、段間同調回路１４Ａ〜１４Ｃを通じてスイッチ回路１５に供給される。このスイッチ回路１５は、スイッチ回路１１と連動して切り換えられるものであり、したがって、スイッチ回路１５からは目的とする受信バンドの受信信号ＳRXが取り出される。そして、この取り出された受信信号ＳRXがミキサ回路１２Ｉ、１２Ｑに供給される。

なお、同調回路１４Ａ〜１４Ｃも同調回路１２Ａ〜１２Ｃと同様に構成されているものであるが、同調回路１４Ａは復同調回路とされている。また、後述するように、同調回路１２Ａ〜１４Ｃの同調用コンデンサはＩＣ１０に内蔵され、同調用コイルはＩＣ１０に外付けとされている。

また、ＶＣＯ３１において、所定の周波数の発振信号が形成される。このＶＣＯ３１は、局部発振信号を形成するためのものであり、ＰＬＬ３０の一部を構成している。すなわち、ＶＣＯ３１の発振信号が可変分周回路３２に供給されて１／Ｎ（Ｎは正の整数）の周波数の信号に分周され、この分周信号が位相比較回路３３に供給される。さらに、外部から端子ピンＴ14を通じて信号形成回路３４にクロック（周波数は１〜２ＭHz程度）が供給されて所定の周波数ｆ34の信号に分周され、この分周信号が位相比較回路３３に基準信号として供給される。

そして、位相比較回路３３の比較出力がループフィルタ３５に供給されて可変分周回路３２の出力信号と、形成回路３４の出力信号との位相差に対応してレベルの変化する直流電圧が取り出され、この直流電圧がＶＣＯ３１に発振周波数ｆ31の制御電圧として供給される。なお、フィルタ３５には、端子ピンＴ15を通じて平滑用のコンデンサＣ11が外付けされる。

したがって、ＶＣＯ３１の発振周波数ｆ31は、
ｆ31＝Ｎ・ｆ34 ・・・ (1)
となるので、システム制御用のマイクロコンピュータ（図示せず）により分周比Ｎを制御すれば、ＶＣＯ３１の発振周波数ｆ31を変更することができる。例えば、周波数ｆ31は、受信バンドおよび受信周波数（受信チャンネル）に対応して1.8〜3.6ＧHzとされる。

そして、このＶＣＯ３１の発振信号が可変分周回路３６に供給されて１／Ｍ（例えば、Ｍ＝２、４、８、16、32）の周波数に分周され、この分周信号が分周回路３７に供給されて1/2の周波数で、かつ、位相が互いに直交する分周信号ＳLOI、ＳLOQに分周され、これら信号ＳLOI、ＳLOQがミキサ回路２１Ｉ、２１Ｑに局部発振信号として供給される。

ここで、
ｆLO：局部発振信号ＳLOI、ＳLOQの周波数
とすれば、
ｆLO＝ｆ31／（２Ｍ）
＝Ｎ・ｆ34／（２Ｍ）
＝ｆ34・Ｎ／（２Ｍ） ・・・ (2)
となる。したがって、分周比Ｍ、Ｎを変更することにより、局部発振周波数ｆLOを、所定の周波数ステップで広い範囲にわたって変更することができる。

また、
ＳRX：受信を希望する受信信号
ＳUD：イメージ妨害信号
とし、簡単のため、
ＳRX＝ＥRX・sinωRXｔ
ＥRX：受信信号ＳRXの振幅
ωRX＝２πｆRX
ｆRX：受信信号ＳRXの中心周波数
ＳUD＝ＥUD・sinωUDｔ
ＥUD：イメージ妨害信号ＳUDの振幅
ωUD＝２πｆUD
ｆUD：イメージ妨害信号ＳUDの中心周波数
とする。

さらに、局部発振信号ＳLOI、ＳLOQについて、
ＳLOI＝ＥLO・sinωLOｔ
ＳLOQ＝ＥLO・cosωLOｔ
ＥLO：信号ＳLOI、ＳLOQの振幅
ωLO＝２πｆLO
とする。

ただし、このとき、
ωIF＝２πｆIF
ｆIF：中間周波数。例えば、４〜5.5ＭHz（放送方式により変更する）
とすれば、アッパーヘテロダイン方式の場合には、
ｆRX＝ｆLO−ｆIF
ｆUD＝ｆLO＋ｆIF
である。

したがって、ミキサ回路２１Ｉ、２１Ｑからは、次のような信号ＳIFI、ＳIFQが出力される。すなわち、
ＳIFI＝（ＳRX＋ＳUD）×ＳLOI
＝ＥRX・sinωRXｔ×ＥLO・sinωLOｔ
＋ＥUD・sinωUDｔ×ＥLO・sinωLOｔ
＝α｛cos（ωRX−ωLO）ｔ−cos（ωRX＋ωLO）ｔ｝
＋β｛cos（ωUD−ωLO）ｔ−cos（ωUD＋ωLO）ｔ｝
ＳIFQ＝（ＳRX＋ＳUD）×ＳLOQ
＝ＥRX・sinωRXｔ×ＥLO・cosωLOｔ
＋ＥUD・sinωUDｔ×ＥLO・cosωLOｔ
＝α｛sin（ωRX＋ωLO）ｔ＋sin（ωRX−ωLO）ｔ｝
＋β｛sin（ωUD＋ωLO）ｔ＋sin（ωUD−ωLO）ｔ｝
α＝ＥRX・ＥLO／２
β＝ＥUD・ＥLO／２
の信号ＳIFI、ＳIFQが取り出される。

そして、これら信号ＳIFI、ＳIFQが、映像中間周波信号および音声中間周波信号の占有帯域幅（例えば、６〜８ＭHz）に比べて広帯域のローパスフィルタ２２に供給され、この結果、ローパスフィルタ２２において、和の角周波数（ωRX＋ωLO）、（ωUD＋ωLO）の信号成分（および局部発振信号ＳLOI、ＳLOQ）が除去され、ローパスフィルタ２２からは、
ＳIFI＝α・cos（ωRX−ωLO）ｔ＋β・cos（ωUD−ωLO）ｔ
＝α・cosωIFｔ＋β・cosωIFｔ ・・・ (3)
ＳIFQ＝α・sin（ωRX−ωLO）ｔ＋β・sin（ωUD−ωLO）ｔ
＝−α・sinωIFｔ＋β・sinωIFｔ ・・・ (4)
が取り出される。

そして、これら信号ＳIFI、ＳIFQが、後述する振幅位相補正回路２３を通じて複素バンドパスフィルタ（ポリフェイズ・バンドパスフィルタ）２４に供給される。この複素バンドパスフィルタ２４は、
(a) バンドパスフィルタの周波数特性を有する。
(b) 移相特性も有し、信号ＳIFIを値φ（φは任意の値）だけ移相する。
(c) 同じく、信号ＳIFQを値（φ−90°）だけ移相する。
(d) 周波数軸上において、零周波数に対して対称の周波数ｆ0と周波数−ｆ0とを中心周波数とする２つのバンドパス特性を有するものであり、入力信号の相対位相によりこれを選択することができる。
の特性を有するものである。

したがって、複素バンドパスフィルタ２４において、上記(b)、(c)項により信号ＳIFQが信号ＳIFIに対して90°遅相され、
ＳIFI＝α・cosωIFｔ＋β・cosωIFｔ ・・・ (5)
ＳIFQ＝−α・sin（ωIFｔ−90°）＋β・sin（ωIFｔ−90°）
＝α・cosωIFｔ−β・cocωIFｔ ・・・ (6)
とされる。つまり、信号ＳIFIと、信号ＳIFQとの間では、信号成分α・cosωIFｔは互いに同相であり、信号成分β・cocωIFｔは互いに逆相である。

そして、この信号ＳIFI、ＳIFQがレベル補正用のアンプ２５に供給されて信号ＳIFIと信号ＳIFQとが加算され、レベル補正アンプ２５からは以下のような信号ＳIFが取り出される。

すなわち、
ＳIF＝ＳIFI＋ＳIFQ
＝２α・cosωIFｔ
＝ＥRX・ＥLO・cosωIFｔ ・・・ (7)
が取り出される。この取り出された信号ＳIFは、信号ＳRXをアッパーヘテロダイン方式で受信したときの中間周波信号にほかならない。そして、この中間周波信号ＳIFには、イメージ妨害信号ＳUDは含まれていない。なお、振幅位相補正回路２３は、この(7)式が十分に成立するように、すなわち、イメージ妨害信号ＳUDが最小となるように、信号ＳIFI、ＳIFQの振幅および位相を補正するものである。

さらに、このとき、レベル補正用のアンプ２５において、放送方式の違いにより信号ＳIFI、ＳIFQのレベルが異なっても、後述するＡＧＣ特性（特に、ＡＧＣの開始レベル）などが変化しないように、信号ＳIFのレベルが補正される。

そして、この中間周波信号ＳIFが、ＡＧＣ用の可変利得アンプ２６を通じ、さらに、直流分のカット用およびエリアジング用のバンドパスフィルタ２７を通じて端子ピンＴ12に出力される。

したがって、分周比Ｍ、Ｎを変更すれば、(2)式にしたがって目的とする周波数（チャンネル）を選択することができ、端子ピンＴ12に出力された中間周波信号ＳIFを放送方式に対応して復調すれば、目的とする放送を視聴することができることになる。

こうして、このフロントエンド回路１０のよれば、46〜887ＭHzという広い周波数範囲に対して、１チップＩＣで対応できる。また、広い周波数範囲に対して妨害特性を低下させることなく、より少ない部品点数で、フロントエンド回路１０を実現できる。さらに、デジタル放送およびアナログ放送の放送方式の違いや、世界的な地域による放送方式の違いに対して、１つのフロントエンド回路１０で対応することができる。

また、クロック信号の高調波などによる受信妨害が少なくなり、結果として受信感度が上昇する。さらに、ＰＬＬ３０は、コンデンサＣ11を除き、すべての回路部品がオンチップ化ができるので、外乱に強く、妨害発生の少ないＰＬＬとすることができる。また、高周波アンプ１３Ａ〜１３Ｃには、同調回路１４Ａ〜１４Ｃがそれぞれ接続されるだけなので、負荷が軽く、高周波アンプ１３Ａ〜１３Ｃを低歪みとすることができる。

〔１−１−１〕 ＡＧＣの例
ＡＧＣ電圧ＶAGCが後述するベースバンド処理回路において形成され、このＡＧＣ電圧ＶAGCが端子ピンＴ16を通じてＡＧＣ用の可変利得アンプ２６にその利得の制御信号として供給される。したがって、これにより通常のＡＧＣが行われる。

また、例えば、目的とする受信信号ＳRXのレベルが大きすぎたり、受信信号ＳRXに大きなレベルの妨害波信号が混在している場合には、上記の通常のＡＧＣでは対応しきれなくなる。そこで、ローパスフィルタ２２から出力される信号ＳIFI、ＳIFQがレベル検出回路４１に供給され、ＡＧＣ用アンプ２６においてＡＧＣを行う以前の信号ＳIFI、ＳIFQのレベルが所定値を越えたか否かが検出される。そして、この検出信号と、端子ピンＴ16のＡＧＣ電圧ＶAGCとが加算回路４２に供給され、その加算出力が形成回路４３に供給されて遅延ＡＧＣ電圧ＶDAGCが形成され、この遅延ＡＧＣ電圧ＶDAGCが高周波アンプ１３Ａ〜１３Ｃに利得の制御信号として供給され、遅延ＡＧＣが行われる。

したがって、希望する受信信号の強さと、受信を希望しない多くの信号の強さとのＤ／Ｕから最適なＡＧＣ動作ができるので、デジタル放送とアナログ放送、あるいはそれらが混在していても、希望する放送を良好に受信することができる。

〔１−１−２〕 テスト用・調整用電圧の例
ローパスフィルタ２２から出力される信号ＳIFI、ＳIFQがリニア検波回路４４に供給され、検波および平滑されることにより信号ＳIFI、ＳIFQのレベルを示す直流電圧Ｖ44とされ、この電圧Ｖ44が端子ピンＴ13に出力される。

この端子ピンＴ13に出力された直流電圧Ｖ44は、フロントエンド回路１０のテスト時や調整時などに使用される。例えば、入力信号（受信信号）のレベルを広い周波数範囲にわたってチェックするときに使用することができ、すなわち、狭帯域の中間周波フィルタを通した出力と違い、アンテナ端子ピンＴ11からミキサ回路２１Ｉ、２１Ｑまでの信号ラインについて広帯域の減衰特性を直接チェックすることができる。

また、アンテナ同調回路１２Ａ〜１２Ｃおよび段間同調回路１４Ａ〜１４Ｃを調整する場合には、入力テスト信号をアンテナ端子ピンＴ11に加え、端子ピンＴ16に供給されるＡＧＣ電圧ＶAGCを所定値に固定すれば、直流電圧Ｖ44の変化からトラッキング調整を行うことができる。さらに、フロントエンド回路１０の各機能の調整や特性の測定がデジタルデータにより行うことができ、自動調整および自動測定ができる。

〔１−１−３〕 定電圧回路
ＩＣ１０には、定電圧回路５３が設けられ、端子ピンＴ17から電源電圧＋ＶCCが供給される。この定電圧回路５３は、ＰＮ接合のバンドギャップを利用して電源電圧＋ＶCCから所定の値の定電圧を形成するものであり、その形成された定電圧はＩＣ１０のそれぞれの回路に供給される。なお、定電圧回路５３の出力電圧は微調整可能とされる。

したがって、各回路をＭＯＳ−ＦＥＴにより構成した場合でも、それらの回路に供給される電圧を高めに設定することができ、ＭＯＳ−ＦＥＴの性能を最大限に引き出すことができる。

〔１−１−４〕 初期設定
上述の振幅位相補正回路２３の補正量、複素バンドパスフィルタ２４の中心周波数および通過帯域幅、レベル補正用アンプ２５の利得は、受信するテレビ放送の放送方式に対応する必要があるので、可変とされるとともに、外部から設定できるようにされている。例えば、複素バンドパスフィルタ２４の中心周波数は3.8〜5.5ＭHz、通過帯域は5.7〜８ＭHzの範囲で可変とされている。

そして、組み立て時や工場出荷時などに、これら回路２３〜２５の設定値が、端子ピンＴ18から不揮発性メモリ５１に書き込まれる。また、同調回路１２Ａ〜１２Ｃ、１４Ａ〜１４Ｃのトラッキング用のデータ（同調周波数を微調整するデータ）や定電圧回路５３の出力電圧を微調整するデータも、同様に端子ピンＴ18から不揮発性メモリ５１に書き込まれる。したがって、それぞれの回路の特性を、受信するテレビ放送の放送方式に対応したものに設定することができる。

〔１−１−５〕 使用時の動作
このＩＣ１０を使用した受信機の電源が投入されたときも、不揮発性メモリ５１の設定値がバッファメモリ５２にコピーされ、このコピーされた設定値が回路１２Ａ〜１２Ｃ、１４Ａ〜１４Ｃ、２３〜２５、５３のそれぞれにデフォルト値として供給される。

そして、ユーザがチャンネルを選択したときには、そのためのデータが、システム制御用のマイクロコンピュータ（図示せず）から端子ピンＴ19を通じてバッファメモリ５２に供給されていったん保存され、この保存されたデータがスイッチ回路１１、１５、同調回路１２Ａ〜１２Ｃ、１４Ａ〜１４Ｃ、可変分周回路３２、３６に供給され、目的とするチャンネル（周波数）を含む受信バンドが選択されるとともに、その選択された受信バンドにおいて、目的とするチャンネルが選択される。

〔１−１−６〕 まとめ
図１に示すフロントエンド回路１０によれば、(A)〜(C)項に示すように、46〜887ＭHzの周波数帯におけるテレビ放送を受信することができる。そして、そのとき、複素バンドパスフィルタ２４の中心周波数および通過帯域幅が可変とされているの、国内の地上デジタルテレビ放送や地上アナログテレビ放送だけでなく、国外のデジタルテレビ放送やアナログテレビ放送にも対応できる。

〔１−２〕 ベースバンド処理回路の例
図２は、ベースバンド処理回路の一例を示し、これはフロントエンド回路１０から出力される中間周波信号ＳIFを処理してカラー映像信号および音声信号を出力するものである。すなわち、図２において、鎖線で囲った部分６０が、そのベースバンド処理回路を示し、これは１チップＩＣにＩＣ化されている。また、このＩＣ（ベースバンド処理回路）６０は、外部接続用の端子ピンＴ61〜Ｔ67を有する。

そして、フロントエンド回路１０の端子ピンＴ12から出力された中間周波信号ＳIFが、端子ピンＴ61からＡ／Ｄコンバータ回路６１に供給されてデジタル中間周波信号にＡ／Ｄ変換され、このデジタル中間周波信号ＳIFが、フィルタ６２により不要な周波数成分を除去される。

そして、デジタルテレビ放送の受信時には、フィルタ６２からのデジタル中間周波信号ＳIFが復調回路６３に供給されてベースバンドのデジタル信号が復調されて取り出され、この復調出力がエラー訂正回路６４に供給されてエラー訂正されたデータストリームとされ、このデータストリームが端子ピンＴ62に出力される。したがって、この端子ピンＴ62の信号を、その放送方式にしたがってデコードすれば、もとのカラー映像信号および音声信号を得ることができる。

また、アナログテレビ放送の受信時には、フィルタ６２からのデジタル中間周波信号ＳIFが映像中間周波フィルタ７１に供給されてデジタル映像中間周波信号が取り出され、この信号がゴースト除去回路７２においてゴースト成分が除去されてから復調回路７３に供給されてデジタルカラー映像信号が復調される。そして、このデジタ信号がＤ／Ａコンバータ回路７４に供給されてアナログカラー映像信号にＤ／Ａ変換され、このカラー映像信号が端子ピンＴ63に出力される。

さらに、アナログテレビ放送の受信時には、フィルタ６２からのデジタル中間周波信号ＳIFが音声中間周波フィルタ８１に供給されてデジタル音声中間周波信号が取り出され、この信号が復調回路８２に供給されてデジタル音声信号が復調される。そして、このデジタ音声信号がＤ／Ａコンバータ回路８４に供給されて左および右チャンネルの音声信号にＤ／Ａ変換され、これら音声信号が端子ピンＴ64、Ｔ65に出力される。

また、ＡＧＣ電圧形成回路９１においてＡＧＣ電圧ＶAGCが形成され、このＡＧＣ電圧ＶAGCが端子ピンＴ67に出力されてフロントエンド回路１０の端子ピンＴ16に供給され、上記のように通常のＡＧＣおよび遅延ＡＧＣが行われる。

さらに、クロック形成回路９２において、所定の周波数のクロックが形成され、このクロックがベースバンド処理回路６０の各部に供給されるとともに、端子ピンＴ66を通じて、さらに、フロントエンド回路１０の端子ピンＴ14を通じて信号形成回路３４に供給される。

したがって、クロックの高調波などによる受信妨害が少なくなり、結果として受信感度が上昇する。

〔２−１〕 高周波段の例
図３は、フロントエンド回路１０におけるスイッチ回路１１からスイッチ回路１５までの高周波信号系の一例を示す。なお、この高周波信号系もバランス型に構成されている。

すなわち、アンテナANTの受信信号が、バランBLNにより平衡な受信信号とされてから端子ピンＴ11、Ｔ11を通じてスイッチ回路１１に供給される。このスイッチ回路１１は、具体例を後述するが、等価的に図１に示すように構成され、端子ピンＴ11、Ｔ11を通じて供給された受信信号をアンテナ同調回路１２Ａ〜１２Ｃに選択的に供給するものである。

このため、スイッチ回路１１の第１の出力端ＴAが、高周波アンプ１３Ａの入力端に接続されるとともに、その第１の出力端ＴAと高周波アンプ１３Ａの入力端との間の信号ラインに、アンテナ同調回路１２Ａが並列接続される。この場合、同調回路１２Ａは、同調用コイルＬ12Aが端子ピンを通じてＩＣ１０に外付けされるとともに、同調用コンデンサＣ12AがＩＣ１０に内蔵されて構成される。なお、後述するように、コンデンサＣ12Aの容量はデジタルデータにより変更されて同調周波数が変更される。

さらに、高周波アンプ１３Ａの出力端が、同調用コンデンサＣ143、Ｃ144を通じて入力バッファ回路１５Ａの入力端に接続されるとともに、高周波アンプ１３Ａの出力端に、同調用コイルＬ141および同調用コンデンサＣ141が並列接続され、入力バッファ回路１５Ａの入力端に、同調用コイルＬ142および同調用コンデンサＣ142が並列接続されて、段間同調回路１４Ａが復同調形式に構成される。

なお、このとき、コイルＬ141、Ｌ142は、端子ピンを通じてＩＣ１０に外付けされる。また、コンデンサＣ141〜Ｃ144は、ＩＣ１０に内蔵されるとともに、それらの容量はデジタルデータにより変更されて同調周波数が変更される。こうして、(A)項に示すＶLバンドの高周波段が構成される。

さらに、スイッチ回路１１の第２の出力端ＴBが、高周波アンプ１３Ｂの入力端に接続されるとともに、その第２の出力端ＴBと高周波アンプ１３Ｂの入力端との間の信号ラインに、アンテナ同調回路１２Ｂが並列接続される。

また、高周波アンプ１３Ｂの出力端が入力バッファ回路１５Ｂの入力端に接続されるとともに、これらの間の信号ラインに、同調用コイルＬ14Bおよび同調用コンデンサＣ14Bが並列接続されて、段間同調回路１４Ｂが構成される。なお、このとき、コイルＬ12B、Ｌ14Bは端子ピンを通じてＩＣ１０に外付けされ、コンデンサＣ12B、Ｃ14BはＩＣ１０に内蔵されるとともに、それらの容量はデジタルデータにより変更されて同調周波数が変更される。こうして、(B)項に示すＶHバンドの高周波段が構成される。

さらに、スイッチ回路１１の第３の出力端ＴCが、高周波アンプ１３Ｃを通じて入力バッファ回路１５Ｃの入力端に接続されるとともに、高周波アンプ１３Ｃの入力端アンテナ同調回路１２Ｃが並列接続され、入力バッファ回路１４Ｃの入力端に段間同調回路１４Ｃが並列接続される。この場合、同調回路１２Ｃは、同調用コイルＬ12Cが端子ピンを通じてＩＣ１０に外付けされるとともに、同調用コンデンサＣ12CがＩＣ１０に内蔵されて構成される。また、同調回路１４Ｃは、同調用コイルＬ14Cが端子ピンを通じてＩＣ１０に外付けされ、同調用コンデンサＣ14CがＩＣ１０に内蔵されて構成される。こうして、(C)項に示すＵバンドの高周波段が構成される。

そして、入力バッファ回路１５Ａ〜１５Ｃの出力端が接続点Ｐ15、Ｐ15に共通に接続されるとともに、ミキサ回路２１Ｉ、２１Ｑの入力端に接続される。また、形成回路４３から高周波アンプ１３Ａ〜１３Ｃに遅延ＡＧＣ電圧ＶDAGCが供給される。

さらに、バッファメモリ５２からスイッチ回路１１に受信バンドの切り換え信号ＳBANDが供給されるとともに、この切り換え信号ＳBANDが、入力バッファ回路１５Ａ〜１５Ｃにそれらの動作の許可・禁止の制御信号として供給され、入力バッファ回路１５Ａ〜１５Ｃは、スイッチ回路１１の切り換えに連動して制御される。つまり、入力バッファ回路１５Ａ〜１５Ｃにより、スイッチ回路１５が構成される。

このような構成によれば、切り換え信号ＳBANDにより、例えば(A)項に示すＶLバンドの受信が選択されている場合には、スイッチ回路１１から同調回路１２Ａに受信信号が供給されるとともに、入力バッファ回路１５Ａの動作が許可されるが、同調回路１２Ｂ、１２Ｃに受信信号は供給されず、かつ、入力バッファ回路１５Ｂ、１５Ｃは動作が禁止される。

したがって、(A)項に示すＶLバンドの受信が可能となり、同調回路１２Ａ、１４Ａにより選択されたチャンネル（周波数）が接続点Ｐ15、Ｐ15に出力され、ミキサ回路２１Ｉ、２１Ｑに供給される。そして、(B)項および(C)項の受信バンドについても同様の動作が行われる。

こうして、図３に示す高周波段によれば、(A)〜(C)項の受信バンドが選択されるとともに、その選択された受信バンドにおけるチャンネルを選択することができる。そして、この場合、高周波アンプ１３Ａ〜１３Ｃには、同調回路１４Ａ〜１４Ｃがそれぞれ接続されるだけなので、負荷が軽く、高周波アンプ１３Ａ〜１３Ｃを低歪みとすることができる。

〔２−２〕 スイッチ回路１１の構成例
図４は、スイッチ回路１１の具体的な構成例を示す。この例においては、スイッチ回路１１は、信号ラインをオンオフ制御する３つのスイッチ回路１１Ａ〜１１Ｃから構成され、これらスイッチ回路１１Ａ〜１１Ｃが、端子ピンＴ11、Ｔ11と、同調回路１２Ａ〜１２Ｃとの間の信号ラインにそれぞれ直列に接続される。なお、以下においては、ＮチャンネルのＭＯＳ−ＦＥＴもＰチャンネルのＭＯＳ−ＦＥＴも、簡単のため単に「ＦＥＴ」と呼び、必要に応じてＮチャンネルとＰチャンネルとを区別して呼ぶものとする。

すなわち、図４において、端子ピンＴ11、Ｔ11が、コンデンサＣ11、Ｃ12を通じて、さらに、ＮチャンネルのＦＥＴ（Ｑ11、Ｑ12）のドレイン・ソース間（あるいはソース・ドレイン間）を通じて、スイッチ回路１１の第１の出力端ＴA、ＴAに接続される。なお、出力端ＴA、ＴAは、図３に示すように、アンテナ同調回路１２Ａが接続されるとともに、高周波アンプ１３Ａの入力端に接続される。

また、ＦＥＴ（Ｑ11）のゲートと、ＦＥＴ（Ｑ12）のゲートとの間に、抵抗器Ｒ11、Ｒ12が直列接続されるとともに、ＦＥＴ（Ｑ11、Ｑ12）のゲートと接地との間に、ＮチャンネルのＦＥＴ（Ｑ13、Ｑ14）のドレイン・ソース間が接続される。さらに、ＦＥＴ（Ｑ11、Ｑ12）のバックゲートがそれらのソースに接続され、ＦＥＴ（Ｑ13、Ｑ14）のゲートが、抵抗器Ｒ13、Ｒ14を通じてＦＥＴ（Ｑ11、Ｑ12）のドレインに接続される。

さらに、ＦＥＴ（Ｑ11、Ｑ12）のソースと、ゲートとの間に、所定の容量のコンデンサＣ13、Ｃ14が接続され、ＦＥＴ（Ｑ11、Ｑ12）のソースと接地との間に、抵抗器Ｒ15、Ｒ16が接続される。

さらに、バッファメモリ５２から出力される受信バンドの切り換え信号ＳBANDは、上記(A)〜(C)項に対応して切り換え信号ＳWA〜ＳWCから構成され、そのうちの切り換え信号ＳWAが、抵抗器Ｒ11、Ｒ12の接続中点に供給されるとともに、コンプリメンタリ接続のＦＥＴ（Ｑ15、Ｑ16）により構成されたインバータ１１１を通じてＦＥＴ（Ｑ13、Ｑ14）のゲートに供給される。また、スイッチ回路１１Ｂ、１１Ｃもスイッチ回路１１Ａと同様に構成され、切り換え信号ＳWB、ＳWCが供給される。

なお、コンデンサＣ11、Ｃ12は、そのスイッチ回路がオンオフ処理する受信信号ＳRXの最低周波数に対して最小限の損失で、その受信信号ＳRXを通過させることができる最小の容量とされる。

このような構成によれば、バッファメモリ５２からスイッチ回路１１Ａに供給される受信バンドの切り換え信号ＳWAが“Ｌ”レベルの場合には、これが抵抗器Ｒ11、Ｒ12を通じてＦＥＴ（Ｑ11、Ｑ12）のゲートに供給されるので、これらＦＥＴ（Ｑ11、Ｑ12）はオフとなる。また、切り換え信号ＳWAはインバータ１１１により反転されてＦＥＴ（Ｑ13、Ｑ14）のゲートに供給されるので、ＦＥＴ（Ｑ13、Ｑ14）はオンとなる。この結果、端子ピンＴ11、Ｔ11に供給された受信信号ＳRXはＦＥＴ（Ｑ11〜Ｑ14）により阻止され、出力端ＴA、ＴAには出力されない。

しかし、受信バンドの切り換え信号ＳWAが“Ｈ”レベルの場合には、これが抵抗器Ｒ11、Ｒ12を通じてＦＥＴ（Ｑ11、Ｑ12）のゲートに供給されるので、これらＦＥＴ（Ｑ11、Ｑ12）はオンとなる。また、切り換え信号ＳWAはインバータ１１１により反転されてＦＥＴ（Ｑ13、Ｑ14）のゲートに供給されるので、ＦＥＴ（Ｑ13、Ｑ14）はオフとなる。この結果、端子ピンＴ11、Ｔ11に供給された受信信号ＳRXは、ＦＥＴ（Ｑ11、Ｑ12）を通じて出力端ＴA、ＴAに出力される。

そして、スイッチ回路１１Ｂ、１１Ｃも切り換え信号ＳWB、ＳWCにより同様にオンオフ制御され、その結果、受信信号ＳRXの出力が制御される。したがって、スイッチ回路１１Ａ〜１１Ｃは、等価的に図１に示す１回路３接点のスイッチ回路１５と同等となり、バランBLNから端子ピンＴ11、Ｔ11に供給された受信信号ＳRXを、同調回路１２Ａ〜１２Ｃに選択的に供給することができる。

そして、この場合、ＦＥＴ（Ｑ11〜Ｑ16）は、例えば図５Ａに示すような構造とされるので、図５Ｂに示すように寄生ダイオードＤPR、ＤPRを生じるが、受信信号ＳRXのレベルが大きい場合でも、その寄生ダイオードＤPR、ＤPRの影響を逃れることができる。

すなわち、図５Ａの左側はＮチャンネルのＦＥＴの構造を示し、右側はＰチャンネルのＦＥＴの構造を示すものであり、ＮチャンネルのＦＥＴにおいては、Ｐ形のサブストレート１０１に、Ｎ形のアイソレーション層１０２が島状に形成されるとともに、このアイソレーション層１０２にＰ形の領域１０３が形成される。また、このとき、アイソレーション層１０２にＮ+領域１０４が形成され、このＮ+領域１０４に逆バイアス電圧＋ＶNが供給され、Ｐ形領域１０３はサブストレート１０１から絶縁される。

さらに、Ｐ形領域１０３にＮ+形の領域１０５、１０６が形成されてドレイン端子Ｄおよびソース端子Ｓが引き出されるとともに、領域１０５と領域１０６との間の表面に絶縁層１０７が形成され、この絶縁層１０７の表面にゲート電極１０８が形成され、ゲート端子Ｇが引き出される。また、Ｐ形領域１０３にＰ+領域１０９が形成され、このＰ+領域１０９からバックゲート端子ＢＧが引き出される。

また、ＰチャンネルのＦＥＴにおいては、Ｐ形のサブストレート１０１に、Ｎ形の領域１１３が形成され、このＮ形領域１１３にＰ+形の領域１１５、１１６が形成されてドレイン端子Ｄおよびソース端子Ｓが引き出される。さらに、領域１１５と領域１１６との間の表面に絶縁層１１７が形成され、この絶縁層１１７の表面にゲート電極１１８が形成され、ゲート端子Ｇが引き出される。また、Ｎ形領域１１３にＰ+領域１１９が形成され、このＰ+領域１１９からバックゲート端子ＢＧが引き出される。

したがって、ＮチャンネルのＦＥＴにおいては、領域１０３と領域１０５、１０６との間にＰＮ接合を生じるので、結果として、図５Ｂに示すように、バックゲートとドレインおよびソースとの間に、寄生ダイオードＤPR、ＤPRを生じる。また、ＰチャンネルのＦＥＴにおいても、同様に寄生ダイオードＤPR、ＤPRを生じる。

このため、スイッチ回路１１Ａに供給される受信信号ＳRXのレベルが大きい場合には、寄生ダイオードＤPR、ＤPRがオンになってしまうことがある。

しかし、図４に示すスイッチ回路１１Ａ（〜１１Ｃ）においては、ＦＥＴ（Ｑ11、Ｑ12）がオフの場合には、ＦＥＴ（Ｑ11、Ｑ12）のドレインは、インバータ１１１および抵抗器Ｒ13を通じて“Ｈ”レベルであるとともに、ソースは抵抗器Ｒ15、Ｒ16により接地電位なので、寄生ダイオードＤPR、ＤPRは十分な大きさの電圧により逆バイアスされるので、スイッチ回路１１Ａに大きなレベルの受信信号ＳRXが供給されても、寄生ダイオードＤPR、ＤPRがオンとなることはない。

また、ＦＥＴ（Ｑ11、Ｑ12）がオンの場合には、寄生ダイオードＤPR、ＤPRはＦＥＴ（Ｑ11、Ｑ12）のオン抵抗によりシャントされるとともに、このとき、ＦＥＴ（Ｑ11、Ｑ12）のオン抵抗は十分に小さいので、スイッチ回路１１Ａに大きなレベルの受信信号ＳRXが供給されても、寄生ダイオードＤPR、ＤPRを無視できる。

したがって、受信信号ＳRXのレベルが大きい場合でも、ＦＥＴ（Ｑ11、Ｑ12）に生じている寄生ダイオードＤPR、ＤPRの影響を逃れることができる。

また、コンデンサＣ13、Ｃ14が接続されているので、ＦＥＴ（Ｑ11、Ｑ12）がオンのとき、それらのゲートはソースと交流的に同電位となり、ＦＥＴ（Ｑ11、Ｑ12）のオン抵抗が、通過する受信信号ＳRXにより変動することがなく、歪みの発生を抑えることができる。

なお、したがって、コンデンサＣ13、Ｃ14の接続は、ＦＥＴ（Ｑ11、Ｑ12）のドレイン・ゲート間であってもよい。

〔２−３〕 ミキサ回路２１Ｉ、２１Ｑの入力回路のアウトライン
詳細は後述するが、ミキサ回路２１Ｉ、２１Ｑは、スイッチング回路と、バッファアンプとからパッシブタイプに構成されているものである。このため、例えば図６に示すように、ミキサ回路２１Ｉ、２１Ｑには、定電圧回路５３から所定の基準電圧ＶSが供給されるが、ミキサ回路２１Ｉ、２１Ｑに供給される受信信号ＳRXの直流電位は、その基準電圧ＶSに等しくする必要がある。

このため、ミキサ回路２１Ｉ、２１Ｑの入力回路が、例えば図６に示すように構成される。すなわち、上述のように、入力バッファ回路１５Ａ〜１５Ｃの出力端が互いに共通に接続されて１対の接続点Ｐ15、Ｐ15とされるとともに、バッファメモリ５２から入力バッファ回路１５Ａ〜１５Ｃに受信バンドの切り換え信号ＳWA〜ＳWCが供給され、目的とする受信バンドにおける目的とするチャンネルの受信信号ＳRXが、共通接続点Ｐ15、Ｐ15に平衡に出力される。

そして、この共通接続点Ｐ15、Ｐ15に出力された受信信号ＳRXがミキサ回路２１Ｉ、２１Ｑに供給される。また、ミキサ回路２１Ｉ、２１Ｑには、分周回路３７から局部発振信号ＳLOI、ＳLOQが供給されるとともに、定電圧回路５３から所定の基準電圧ＶSが供給されている。したがって、ミキサ回路２１Ｉ、２１Ｑからは、信号ＳIFI、ＳIFQが出力される。

さらに、共通接続点Ｐ15、Ｐ15の間に１対の抵抗器Ｒ61、Ｒ62が直列に接続され、その接続中点から受信信号ＳRXに含まれる直流電位ＶRXが取り出される。そして、この直流電位ＶRXが電圧比較回路１６Ａに供給されるとともに、基準電圧ＶSが電圧比較回路１６Ａに供給されて両者は電圧比較され、その比較出力がバッファ回路１７Ａを通じて入力バッファ回路１５Ａに直流電位をフィードバック制御する信号として供給される。

同様に、直流電位ＶRXと、基準電圧ＶSとが電圧比較回路１６Ｂにおいて電圧比較され、その比較出力がバッファ回路１７Ｂを通じて入力バッファ回路１５Ｂに直流電位のフィードバック制御信号として供給される。また、直流電位ＶRXと、基準電圧ＶSとが電圧比較回路１６Ｃにおいて電圧比較され、その比較出力がバッファ回路１７Ｃを通じて入力バッファ回路１５Ｃに直流電位のフィードバック制御信号として供給される。

ただし、このとき、バッファメモリ５２からの切り換え信号ＳWA〜SWCが電圧比較回路１６Ａ〜１６Ｃにそれらの動作の制御信号として供給され、電圧比較回路１６Ａ〜１６Ｃのうち、スイッチ回路１１、１５により有効とされている受信バンドに対応した電圧比較回路だけが動作を許可され、他の電圧比較回路は動作が禁止される。

このような構成によれば、バンド切り換え信号ＳBANDにより例えば入力バッファ回路１５Ａの動作が許可されている場合には、同調回路１４Ａから出力された受信信号ＳRXの直流電位ＶRXと、基準電圧ＶSとが、電圧比較回路１６Ａにおいて比較される。また、このとき、電圧比較回路１６Ｂ、１６Ｃは、動作が禁止されている。この結果、電圧比較回路１６Ａの比較出力がバッファ回路１７Ａを通じて入力バッファ回路１５Ａにフィードバックされ、このフィードバックの結果、同調回路１４Ａから出力される受信信号ＳRXの直流電位ＶRXが基準電圧ＶSに等しくされる。

こうして、ミキサ回路２１Ｉ、２１Ｑにおいては、受信信号ＳRXの直流電位と、基準電圧ＶSとが等しくなるので、ミキサ回路２１Ｉ、２１Ｑとしての特性を改善できる。そして、この場合、電圧比較回路１６Ａ〜１６Ｃからのエラー電圧ＶERRは、バッファ回路１５Ｐ〜１５Ｍにコモンモードでフィードバックされているとともに、フィードバックがこのコモンモードだけなので、受信特性に対して影響を与えることがほとんどない。

〔２−４〕 ミキサ回路２１Ｉ、２１Ｑおよびその入力回路の具体例
図７および図８は、ミキサ回路２１Ｉ、２１Ｑおよびその入力回路の具体的な接続例を示す。図７および図８においては、紙面の都合でその入力回路を分割して示すもので、図７および図８の＃1〜＃8が互いに接続される。なお、この入力回路の信号系も受信信号系と同様、バランス型に構成されている。

そして、図７はスイッチ回路１５の入力バッファ回路１５Ａを主として示すもので、この入力バッファ回路１５Ａは、バランス型の受信信号±ＳRXのうちの一方の受信信号＋ＳRXを扱うバッファ回路１５Ｐと、他方の受信信号−ＳRXを扱うバッファ回路１５Ｍとから構成されている。

そして、同調回路１４Ａからバランス型の受信信号±ＳRXが取り出され、バッファ回路１５Ｐにおいては、受信信号＋ＳRXが、コンデンサＣ51、Ｃ52を通じてコンプリメンタリー接続されたソースフォロアのＦＥＴ、すなわち、ＮチャンネルＦＥＴ（Ｑ51）およびＰチャンネルのＦＥＴ（Ｑ52）のゲートにそれぞれ供給される。また、そのゲートには、バイアス回路１５１から所定のバイアス電圧が供給される。

このバイアス回路１５１は、抵抗器Ｒ51、Ｒ52、ＰチャンネルのＦＥＴ（Ｑ53）のドレイン・ソース間、ＮチャンネルのＦＥＴ（Ｑ54）のソース・ドレイン間、抵抗器Ｒ53が直列接続されて構成される。

そして、バッファメモリ５２からの受信バンドの切り換え信号ＳBANDのうちの切り換え信号ＳWAが、バイアス回路１５１の抵抗器Ｒ51に供給されるとともに、ＰチャンネルのＦＥＴ（Ｑ55）およびＮチャンネルのＦＥＴ（Ｑ56）により構成されたインバータ１５２を通じてバイアス回路１５１の抵抗器Ｒ53に供給される。なお、ＦＥＴ（Ｑ51、Ｑ52）のソースは、接続点Ｐ15、Ｐ15の一方に接続される。

したがって、ＳBAND＝“Ｈ”レベルの場合には、抵抗器Ｒ51にその“Ｈ”レベルの電圧が供給される。また、ＳBAND＝“Ｈ”レベルなので、ＦＥＴ（Ｑ55）がオフ、ＦＥＴ（Ｑ56）がオンになって、抵抗器Ｒ55に接地ライン＃4の接地レベルが供給される。この結果、バイアス回路１５１（素子Ｒ51〜Ｒ53の直列回路）からＦＥＴ（Ｑ51、Ｑ52）のゲートに適切なバイアス電圧が供給されることになり、ＦＥＴ（Ｑ51、Ｑ52）は能動領域で動作するので、それらのソースから受信信号＋ＳRXが取り出され、共通接続点Ｐ15に出力される。

しかし、ＳBAND＝“Ｌ”レベルの場合には、抵抗器Ｒ51にその“Ｌ”レベルの電圧が供給される。また、ＳBAND＝“Ｌ”レベルなので、ＦＥＴ（Ｑ55）がオン、ＦＥＴ（Ｑ56）がオフになって、抵抗器Ｒ55に電源ライン＃1の電圧が供給される。この結果、ＦＥＴ（Ｑ51、Ｑ52）のゲートには、バイアス回路１５１から逆極性のバイアス電圧が供給されることになり、ＦＥＴ（Ｑ51、Ｑ52）は十分にオフとなり、それらのソースからは受信信号＋ＳRXは出力されなくなる。

したがって、バッファ回路１５Ｐは、受信信号＋ＳRXをオンオフすることができるとともに、オンのときには、能動領域で動作している。

また、バッファ回路１５Ｍもバッファ回路１５Ｐとまったく同様に構成されるものであり、したがって、バッファ回路１５Ｍは、受信信号−ＳRXをオンオフすることができるとともに、オンのときには、能動領域で動作している。さらに、入力バッファ回路１５Ｂ、１５Ｃも入力バッファ回路１５Ａと同様に構成される。

したがって、受信バンドの切り換え信号ＳBANDに対応して入力バッファ回路１５Ａ〜１５Ｃのうちのいずれかが有効に動作し、この有効に動作している入力バッファ回路を通じて同調回路１４Ａ〜１４Ｃにより選択された受信信号±ＳRXが、接続点Ｐ15、Ｐ15に取り出される。

そして、接続点Ｐ15、Ｐ15に取り出された受信信号±ＳRXが、図８にも示すように、ミキサ回路２１Ｉ、２１Ｑに供給される。このミキサ回路２１Ｉ、２１Ｑは、１対のスイッチング回路２１１と、１対のバッファアンプ２１２とによりパッシブタイプに構成されているものである。

すなわち、受信信号＋ＳRXが、抵抗器Ｒ21を通じてＮチャンネルのＦＥＴ（Ｑ21、Ｑ22）のドレインに共通に供給され、受信信号−ＳRXが、抵抗器Ｒ22を通じてＮチャンネルのＦＥＴ（Ｑ23、Ｑ24）のドレインに共通に供給されるとともに、ＦＥＴ（Ｑ21、Ｑ23）のソースが互いに接続され、ＦＥＴ（Ｑ22、Ｑ24）のソースが互いに接続される。こうして、スイッチング回路２１１が構成される。

そして、ＦＥＴ（Ｑ21、Ｑ24）のゲートと、ＦＥＴ（Ｑ22、Ｑ23）のゲートとの間に、分周回路３７からバランス型の局部発振信号ＳLOIが供給され、スイッチング回路２１１からはバランス型の信号ＳIFIが取り出される。このスイッチング回路２１１には、バランス型のバッファアンプ２１２が直結され、バッファアンプ２１２からは信号ＳIFIが取り出される。なお、このとき、定電圧回路５３からバッファアンプ２１２に基準電圧ＶSが供給される。

さらに、ミキサ回路２１Ｑもミキサ回路２１Ｉと同様に構成されるとともに、局部発振信号ＳLOQが供給され、バランス型の信号ＳIFQが取り出される。

そして、この場合、スイッチング回路２１１の入力端の直流電位（＝ＶRX）と、出力端の直流電位（＝ＶS）とに差があると（直流オフセットがあると）、その差電位が等価的に直流入力となり、これは局部発振信号ＳLOI、ＳLOQによりスイッチングされるので、ノイズが増加したり、歪みが増加したり、あるいは局部発振信号ＳLOI、ＳLOQと等しい周波数成分がバッファアンプ２１２にリークしたりしてしまい、結果としてミキサ回路２１Ｉ、２１Ｑの特性が低下してしまう。

そこで、スイッチング回路２１１の入力端の直流電位と、出力端の直流電位とを等しくするため、〔２−３〕により説明した電圧比較回路１６Ａ〜１６Ｃおよびバッファ回路１７Ａ〜１７Ｃが設けられ、スイッチング回路２１１の入力端の直流電位が、出力端の直流電位に等しくなるように、コモンモードフィードバックの制御が行われる。

すなわち、図８に示すように、ＮチャンネルのＦＥＴ（Ｑ61、Ｑ62）のソースが、ＮチャンネルのＦＥＴ（Ｑ63）のドレインに接続されて差動アンプ１６１が構成され、ＦＥＴ（Ｑ61）のゲートに基準電圧ＶSが供給される。また、接続点Ｐ15、Ｐ15の間に１対の抵抗器Ｒ61、Ｒ62が直列に接続され、その接続中点から受信信号ＳRXに含まれる直流電位ＶRXが取り出され、この直流電位ＶRXがＦＥＴ（Ｑ62）のゲートに供給される。

さらに、ＦＥＴ（Ｑ61、Ｑ62）のドレインに、ＰチャンネルのＦＥＴ（Ｑ65、Ｑ66）のドレインが接続される。これらＦＥＴ（Ｑ65、Ｑ66）は、電源ライン＃1を基準電位点とし、ＦＥＴ（Ｑ66）を入力側としたカレントミラー回路１６２を構成しているものである。

また、図７のＦＥＴ（Ｑ55、Ｑ56）のソースに得られる電圧が、図８に示すように、ＮチャンネルのＦＥＴ（Ｑ68）のゲートに供給される。このＦＥＴ（Ｑ68）はソース接地とされるとともに、そのドレインには定電流源Ｑ67が接続され、さらに、そのドレインがＮチャンネルのＦＥＴ（Ｑ64）のドレインに接続される。このＦＥＴ（Ｑ64）は、ＦＥＴ（Ｑ63）とともに、接地ライン＃4を基準電位点とし、ＦＥＴ（Ｑ64）を入力側としてカレントミラー回路１６３を構成しているものである。

したがって、切り換え信号ＳWAにより、入力バッファ回路１５Ａが有効（能動状態）とされている場合には、ＦＥＴ（Ｑ55、Ｑ56）のソースは“Ｌ”レベルなので、ＦＥＴ（Ｑ68）はオフであり、この結果、定電流源Ｑ67の出力電流はＦＥＴ（Ｑ64）に供給され、ＦＥＴ（Ｑ63）には、定電流源Ｑ67の出力電流と等しい大きさの定電流が流れる。したがって、ＦＥＴ（Ｑ61、Ｑ62）は差動アンプ１６１として動作するとともに、ＦＥＴ（Ｑ65、Ｑ66）もカレントミラー回路１６２として動作する。

この結果、差動アンプ１６１において、直流電位ＶRX（スイッチング回路２１１の入力側の直流電位）と、基準電圧ＶS（スイッチング回路２１１の出力側の直流電位）とが電圧比較され、その比較出力（エラー電圧）ＶERRがＦＥＴ（Ｑ61、Ｑ65）のドレインから出力される。今の場合、そのエラー電圧ＶERRは、入力バッファ回路１５Ａに起因するものである。つまり、差動アンプ１６１およびカレントミラー回路１６２は電圧比較回路１６Ａとして動作していることになる。

なお、切り換え信号ＳWB、ＳWCにより、入力バッファ回路１５Ｂあるいは１５Ｃが有効とされている場合には、入力バッファ回路１５ＡのＦＥＴ（Ｑ55、Ｑ56）のソースは“Ｈ”レベルなので、ＦＥＴ（Ｑ68）はオンであり、この結果、定電流源Ｑ67の出力電流はＦＥＴ（Ｑ68）によりバイパスされ、ＦＥＴ（Ｑ63）はオフとなり、差動アンプ１６１およびカレントミラー回路１６２は動作しない。この結果、抵抗器Ｒ61、Ｒ62の接続中点から直流電位ＶRXが出力されたとしても、電圧比較回路１６Ａからは、エラー電圧ＶERRは出力されない。

そして、今の場合、切り換え信号ＳWAにより、入力バッファ回路１５Ａが有効とされているので、電圧比較回路１６Ａからのエラー電圧ＶERRが、図７に示すように、バッファ回路１７Ａを構成するＮチャンネルのＦＥＴ（Ｑ71、Ｑ72）のゲートに供給されるとともに、それらのソースが定電流源用のＦＥＴ（Ｑ73）のドレインに接続される。そして、ＦＥＴ（Ｑ71）のドレインが、バッファ回路１５Ｐにおけるバイアス回路１５１の抵抗器Ｒ51と抵抗器Ｒ52との接続点に接続され、ＦＥＴ（Ｑ72）のドレインが、バッファ回路１５Ｍにおけるバイアス回路１５１の抵抗器Ｒ51と抵抗器Ｒ52との接続点に接続される。

なお、バッファ回路１７Ａにおいて、コンデンサＣ71および抵抗器Ｒ71は、エラー電圧ＶERRに、受信信号ＳRXの成分が残留していたとき、これを除去するためのものである。また、電圧比較回路１６Ｂ、１６Ｃおよびバッファ回路１７Ｂ、１７Ｃも、電圧比較回路１６Ａおよびバッファ回路１７Ａと同様に構成される。

このような構成によれば、例えば切り換え信号ＳWAにより、入力バッファ回路１５Ａが有効（能動状態）とされている場合には、上記のように入力バッファ回路１５Ａに起因するエラー電圧ＶERRが電圧比較回路１６Ａから出力され、このエラー電圧ＶERRがＦＥＴ（Ｑ71、Ｑ72）のゲートに供給されるので、そのエラー電圧ＶERRの大きさに対応してバッファ回路１５Ｐの抵抗器Ｒ51、Ｒ52の接続中点の電圧およびバッファ回路１５Ｍの抵抗器Ｒ51、Ｒ52の接続中点の電圧が変化する。

この結果、入力バッファ回路１５ＡのＦＥＴ（Ｑ51、Ｑ52）、（Ｑ51、Ｑ52）の各ソースの直流電位、すなわち、入力バッファ回路１５Ａから出力される受信信号±ＳRXの直流電位ＶRXは、フィードバック制御され、基準となる直流電位ＶSに一致する。つまり、スイッチング回路２１１の入力側の直流電位と、出力側の直流電位とが等しくなる。そして、以上の動作は、入力バッファ回路１５Ｂあるいは１５Ｃが有効とされている場合も同様である。

こうして、図７および図８の回路によれば、スイッチング回路２１１の入力側と出力側と間に、直流オフセットを生じることがなくなるので、ノイズや歪みの増加を抑えることができ、あるいはゲートに供給されている局部発振信号ＳIFI（およびＳIFQ）がバッファアンプ２にリークすることを防止できる。

また、入力バッファ回路１５Ａ〜１５Ｃは結合コンデンサＣ51、Ｃ52を必要とするが、入力バッファ回路１５Ａ〜１５Ｃごとに必要最小の容量とすることができ、例えば受信信号の周波数が高い入力バッファ回路１５Ｃにおいては、コンデンサＣ51、Ｃ52に必要な面積が小さくなる。したがって、寄生容量も小さくなるので、受信信号ＳRXの減衰を抑えることができ、受信感度の低下やＣ／Ｎの低下を招いたりしてしまうことがない。また、高周波アンプ１３Ａ〜１３Ｃに影響を与えて歪みを増加させることもない。

さらに、コンデンサＣ51、Ｃ52と、ＦＥＴ（Ｑ51、Ｑ52）の入力インピーダンスとによりハイパスフィルタが構成されるが、ＦＥＴ（Ｑ51、Ｑ52）はソースフォロワとされて入力インピーダンスが高いので、コンデンサＣ51、Ｃ52が小さな容量でも、カットオフ周波数を低くすることができ、特に最も低い周波数帯を扱う入力バッファ回路１５Ａにおいて有利である。

また、ＦＥＴ（Ｑ51、Ｑ52）の負荷インピーダンスは、ミキサ回路２１Ｉ、２１Ｑおよび寄生容量だけなので、周波数の上昇にともなって負荷が低下する影響が少なく、ＦＥＴ（Ｑ51、Ｑ52）がソースフォロワとして動作するときの歪みの増加を抑えることができる。

さらに、ＦＥＴ（Ｑ51、Ｑ52）の出力インピーダンスは、バイアス電流と、スイッチング用のＦＥＴ（Ｑ21〜Ｑ24）の大きさと、抵抗器Ｒ21、Ｒ22とで定まるので、この条件を選ぶことにより、複数の受信バンドを効率よく切り換えことができる。

また、電圧比較回路１６Ａ〜１６Ｃからのエラー電圧ＶERRは、バッファ回路１５Ｐ、１５Ｍにコモンモードでフィードバックされているとともに、フィードバックがこのコモンモードだけなので、受信特性に対して影響を与えることがほとんどない。

〔２−５〕 複素バンドパスフィルタ２４の具体例
図９は、複素バンドパスフィルタ２４の具体的な接続例を示す。この例においては、差動入力・差動出力のオペアンプ２４１Ｉ、２４２Ｉが設けられ、前段のローパスフィルタ２２からの信号ＳIFIが１対の抵抗器Ｒ31、Ｒ31を通じてオペアンプ２４１Ｉに供給され、このオペアンプ２４１Ｉの出力が１対の抵抗器Ｒ32、Ｒ32を通じてオペアンプ２４２Ｉに供給される。また、オペアンプ２４１Ｉには、１対の抵抗器Ｒ33、Ｒ33および可変コンデンサＣ31、Ｃ31により負帰還がかけられ、オペアンプ２４２Ｉには１対の可変コンデンサＣ32、Ｃ32により負帰還がかけられるとともに、これらアンプ２４１Ｉ、２４２Ｉの間には、１対の抵抗器Ｒ34、Ｒ34により負帰還がかけられる。こうして、２次のバイカッドタイプのローパスフィルタ２４Ｉが構成される。

また、差動入力・差動出力のオペアンプ２４１Ｑ、２４２Ｑが設けられるとともに、抵抗器Ｒ31〜Ｒ34および可変コンデンサＣ31、Ｃ32がオペアンプ２４１Ｉ、２４２Ｉに対してと同様に接続され、やはり２次のバイカッドタイプのローパスフィルタ２４Ｑが構成される。なお、オペアンプ２４１Ｑには、抵抗器Ｒ31、Ｒ31を通じて前段のローパスフィルタ２２からの信号ＳIFQが供給される。

さらに、オペアンプアンプ２４１Ｉの出力端が、１対の抵抗器Ｒ35、Ｒ35を通じてオペアンプアンプ２４１Ｑの入力端に接続されるとともに、このオペアンプアンプ２４１Ｑの出力端が、１対の抵抗器Ｒ36、Ｒ36を通じてオペアンプアンプ２４１Ｉの入力端に接続される。また、オペアンプアンプ２４２Ｉの出力端が、１対の抵抗器Ｒ37、Ｒ37を通じてオペアンプアンプ２４２Ｑの入力端に接続されるとともに、このオペアンプアンプ２４２Ｑの出力端が、１対の抵抗器Ｒ38、Ｒ38を通じてオペアンプアンプ２４２Ｉの入力端に接続される。

なお、例えば、
Ｒ32＝Ｒ34
Ｒ35＝Ｒ36＝Ｒ37＝Ｒ38
Ｃ31＝Ｃ32
とされる。

こうして、ローパスフィルタ２４Ｉ、２４Ｑにより４次の複素バンドパスフィルタ２４が構成され、オペアンプ２４２Ｉ、２４２Ｑから(5)、(6)式で示される信号ＳIFI、ＳIFQが取り出される。

そして、この複素バンドパスフィルタ２４において、
ωC：ローパスフィルタ２４Ｉ、２４Ｑのカットオフ周波数（角周波数）
とすれば、
ωC＝１／（Ｃ31・Ｒ32） ・・・ (8)
となり、
ω0：複素バンドパスフィルタ２４の中心周波数（角周波数）
ＢW：複素バンドパスフィルタ２４の通過帯域幅
とすれば、
ω0＝１／（Ｃ31・Ｒ35） ・・・ (9)
ＢW＝２・ωC
となる。つまり、通過帯域幅ＢＷはカットオフ周波数ωCにより決定される。

そして、このとき、
Ｇ：通過帯域の利得
とすれば、
Ｇ・ωC＝Ｒ33／Ｒ31
Ｇ・ω0＝Ｒ32／Ｒ31
となり、いずれも抵抗比で決まることになる。そして、ＩＣにおいては、抵抗比は比較的精度が高いので、コンデンサＣ31、Ｃ32の値を変更することにより、複素バンドパスフィルタ２４としての特性を調整することができる。

また、カットオフ周波数ωCおよび中心周波数ω0が、複素バンドパスフィルタ２４の通過帯域を規定することになるが、(8)、(9)式から
ωC／ω0＝Ｒ35／Ｒ32
となるので、コンデンサＣ31、Ｃ32の値を変更すると、周波数比ωC／ω0が一定のままで中心周波数ωCに比例して通過帯域幅ＢWが広くなる。

したがって、コンデンサＣ31、Ｃ32の値を変更することにより、複素バンドパスフィルタ２４のフィルタ特性を維持しつつ製造上の特性のばらつきを吸収することができると同時に、通過帯域幅ＢWおよび中心周波数ω0を変更することができる。

また、精度のよい抵抗比を利用するとともに、コンデンサＣ31、Ｃ32の値を変更することにより、複素バンドパスフィルタ２４としての特性を制御しているので、目的とする特性を容易に得ることができ、イメージ除去特性の低下を抑えることができる。

〔２−６〕 可変コンデンサの具体例
図１０は、同調回路１２Ａ〜１２Ｃ、１４Ａ〜１４Ｃの同調用の可変コンデンサおよび複素バンドパスフィルタ２４の可変コンデンサＣ31、Ｃ32などとして使用できる可変コンデンサのの具体例を示す。

すなわち、端子ＴaとＴbとの間に、十分な利得を有する反転アンプＡMPが接続されるとともに、コンデンサＣAPが接続される。さらに、端子ＴaとＴbとの間に、ＦＥＴ（Ｑ0〜Ｑn）のドレイン・ソース間（ｎは正の整数）と、コンデンサＣ0〜Ｃnとの直列回路が接続され、ＦＥＴ（Ｑ0〜Ｑn）のゲートに、（ｎ＋１）ビットの制御信号の各ビットｂ0〜ｂnが供給される。

この場合、コンデンサＣ0〜Ｃnの値は、
Ｃi＝Ｃ0×２のｉ乗 ・・・ (10)
（ｉ＝0〜ｎ）
とされる。

なお、一例として、同調回路１２Ａ〜１２Ｃ、１４Ａ〜１４Ｃの可変コンデンサの場合には、ｎ＝８であり、複素バンドパスフィルタ２４の可変コンデンサＣ31、Ｃ32の場合には、ｎ＝７である。

このような構成によれば、ビットｂiの“Ｈ”あるいは“Ｌ”に対応してＦＥＴ（Ｑi）がオンあるいはオフになり、ＦＥＴ（Ｑi）がオンのとき、これに直列接続されているコンデンサＣiが、コンデンサＣAPに並列接続される。

したがって、
ＣTTL：端子Ｔaと端子Ｔbとの間の容量
とすれば、
ＣTTL＝ＣAP＋Ｃi
となる。

そして、このとき、制御信号ｂ0〜ｂnに対応してＦＥＴ（Ｑ0〜Ｑn）のオン・オフには、２の（ｎ＋１）乗の組み合わせがあるとともに、コンデンサＣ0〜Ｃnの値は(10)式とされているので、制御信号ｂ0〜ｂnに対応して、容量Ｃは、
ＣTTL＝ＣAP
から
ＣTTL＝ＣAP＋Ｃ0×（２の(ｎ＋１)乗−１）
までの範囲を、容量Ｃ0を単位として２の（ｎ＋１）乗のステップにわたって変更することができる。つまり、デジタルデータによりコンデンサの容量Ｃを、必要な変化量ずつ任意の容量に変更することができる。

〔３〕 まとめ
上述のフロントエンド回路についてまとめると、以下のとおりである。すなわち、
(11) 46〜887ＭHzという広い周波数範囲に対して、１チップのＩＣで対応できるる。

(12) 広い周波数範囲に対して妨害特性を低下させることなく、より少ない部品点数で、フロントエンド回路１０を実現できる。

(13) デジタル放送およびアナログ放送の放送方式の違いや、世界的な地域による放送方式の違いに対して、１つのフロントエンド回路１０で対応することができる。

(14) 希望する受信信号の強さと、受信を希望しない多くの信号の強さとのＤ／Ｕから最適なＡＧＣ動作ができるので、デジタル放送とアナログ放送、あるいはそれらが混在していても、希望する放送を良好に受信することができる。

(15) 同調回路１２Ａ〜１２Ｃ、１４Ａ〜１４ＣのＩＣ化も可能であり、トラッキング調整をする場合、デジタルデータにより行うとともに、端子ピンＴ13の出力信号を利用することより、そのトラッキング調整が容易になる。

(16) フロントエンド回路１０の各機能の調整や特性の測定がデジタルデータにより行うことができ、自動調整および自動測定ができる。

(17) クロック信号の高調波などによる受信妨害が少なくなり、結果として受信感度が上昇する。

(18) 低電圧・低消費電流での動作が可能である。
(19) ＣＭＯＳにより回路を構成できるので、安価なＬＳＩとすることができる。

(20) ＣＭＯＳによりＬＳＩ化する場合、端子ピンＴ17に供給される電源電圧＋ＶCCの変動を内蔵した定電圧回路５３により定電圧化するとともに、微調整をしているので、各回路をＭＯＳ−ＦＥＴにより構成した場合でも、それらの回路に供給される電圧を高めに設定することができ、ＭＯＳ−ＦＥＴの性能を最大限に引き出すことができる。

(21) ＰＬＬ３０は、コンデンサＣ11を除き、すべての回路部品がオンチップ化ができるので、外乱に強く、妨害発生の少ないＰＬＬとすることができる。

〔４〕 その他
上述において、局部発振信号ＳLOI、ＳLOQおよび複素バンドパスフィルタ２４により信号ＳIFI、ＳIFQにおける受信信号ＳRXの中間周波信号成分を逆相とし、イメージ妨害信号ＳUDの中間周波信号成分を同相とすることもでき、その場合には、信号ＳIFIと信号ＳIF1との減算を行えば、受信信号ＳRXの中間周波信号ＳIFを得ることができる。

つまり、信号ＳIFI、ＳIFQにおいて、受信信号の中間周波信号成分と、イメージ妨害信号の中間周波信号成分とが互いに逆相になるように、局部発振信号ＳLOI、ＳLOQの位相関係および複素バンドパスフィルタ２４における移相を設定し、信号ＳIFI、ＳIFQの加算あるいは減算をすればよい。

さらに、アンプ２５において、(5)式から(6)式を減算すれば、
ＳIF＝ＳIFI−ＳIFQ
＝２β・cosωIFｔ
＝ＥUD・ＥLO・cosωIFｔ
となり、イメージ妨害信号ＳUDを取り出すことができるので、これによりイメージ妨害信号ＳUDが最小となるように、振幅位相補正回路２３において、信号ＳIFI、ＳIFQの振幅および位相を補正することができる。

また、振幅位相補正回路２３と複素バンドパスフィルタ２４との接続位置を逆にすることもできる。

〔略語の一覧〕
Ａ／Ｄ ：Analog to Digital
ＡＧＣ ：Automatic Gain Control
Ｃ／Ｎ ：Carrier to Noise ratio
ＣＭＯＳ ：Complementary Metal Oxide Semiconductor
Ｄ／Ａ ：Digital to Analog
Ｄ／Ｕ ：Desire to Undesire ratio
ＦＥＴ ：Field Effect Transistor
ＩＣ ：Integrated Circuit
ＩＦ ：Intermediate Frequency
ＮＦ ：Noise Figure
ＮＴＳＣ ：National Television System Committee
ＰＡＬ ：Phase Alternation by Line
ＰＬＬ ：Phase Locked Loop
ＳＥＣＡＭ：Sequential a Memoire Color Television System
ＶＣＯ ：Voltage Controlled Oscillator

この発明によるフロントエンド回路の一形態を示す系統図である。 図１の回路に接続できるベースバンド処理回路の一形態を示す系統図である。 フロントエンド回路の高周波段の一形態を示す系統図である。 高周波段の入力部の一形態を示す接続図である。 図４の回路を説明するためのＩＣの断面図である。 フロントエンド回路の段間部の一形態を示す接続図である。 図６の段間部の一形態の一部を示す接続図である。 図７の続きを示す接続図である。 複素バンドパスフィルタの一形態を示す接続図である。 可変コンデンサの一形態を示す接続図である。

符号の説明

１０…フロントエンド回路（ＩＣ）、１２Ａ〜１２Ｃ…アンテナ同調回路、１３Ａ〜１３Ｃ…高周波アンプ、１４Ａ〜１４Ｃ…段間同調回路、１５Ａ〜１５Ｃ…入力バッファ回路、１６Ａ〜１６Ｃ…電圧比較回路、１７Ａ〜１７Ｃ…バッファ回路、２１Ａおよび２１Ｂ…ミキサ回路、２２…ローパスフィルタ、２３…振幅位相補正回路、２４…複素バンドパスフィルタ、２５…レベル補正アンプ、２６…可変利得アンプ、２７…バンドパスフィルタ、３０…ＰＬＬ、３７…分周回路、４１…レベル検出回路、４３…遅延ＡＧＣ電圧形成回路、４４…リニア検波回路、５１…不揮発性メモリ、５２…バッファメモリ、５３…定電圧回路、６０…ベースバンド処理回路（ＩＣ）

Claims (12)

1. テレビ放送を複数の受信バンドに分割し、この複数の受信バンドのそれぞれに対応した同調回路および高周波アンプを有する複数の直列回路と、
   受信信号を、上記複数の直列回路に選択的に供給する第１のスイッチ回路と、
   この第１のスイッチ回路と連動し、上記複数の直列回路の出力を選択的に取り出す第２のスイッチ回路と、
   この第２のスイッチ回路から出力される受信信号が供給される第１および第２のミキサ回路と、
   この第１および第２のミキサ回路に互いに直交する位相の第１および第２の局部発振信号を供給するＰＬＬと、
   上記第１および第２のミキサ回路の各出力が供給される複素バンドパスフィルタと、
   この複素バンドパスフィルタの出力を演算して中間周波信号を出力する出力回路と
   がＩＣ化され、
   上記第１および第２のスイッチ回路の切り換えにより上記複数の受信バンドの切り換えを行うとともに、
   この切り換えられた受信バンドにおいて、上記同調回路の同調周波数、および上記ＰＬＬから上記第１および第２のミキサ回路に供給される上記第１および第２の局部発振信号の周波数を変更して目的とするチャンネルの中間周波信号を得る
   ようにしたフロントエンド回路。
2. 請求項１に記載のフロントエンド回路において、
   上記第のスイッチ回路から上記出力回路までの信号ラインをバランス型に構成する
   ようにしたフロントエンド回路。
3. 請求項１に記載のフロントエンド回路において、
   上記第１および第２のミキサ回路と、上記複素バンドパスフィルタとの間の信号ラインに設けられて不要な周波数成分を除去するローパスフィルタと、
   このローパスフィルタの出力から受信レベルを所定値で検出する検出回路と、
   この検出回路の検出出力と、ＡＧＣ電圧とから遅延ＡＧＣ電圧を形成する形成回路と
   を有し、
   上記ＡＧＣ電圧により上記中間周波信号に対してＡＧＣを行うとともに、
   上記遅延ＡＧＣ電圧により上記第１および第２のミキサ回路よりも前段において遅延ＡＧＣを行う
   ようにしたフロントエンド回路。
4. 請求項２に記載のフロントエンド回路において、
   上記複素バンドパスフィルタの通過帯域幅および中心周波数を、受信するテレビ放送の放送方式の違いに対応して変更する
   ようにしたフロントエンド回路。
5. 請求項４に記載のフロントエンド回路において、
   上記中間周波信号に対する利得を受信するテレビ放送の放送方式に対応して変更する
   ようにしたフロントエンド回路。
6. 請求項３に記載のフロントエンド回路において、
   上記複素バンドパスフィルタの通過帯域幅および中心周波数を、受信するテレビ放送の放送方式に対応して変更するとともに、製造によるばらつきを吸収するコンデンサを有する
   ようにしたフロントエンド回路。
7. 請求項１に記載のフロントエンド回路において、
   上記第１のスイッチ回路および上記第２のスイッチ回路は、受信バンドの切り換え信号によりオンオフ制御されるＭＯＳ−ＦＥＴにより構成され、
   上記同調回路の同調用コンデンサが、
   複数のコンデンサと、
   制御信号によりオンオフ制御されて上記複数のコンデンサを選択的に同調用コイルに接続するＭＯＳ−ＦＥＴと
   から構成される
   ようにしたフロントエンド回路。
8. 請求項１に記載のフロントエンド回路において、
   上記ＰＬＬを構成するＶＣＯの発振周波数を、上記局部発振信号の周波数の２倍以上とする
   ようにしたフロントエンド回路。
9. 請求項３に記載のフロントエンド回路において、
   上記ローパスフィルタの出力から信号レベルをリニアに検出する別の検出回路と、
   この別の検出回路の検出出力が取り出される端子ピンと
   を有し、
   この端子ピンに得られる電圧から上記同調回路の同調特性を得る
   ようにしたフロントエンド回路。
10. 請求項１に記載のフロントエンド回路において、
    クロックから上記ＰＬＬにおける基準周波数の信号を形成する形成回路を有し、
    上記クロックを、上記中間周波信号をデジタル処理するベースバンド処理回路から得る
    ようにしたフロントエンド回路。
11. 請求項１に記載のフロントエンド回路において、
    出力電圧を微調整できるようにした定電圧回路を有し、
    この定電圧回路の出力を各部に供給する
    ようにしたフロントエンド回路。
12. 請求項１に記載のフロントエンド回路において、
    各部の設定値を保存する不揮発性メモリを有し、
    システム起動時、上記不揮発性メモリに保存されている設定値を上記各部に供給してその設定を行う
    ようにしたフロントエンド回路。

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