JPH0746051A - Ｆｅｔのバイアス回路 - Google Patents
Ｆｅｔのバイアス回路Info
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- JPH0746051A JPH0746051A JP5190697A JP19069793A JPH0746051A JP H0746051 A JPH0746051 A JP H0746051A JP 5190697 A JP5190697 A JP 5190697A JP 19069793 A JP19069793 A JP 19069793A JP H0746051 A JPH0746051 A JP H0746051A
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Abstract
(57)【要約】
【目的】 高出力ＧａＡｓＦＥＴを用いた増幅器に高Ｒ
Ｆ信号を印加したとき、ゲート側バイアスが変化しない
ようにして、ＡＭ／ＰＭ変換係数特性を良好とする。 【構成】 ＦＥＴ１のゲートバイアス回路として、ＰＮ
Ｐトランジスタ２０を設け、トランジスタ２０のエミッ
タフォロア出力をＦＥＴ１のゲートに接続する。トラン
ジスタ２０のベースバイアスは、トランジスタ２０が常
時オンとなる固定バイアスを用いる。そのために、電源
Ｖg と分圧抵抗器２４，２５とを設ける。 【効果】 エミッタフォロワトランジスタ２０のインピ
ーダンスはほぼ０となるので、ＦＥＴのゲートリーク電
流が増加してもＶgsは変化せず、ドレイン電流の変化が
小となり、ＡＭ／ＰＭ変換係数も小となる。
Ｆ信号を印加したとき、ゲート側バイアスが変化しない
ようにして、ＡＭ／ＰＭ変換係数特性を良好とする。 【構成】 ＦＥＴ１のゲートバイアス回路として、ＰＮ
Ｐトランジスタ２０を設け、トランジスタ２０のエミッ
タフォロア出力をＦＥＴ１のゲートに接続する。トラン
ジスタ２０のベースバイアスは、トランジスタ２０が常
時オンとなる固定バイアスを用いる。そのために、電源
Ｖg と分圧抵抗器２４，２５とを設ける。 【効果】 エミッタフォロワトランジスタ２０のインピ
ーダンスはほぼ０となるので、ＦＥＴのゲートリーク電
流が増加してもＶgsは変化せず、ドレイン電流の変化が
小となり、ＡＭ／ＰＭ変換係数も小となる。
Description
【０００１】
【産業上の利用分野】本発明はＦＥＴのバイアス回路に
関し、特にＧａＡｓ（ガリウム砒素）ＦＥＴを増幅素子
として使用した高周波高出力増幅回路のＦＥＴゲートバ
イアス回路に関する。
関し、特にＧａＡｓ（ガリウム砒素）ＦＥＴを増幅素子
として使用した高周波高出力増幅回路のＦＥＴゲートバ
イアス回路に関する。
【０００２】
【従来の技術】ＧａＡｓＦＥＴをソース接地形式で使用
する場合、バイアス電圧としてＦＥＴのゲート端子に負
電圧が印加され、ドレイン端子に正電圧が印加される。
図２にこの様なＧａＡｓＦＥＴ増幅回路の従来のバイア
ス回路の一例を示す。
する場合、バイアス電圧としてＦＥＴのゲート端子に負
電圧が印加され、ドレイン端子に正電圧が印加される。
図２にこの様なＧａＡｓＦＥＴ増幅回路の従来のバイア
ス回路の一例を示す。
【０００３】図２において、増幅素子としてＧａＡｓＦ
ＥＴ１が設けられており、このＦＥＴ１のゲート２に入
力端子５からＲＦ信号がコンデンサ９を介して印加さ
れ、ドレイン３からコンデンサ１０を介して出力端子６
へＲＦ高出力電力が出力される。尚、ＦＥＴ１のソース
４は接地されている。
ＥＴ１が設けられており、このＦＥＴ１のゲート２に入
力端子５からＲＦ信号がコンデンサ９を介して印加さ
れ、ドレイン３からコンデンサ１０を介して出力端子６
へＲＦ高出力電力が出力される。尚、ＦＥＴ１のソース
４は接地されている。
【０００４】このＦＥＴ１のドレインバイアスは、正電
圧供給端子１２から電圧Ｖd がＲＦ素子用チョークコイ
ル８を介して印加されている。尚、コンデンサ１４はバ
イアスコンデンサである。
圧供給端子１２から電圧Ｖd がＲＦ素子用チョークコイ
ル８を介して印加されている。尚、コンデンサ１４はバ
イアスコンデンサである。
【０００５】また、ＦＥＴ１のゲートバイアスは、負電
圧供給端子１１から、ＲＦ信号に対して高インピーダン
スを呈するチョークコイル７を介して印加されている。
尚、コンデンサ１３はバイパスコンデンサである。
圧供給端子１１から、ＲＦ信号に対して高インピーダン
スを呈するチョークコイル７を介して印加されている。
尚、コンデンサ１３はバイパスコンデンサである。
【０００６】この負電圧供給端子１１には、負電源Ｖg
と抵抗器１５，１６とにより得られる電圧Ｖgsが印加さ
れている。
と抵抗器１５，１６とにより得られる電圧Ｖgsが印加さ
れている。
【０００７】ＧａＳａＦＥＴ１のドレインとゲートとの
間はダイオードの逆バイアスと同じ状態にあるため、ド
レインからゲートにリーク電流Ｉgdが流れる。一方、抵
抗器１５及び１６の抵抗値をＲ1 及びＲ2 とすると、ゲ
ート・ソース間電圧Ｖgsは、 Ｖgs＝｛Ｒ1 ／（Ｒ1 ＋Ｒ2 ）｝Ｖg −｛Ｒ1 Ｒ2 ／（Ｒ1 ＋Ｒ2 ）｝Ｉgd ……（１） で表わされる。
間はダイオードの逆バイアスと同じ状態にあるため、ド
レインからゲートにリーク電流Ｉgdが流れる。一方、抵
抗器１５及び１６の抵抗値をＲ1 及びＲ2 とすると、ゲ
ート・ソース間電圧Ｖgsは、 Ｖgs＝｛Ｒ1 ／（Ｒ1 ＋Ｒ2 ）｝Ｖg −｛Ｒ1 Ｒ2 ／（Ｒ1 ＋Ｒ2 ）｝Ｉgd ……（１） で表わされる。
【０００８】図３にＧａＡｓＦＥＴの静特性を用いてＲ
Ｆ入力信号に対するＶgsとＩdsとの変化の例を示す。図
３において、横軸はＶgsを、縦軸の下半分はＩgdを、縦
軸上半分はＩdsを示す。図の左上の実線はＧａＡｓＦＥ
Ｔの相互コンダクタンスｇｍを示し、横軸との交点をピ
ンチオフ電圧Ｖp 、縦軸との交点を飽和ドレイン電流Ｉ
dss と呼ぶ。破線に対しては横軸はゲート・ドレイン間
電圧Ｖgdを、縦軸の下半分はリーク電流Ｉgdを示す。左
下の破線曲線はゲート・ドレイン間逆耐電圧特性ＢＶgd
を示す。
Ｆ入力信号に対するＶgsとＩdsとの変化の例を示す。図
３において、横軸はＶgsを、縦軸の下半分はＩgdを、縦
軸上半分はＩdsを示す。図の左上の実線はＧａＡｓＦＥ
Ｔの相互コンダクタンスｇｍを示し、横軸との交点をピ
ンチオフ電圧Ｖp 、縦軸との交点を飽和ドレイン電流Ｉ
dss と呼ぶ。破線に対しては横軸はゲート・ドレイン間
電圧Ｖgdを、縦軸の下半分はリーク電流Ｉgdを示す。左
下の破線曲線はゲート・ドレイン間逆耐電圧特性ＢＶgd
を示す。
【０００９】印加されるＲＦ入力信号が小さい時は、図
３のａに示すように、リーク電流Ｉgd（Ｉgd1 ）（ｂ）
も小さいため、Ｖgs（Ｖgs1 ）は（１）式より、 Ｖgs1 ＝｛Ｒ1 ／（Ｒ1 ＋Ｒ2 ）｝Ｖg ……（２） となる。
３のａに示すように、リーク電流Ｉgd（Ｉgd1 ）（ｂ）
も小さいため、Ｖgs（Ｖgs1 ）は（１）式より、 Ｖgs1 ＝｛Ｒ1 ／（Ｒ1 ＋Ｒ2 ）｝Ｖg ……（２） となる。
【００１０】ＲＦ入力信号のスイングの一番深いピーク
値がピンチオフ電圧Ｖp 以下ならば、ドレイン電流Ｉds
はＶgs1 で制御されるＩds1 （ｃ）が流れ、平均電流も
Ｉds1 のままである。この領域では、Ｉds1 の変かがな
いため、ＧａＡｓＦＥＴのチャンネルの空乏層の容量変
化がなく、位相も一定である。
値がピンチオフ電圧Ｖp 以下ならば、ドレイン電流Ｉds
はＶgs1 で制御されるＩds1 （ｃ）が流れ、平均電流も
Ｉds1 のままである。この領域では、Ｉds1 の変かがな
いため、ＧａＡｓＦＥＴのチャンネルの空乏層の容量変
化がなく、位相も一定である。
【００１１】ＲＦ入力信号が大きくなり、信号のスイン
グの一番深い部分がピンチオフ電圧Ｖp を越え、ゲート
・ドレイン間逆耐電圧特性ＢＶgdにかかると、図３のｄ
のように、Ｉgd（Ｉds2 ）（ｅ）が増加し、Ｖgs( Ｖgs
2 ）は、 Ｖgs2 ＝｛Ｒ1 ／Ｒ1 ＋Ｒ2 ）｝Ｖg −｛Ｒ1 Ｒ2 ／（Ｒ1 ＋Ｒ2 ）｝Ｉgd2 ……（３） となり、リーク電流Ｉgd2 は負であるため、Ｖgs2 ≧Ｖ
gs1 となって、ゲート電圧は図３のようにＶgs1 より浅
い点（Ｖgs1 の右側）に移動する。このためドレイン電
流ＩdsもＩds1 からＩds2 に増加する。
グの一番深い部分がピンチオフ電圧Ｖp を越え、ゲート
・ドレイン間逆耐電圧特性ＢＶgdにかかると、図３のｄ
のように、Ｉgd（Ｉds2 ）（ｅ）が増加し、Ｖgs( Ｖgs
2 ）は、 Ｖgs2 ＝｛Ｒ1 ／Ｒ1 ＋Ｒ2 ）｝Ｖg −｛Ｒ1 Ｒ2 ／（Ｒ1 ＋Ｒ2 ）｝Ｉgd2 ……（３） となり、リーク電流Ｉgd2 は負であるため、Ｖgs2 ≧Ｖ
gs1 となって、ゲート電圧は図３のようにＶgs1 より浅
い点（Ｖgs1 の右側）に移動する。このためドレイン電
流ＩdsもＩds1 からＩds2 に増加する。
【００１２】更に、ドレイン電流のＲＦ電流は下側がカ
ットされるため、Ｉds2 の平均電流はＩds2 より大きく
なる。このため、ＧａＡｓＦＥＴのチャンネルの空乏層
容量が変かするので位相も変化する。また位相のＲＦ入
力信号に対する傾きに相当するＡＭ／ＰＭ変換係数が大
きくなる。
ットされるため、Ｉds2 の平均電流はＩds2 より大きく
なる。このため、ＧａＡｓＦＥＴのチャンネルの空乏層
容量が変かするので位相も変化する。また位相のＲＦ入
力信号に対する傾きに相当するＡＭ／ＰＭ変換係数が大
きくなる。
【００１３】
【発明が解決しようとす課題】従来のＧａＡｓＦＥＴを
用いた高出力増幅器のゲート側バイアス回路は２個の抵
抗器１５，１６によって構成され、ゲート・ソース間電
圧Ｖgsはその抵抗器の分圧によって与えられているた
め、ＲＦ信号入力の大きさに伴って、Ｖgsが変化する。
用いた高出力増幅器のゲート側バイアス回路は２個の抵
抗器１５，１６によって構成され、ゲート・ソース間電
圧Ｖgsはその抵抗器の分圧によって与えられているた
め、ＲＦ信号入力の大きさに伴って、Ｖgsが変化する。
【００１４】そのＶgsの変化に付随してドレイン電流Ｉ
dsが変化し、Ｉdsの変化に伴い通過位相が変化し、よっ
て位相の入力レベルに対する傾きを表わすＡＭ／ＰＭ変
換係数を大きくするという問題がある。
dsが変化し、Ｉdsの変化に伴い通過位相が変化し、よっ
て位相の入力レベルに対する傾きを表わすＡＭ／ＰＭ変
換係数を大きくするという問題がある。
【００１５】本発明の目的は、高出力ＧａＡｓＦＥＴを
用いた増幅器に高ＲＦ信号を印加したときゲート側バイ
アス電圧Ｖgsを変化させないようにして、ＡＭ／ＰＭ変
換係数特性を良好とするＦＥＴのバイアス回路を提供す
ることである。
用いた増幅器に高ＲＦ信号を印加したときゲート側バイ
アス電圧Ｖgsを変化させないようにして、ＡＭ／ＰＭ変
換係数特性を良好とするＦＥＴのバイアス回路を提供す
ることである。
【００１６】
【課題を解決するための手段】本発明によれば、ソース
が接地され、ドレインに電源が印加され、ゲートに入力
信号が印加されたＦＥＴのバイアス回路であって、前記
ゲートにエミッタが接続されたバイポーラトランジスタ
と、前記バイポーラトランジスタに対して常時オンとな
る固定バイアスを供給するバイアス手段とを含むことを
特徴とするＦＥＴのバイアス回路が得られる。
が接地され、ドレインに電源が印加され、ゲートに入力
信号が印加されたＦＥＴのバイアス回路であって、前記
ゲートにエミッタが接続されたバイポーラトランジスタ
と、前記バイポーラトランジスタに対して常時オンとな
る固定バイアスを供給するバイアス手段とを含むことを
特徴とするＦＥＴのバイアス回路が得られる。
【００１７】
【実施例】以下に、図面を用いて本発明の実施例を説明
する。
する。
【００１８】図１は本発明の実施例の回路図であり、図
２と同等部分は同一符号により示す。図２と異なる部分
はＦＥＴ１のゲートへのバイアス供給部分であり、その
部分についてのみ説明し、他は同一であるので説明は省
略する。
２と同等部分は同一符号により示す。図２と異なる部分
はＦＥＴ１のゲートへのバイアス供給部分であり、その
部分についてのみ説明し、他は同一であるので説明は省
略する。
【００１９】ＰＮＰ型のバイポーラトランジスタ２０が
設けられており、そのエミッタはチョークコイル７を介
してＦＥＴ１のゲートに接続されている。また、このト
ランジスタ２０のバイアスを発生するために、負電源Ｖ
g とこの電源電圧を分圧する抵抗器２４，２５とが設け
られており、Ｖg がトランジスタ２０のコレクタに、分
圧電圧がベースに夫々印加されている。
設けられており、そのエミッタはチョークコイル７を介
してＦＥＴ１のゲートに接続されている。また、このト
ランジスタ２０のバイアスを発生するために、負電源Ｖ
g とこの電源電圧を分圧する抵抗器２４，２５とが設け
られており、Ｖg がトランジスタ２０のコレクタに、分
圧電圧がベースに夫々印加されている。
【００２０】ＦＥＴ１のドレイン電流Ｉdsを所望の値に
制御するための電圧Ｖgs（負電圧供給端子電圧）は２個
の抵抗器２４，２５の抵抗値を適当に選ぶことにより与
えることができる。
制御するための電圧Ｖgs（負電圧供給端子電圧）は２個
の抵抗器２４，２５の抵抗値を適当に選ぶことにより与
えることができる。
【００２１】ＲＦ入力信号が大きい領域では、ゲートリ
ーク電流Ｉgdが大きくなることを従来例で述べたが、本
回路ではゲートリーク電流がＰＮＰ形バイポーラトラン
ジスタ２０のエミッタからコレクタ方向に流れているた
め、エミッタ・コレクタ間は常時導通となっている。よ
って、トランジスタ２０のインピーダンスはほぼ０（ゼ
ロ）である。
ーク電流Ｉgdが大きくなることを従来例で述べたが、本
回路ではゲートリーク電流がＰＮＰ形バイポーラトラン
ジスタ２０のエミッタからコレクタ方向に流れているた
め、エミッタ・コレクタ間は常時導通となっている。よ
って、トランジスタ２０のインピーダンスはほぼ０（ゼ
ロ）である。
【００２２】そのため、ゲートリーク電流が増加しても
ゲートソース間電圧Ｖgsは変化しない。従って、Ｖgsの
変化によるＩdsの変化はない。ただし、ドレイン電流の
ＲＦ電流がＶp 以下の部分がカットされるための平均電
流の増加はある。しかし、従来例のようにＩdsが大きく
変化することがないため、位相の変化も小さく、ＡＭ／
ＰＭ変換係数は大きくならないという特徴を有するので
ある。
ゲートソース間電圧Ｖgsは変化しない。従って、Ｖgsの
変化によるＩdsの変化はない。ただし、ドレイン電流の
ＲＦ電流がＶp 以下の部分がカットされるための平均電
流の増加はある。しかし、従来例のようにＩdsが大きく
変化することがないため、位相の変化も小さく、ＡＭ／
ＰＭ変換係数は大きくならないという特徴を有するので
ある。
【００２３】
【発明の効果】以上のように本発明によれば、ゲートバ
イアス回路にＰＮＰ形バイポーラトランジスタによるエ
ミッタフォロア回路を付加することにより、大きいＲＦ
入力信号が印加されてもゲートソース間電圧Ｖgsを不変
に保つことができ、そのためにドレイン電流の変化を従
来例より小さくすることができることになり、よって位
相変化も小さく、位相のＲＦにレベルに対する傾きを示
すＡＭ／ＰＭ変換係数を小さく保つことができるという
効果がある。
イアス回路にＰＮＰ形バイポーラトランジスタによるエ
ミッタフォロア回路を付加することにより、大きいＲＦ
入力信号が印加されてもゲートソース間電圧Ｖgsを不変
に保つことができ、そのためにドレイン電流の変化を従
来例より小さくすることができることになり、よって位
相変化も小さく、位相のＲＦにレベルに対する傾きを示
すＡＭ／ＰＭ変換係数を小さく保つことができるという
効果がある。
【図１】本発明の実施例の回路図である。
【図２】従来のＧａＡｓＦＥＴ増幅器のバイアス回路例
である。
である。
【図３】ＧａＡｓＦＥＴの静特性図によるＶgsとＩdsと
の変化例を示す図である。
の変化例を示す図である。
１ ＧａＡｓＦＥＴ ２ ゲート ３ ドレイン ４ ソース ５ 入力端子 ６ 出力端子 ７，８ チョークコイル ９，１０ カップリングコンデンサ １３，１４ バイパスコンデンサ ２０ ＰＮＰトランジスタ ２４，２５ 分圧抵抗器
Claims (3)
- 【請求項１】 ソースが接地され、ドレインに電源が印
加され、ゲートに入力信号が印加されたＦＥＴのバイア
ス回路であって、前記ゲートにエミッタが接続されたバ
イポーラトランジスタと、前記バイポーラトランジスタ
に対して常時オンとなる固定バイアスを供給するバイア
ス手段とを含むことを特徴とするＦＥＴのバイアス回
路。 - 【請求項２】 前記ＦＥＴはＲＦ信号を増幅する増幅ト
ランジスタであり、前記バイポーラトランジスタのエミ
ッタと前記ＦＥＴのゲートとの間には前記ＲＦ信号に対
して高インピーダンスのチョークコイルが設けられてい
ることを特徴とする請求項１記載のＦＥＴのバイアス回
路。 - 【請求項３】 前記バイアス手段は所定電圧を分圧する
抵抗分圧回路を有し、前記バイポーラトランジスタのコ
レクタに前記所定電圧が、ベースに前記抵抗分圧回路の
分圧出力が夫々印加されていることを特徴とする請求項
２記載のＦＥＴのバイアス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5190697A JPH0746051A (ja) | 1993-08-02 | 1993-08-02 | Ｆｅｔのバイアス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5190697A JPH0746051A (ja) | 1993-08-02 | 1993-08-02 | Ｆｅｔのバイアス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0746051A true JPH0746051A (ja) | 1995-02-14 |
Family
ID=16262353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5190697A Pending JPH0746051A (ja) | 1993-08-02 | 1993-08-02 | Ｆｅｔのバイアス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0746051A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6043714A (en) * | 1997-11-27 | 2000-03-28 | Mitsubishi Denki Kabushiki Kaisha | Power amplifier incorporating heterojunction and silicon bipolar transistors |
| JP2008219327A (ja) * | 2007-03-02 | 2008-09-18 | Sharp Corp | 電力増幅器及び通信装置 |
| JP2017092523A (ja) * | 2015-11-02 | 2017-05-25 | 三菱電機株式会社 | 半導体装置 |
-
1993
- 1993-08-02 JP JP5190697A patent/JPH0746051A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6043714A (en) * | 1997-11-27 | 2000-03-28 | Mitsubishi Denki Kabushiki Kaisha | Power amplifier incorporating heterojunction and silicon bipolar transistors |
| JP2008219327A (ja) * | 2007-03-02 | 2008-09-18 | Sharp Corp | 電力増幅器及び通信装置 |
| JP2017092523A (ja) * | 2015-11-02 | 2017-05-25 | 三菱電機株式会社 | 半導体装置 |
| CN107070439A (zh) * | 2015-11-02 | 2017-08-18 | 三菱电机株式会社 | 半导体装置 |
| CN107070439B (zh) * | 2015-11-02 | 2021-01-01 | 三菱电机株式会社 | 半导体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010327 |