KR101949803B1 - 스펙트럼 효율 개선을 위한 펄스 정형 회로 및 펄스 정형 회로를 포함하는 온오프 키잉 송신기 - Google Patents

스펙트럼 효율 개선을 위한 펄스 정형 회로 및 펄스 정형 회로를 포함하는 온오프 키잉 송신기 Download PDF

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Abstract

스펙트럼 효율 개선을 위한 펄스 정형 회로 및 펄스 정형 회로를 포함하는 OOK(On-Off Keying) 송신기가 개시된다. OOK(On-Off Keying) 송신기에 포함된 전력 증폭기(Power Amplifier)의 스위치에 인가되는 신호의 에지(edge)의 파형을 정형하는 펄스 정형 회로(pulse shaping circuit)을 제공할 수 있다.

Description

스펙트럼 효율 개선을 위한 펄스 정형 회로 및 펄스 정형 회로를 포함하는 온오프 키잉 송신기{PULSE SHAPING CIRCUIT TO IMPROVE SPECTRUM EFFICIENCY AND ON-OFF KEYING TRANSMITTER INCLUDING THE PULSE SHAPING CIRCUIT}
아래의 실시예들은 스펙트럼 효율 개선을 위한 펄스 정형 회로 및 펄스 정형 회로를 포함하는 OOK(On-Off Keying) 송신기에 관한 것이다.
저전력 무선 센서 네트워크 통신 시스템에서 사용할 수 있는 스펙트럼 밴드는 한정되어 있으며 채널이 점유하는 채널폭이 적을 수록 더 많은 채널을 이용할 수 있다. 저전력 무선 센서 네트워크 통신 시스템의 파워 효율의 향상을 위해서는 OOK 변조 방식을 이용하는 것이 유리하다. 하지만 OOK 변조 방식은 파워 효율이 높은 반면 스펙트럼 효율은 좋지 못하고, 스펙트럼 효율을 증가시키기 위하여 출력 파형을 정형하는 경우, 파워 효율이 감소하게 된다. OOK 변조 방식에서 파워 효율과 스펙트럼 효율은 트래이드-오프(trade-off)의 관계에 있다.
일실시예에 따르면, 펄스 정형 회로(pulse shaping circuit)는 OOK(On-Off Keying) 송신기에 포함된 전력 증폭기(Power Amplifier)의 스위치에 인가되는 신호의 에지(edge)의 파형을 정형할 수 있다.
상기 펄스 정형 회로는, 상기 스위치에 인가되는 신호의 라이징 에지(rising edge)와 폴링 에지(falling edge)의 기울기가 오른쪽으로 완만해 지도록 파형을 정형할 수 있다.
상기 펄스 정형 회로는, 상기 스위치에 인가되는 신호의 트랜지션 타임(transition time)에 상기 신호의 라이징 에지(rising edge)와 폴링 에지(falling edge)의 기울기가 완만해 지도록 상기 파형을 정형할 수 있다.
상기 펄스 정형 회로는, 상기 스위치에 인가되는 신호의 라이징 에지(rising edge)와 폴링 에지(falling edge)의 기울기를 완만하게 하여 상기 전력 증폭기가 포화 영역(saturation area)에 도달하는 시간을 지연시킴으로써 상기 전력 증폭기의 출력 신호의 파형을 스무딩(smoothing)할 수 있다.
상기 펄스 정형 회로는, 직렬로 나란히 배치된 제1 인터버, 제2 인터버 및 상기 제2 인터버의 출력단에 연결된 1개의 커패시터를 포함하고, 상기 커패시터를 통해 출력되는 신호는 상기 전력 증폭기의 스위치로 인가될 수 있다.
상기 스위치는, 상기 전력 증폭기의 소스(Source) 단에 위치하고, 트랜지스터를 포함할 수 있다.
일 실시예에 따르면, OOK(On-Off Keying) 송신기는 PLL(Phase Lock Loop) 회로; 버퍼(buffer); 스위치를 포함하는 전력 증폭기(Power Amplifier); 및 상기 스위치에 인가되는 신호의 에지(edge)의 파형을 정형하는 펄스 정형 회로(pulse shaping circuit)를 포함할 수 있다.
상기 펄스 정형 회로는, 상기 스위치에 인가되는 신호의 라이징 에지(rising edge)와 폴링 에지(falling edge)의 기울기가 오른쪽으로 완만해 지도록지도록 파형을 정형할 수 있다.
상기 펄스 정형 회로는, 상기 스위치에 인가되는 신호의 트랜지션 타임(transition time)에 상기 신호의 라이징 에지(rising edge)와 폴링 에지(falling edge)의 기울기가 완만해 지도록 상기 파형을 정형할 수 있다.
상기 펄스 정형 회로는, 상기 스위치에 인가되는 신호의 라이징 에지(rising edge)와 폴링 에지(falling edge)의 기울기를 완만하게 하여 상기 전력 증폭기가 포화 영역(saturation area)에 도달하는 시간을 지연시킴으로써 상기 전력 증폭기의 출력 신호의 파형을 스무딩(smoothing)할 수 있다.
상기 펄스 정형 회로는, 직렬로 나란히 배치된 제1 인터버, 제2 인터버 및 상기 제2 인터버의 출력단에 연결된 1개의 커패시터를 포함하고, 상기 커패시터를 통해 출력되는 신호가 상기 전력 증폭기의 스위치로 인가될 수 있다.
상기 스위치는, 상기 전력 증폭기의 소스(Source) 단에 위치하고, 트랜지스터를 포함할 수 있다.
도 1은 일실시예에 따른 OOK 송신기의 구조를 나타낸 도면이다.
도 2는 도 1의 OOK 송신기의 출력 파형에 따른 스펙트럼의 변화를 설명하기 위한 도면이다.
도 3은 도 1의 OOK 송신기에서 증폭기의 효율과 출력 파워의 관계를 나타낸 그래프이다.
도 4는 일실시예에 따른 펄스 정형 회로에 의해 전력 증폭기에 인가되는 정형된 신호를 설명하기 위한 도면이다.
도 5는 일실시예에 따른 펄스 정형 회로의 구조 및 펄스 정형 회로와 OOK 송신기의 전력 증폭기 간의 연결 관계를 설명하기 위한 도면이다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나, 본 발명이 일실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
도 1은 일실시예에 따른 OOK 송신기의 구조를 나타낸 도면이다.
도 1을 참조하면, 일 실시예에 따른 OOK 송신기는 PLL(Phase Locked Loop) 회로(110), 버퍼(buffer)(130), 전력 증폭기(Power Amplifier)(150), 스위치(160) 및 펄스 정형 회로(pulse shaping circuit)(170)를 포함할 수 있다.
일 실시예에 따른 OOK 송신기에 포함된 PLL 회로(110), 버퍼(130) 및 전력 증폭기(150)의 일반적인 동작은 공지된 OOK 송신기에 포함된 해당 요소의 동작으로부터 용이하게 파악할 수 있으므로, 이에 대한 구체적인 설명은 생략하기로 한다.
스위치(160)는 전력 증폭기(150)의 소스(Source) 단에 위치하고, 예를 들어, MOS-FET 트랜지스터 등과 같은 트랜지스터로 구성될 수 있다.
펄스 정형 회로(170)는 전력 증폭기(150)의 스위치(160)에 인가되는 신호의 에지(edge)의 파형을 정형할 수 있다.
펄스 정형 회로(170)의 구조 및 펄스 정형 회로(170)가 정형하는 파형의 형태 등에 대하여는 도 3 내지 도 4를 참조하여 설명한다.
펄스 정형 회로(170)는 직렬로 나란히 배치된 제1 인터버, 제2 인터버 및 제2 인터버의 출력단에 연결된 1개의 커패시터를 포함할 수 있다. 이때, 커패시터를 통해 출력되는 신호는 전력 증폭기(150)의 스위치(160)로 인가될 수 있다.
도 1의 펄스 정형 회로(170)에서는 인버터와 커패시터 간의 연결 관계를 나타내기 위하여 제2 인터버와 커패시터만을 도시하였다.
도 2는 도 1의 OOK 송신기의 출력 파형에 따른 스펙트럼의 변화를 설명하기 위한 도면이다.
OOK 송신기에서 증폭기의 출력 신호가 210의 사각파와 같이 피크(peak) 파워에서만 동작하는 증폭기의 경우, 평균 효율이 포화 영역(Saturation region)에서의 효율과 비슷하므로 정형된 회로 보다 평균 효율이 높게 된다.
OOK 송신기에서 증폭기의 출력 신호가 230과 같이 백 오프 영역(Back-off region)에서 동작하는 구간이 길어 질수록 증폭기의 평균 효율은 감소한다.
증폭기의 출력 신호가 210과 같이 사각파에서 파형이 정형된다면, 정형되는 형태에 따라 추가적인 대역폭(bandwidth)의 절약을 가져올 수 있지만, 이 경우 파형 정형을 위해서는 송신기 내부의 증폭기가 포화 영역(Saturation region)이 아닌 백 오프 영역(Back-off region)에서 동작이 필요하며 증폭기의 효율이 낮은 구간에서 동작하게 된다.
도 3은 도 1의 OOK 송신기에서 증폭기의 효율과 출력 파워의 관계를 나타낸 그래프이다.
파형을 정형하기 위해서는 도 3과 같이 증폭기의 출력 신호가 백-오프(back-off) 영역에서 출력 파워가 최대인 포화 영역(Saturation region)을 지나 출력 파워가 낮은 백 오프 영역(Back-off region)으로 동작해야 한다.
일 실시예에서는 초저전력 무선 센서 네트워크 통신 시스템의 한정된 주파수 자원을 기반으로 스펙트럼 효율의 증가에 따라 발생하는 파워 효율의 감소를 최소화 하고자 한다. 이를 위해, 일 실시예에 따른 OOK 송신기는 도 3과 같이 하나의 채널이 점유(occupy)하는 주파수 밴드를 줄여 채널 수를 증가시킬 수 있다.
도 3의 그래프를 참조하면, 일 실시예에 따른 OOK 송신기의 신호의 대부분이 최대 파워에서 동작하는 것을 볼 수 있다.
일 실시예에서는 이와 같이 신호의 대부분이 최대 파워에서 동작하게 함으로써 파워 효율이 감소되는 구간을 줄이는 동시에, 펄스 정형 회로를 이용하여 전력 증폭기에서 인가되는 신호의 에지(edge)만을 정형하여 파워 효율의 감소를 최소화할 수 있다.
도 4는 일실시예에 따른 펄스 정형 회로에 의해 전력 증폭기에 인가되는 정형된 신호를 설명하기 위한 도면이다.
도 4를 참조하면, 일반적인 OOK 송신기에 포함된 전력 증폭기(410)에서 출력되는 신호의 파형(415)과 일실시예에 따른 펄스 정형 회로(430)에 의해 정형된 신호가 입력된 전력 증폭기(450)에서 출력되는 신호의 파형(455) 간에 차이가 있음을 볼 수 있다.
일반적인 OOK 송신기에 포함된 전력 증폭기(410)에는 라이징 에지(rising edge)와 폴링 에지(falling edge)의 기울기가 90도인 사각파(rectangular wave)가 인가되고, 이에 따라 전력 증폭기(410)의 출력 파형은 415와 같은 형태를 나타낸다.
전력 증폭기(450)의 소스 단에 위치하는 스위치에는 펄스 정형 회로(430)에 의해 정형된 신호(435)가 입력된다. 이때 펄스 정형 회로(430)는 입력된 신호를 라이징 에지(rising edge)와 폴링 에지(falling edge)의 기울기가 435와 같이 오른쪽으로 완만해진 형태의 파형으로 정형한다.
일 실시예에 따른 펄스 정형 회로(430)는 전력 증폭기(450)의 소스단에 위치하는 스위치에 인가되는 신호의 트랜지션 타임(transition time)에 인가되는 신호의 라이징 에지(rising edge)와 폴링 에지(falling edge)의 기울기를 의도적으로 완만하게 한다(눕힌다).
이처럼 에지(edge)의 기울기를 의도적으로 완만하게 함으로써(눕힘으로써), 펄스 정형 회로(430)는 전력 증폭기(450)의 동작 영역이 포화 영역(saturation area)으로 가는 시간을 지연시켜 전력 증폭기(450)의 출력 신호의 파형의 라이징 에지(rising edge)와 폴링 에지(falling edge)를 455와 같이 부드럽게 스무딩(smoothing) 할 수 있다.
전술한 바와 같이, 스펙트럼 효율의 증가는 파워 효율의 감소를 수반하는데, 일 실시예에서는 전력 증폭기(450)에 인가되는 신호의 파형의 에지(edge)만을 정형하여 평균적으로 고효율을 유지할 수 있도록 한다.
이때, 전력 증폭기(450)의 스위치에 인가되는 신호가 '1'이면, 전력 증폭기(450)의 출력 파형은 '1'을 나타내는 신호가 되고, 전력 증폭기(450)의 스위치에 인가되는 신호가 '0'이면, 전력 증폭기(450)의 출력 파형은 존재하지 않게 된다. 출력 파형이 존재하지 않는 경우, 이는 '0'을 나타내는 신호가 된다.
도 5는 일실시예에 따른 펄스 정형 회로의 구조 및 펄스 정형 회로와 OOK 송신기의 전력 증폭기 간의 연결 관계를 설명하기 위한 도면이다.
도 5를 참조하면, 일 실시예에 따른 펄스 정형 회로(510)는 직렬로 나란히 배치된 제1 인터버(511), 제2 인터버(513) 및 1개의 커패시터(515)를 포함할 수 있다.
이때, 제1 인터버(511)의 출력단은 제2 인터버(513)의 입력단과 연결되고, 제2 인터버(513)의 출력단에는 커패시터(515)가 연결된다.
일 실시예에 따른 펄스 정형 회로(510)는 2개의 인버터들(511, 513)과 1개의 커패시터(515)를 사용함으로써, 예를 들어, 5uW 또는 3 uW 이하의 적은 파워만으로도 고주파 성분을 필터링하여 파형을 정형할 수 있다.
커패시터(515)를 통해 출력되는 신호는 전력 증폭기의 스위치(550)로 인가될 수 있다. 스위치(550)는 전력 증폭기(530)의 소스(Source) 단에 위치하고, 트랜지스터로 구성될 수 있다.
펄스 정형 회로(510)는 OOK(On-Off Keying) 송신기에 포함된 전력 증폭기(530)의 소스에 위치한 스위치(550)인 트랜지스터의 게이트(gate) 단자와 소스(source) 단자 간에 걸리는 전압에 의해 인가되는 신호의 에지(edge)의 파형을 정형할 수 있다.
펄스 정형 회로(510)는 스위치(550)에 인가되는 신호의 라이징 에지(rising edge)와 폴링 에지(falling edge)의 기울기가 오른쪽으로 완만해 지도록 파형을 정형할 수 있다.
펄스 정형 회로(510)는 스위치(550)에 인가되는 신호의 트랜지션 타임(transition time)에 신호의 라이징 에지(rising edge)와 폴링 에지(falling edge)의 기울기가 완만해 지도록 파형을 정형할 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성 요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.
110: PLL(Phase Lock Loop) 회로
130: 버퍼(buffer)
150: 전력 증폭기(Power Amplifier)
160: 스위치(switch)
170: 펄스 정형 회로(pulse shaping circuit)

Claims (12)

  1. OOK(On-Off Keying) 송신기에 포함된 전력 증폭기(Power Amplifier)의 소스 노드에 배치되는 스위치에 인가되는 신호의 에지(edge)의 파형을 정형하는 펄스 정형 회로(pulse shaping circuit)에 있어서,
    상기 펄스 정형 회로는,
    직렬로 연결된 제1 인버터와 제2 인버터; 및
    상기 제2 인버터의 출력단에 연결된 커패시터 - 상기 커패시터는 상기 스위치 내에 존재하는 트랜지스터의 게이트 노드에 배치됨 -
    로 구성되고,
    상기 스위치에 인가되는 신호의 라이징 에지(rising edge)와 폴링 에지(falling edge)의 기울기를 완만하게 하여 상기 전력 증폭기가 포화 영역(saturation area)에 도달하는 시간을 지연시킴으로써 상기 전력 증폭기의 출력 신호의 파형을 스무딩(smoothing)하고,
    상기 커패시터를 통하여 출력되는 신호는 상기 전력 증폭기의 스위치에 적용되고,
    상기 펄스 정형 회로는 상기 스위치에 인가되는 신호의 트랜지션 타임(transition time)에 상기 신호의 라이징 에지(rising edge)와 폴링 에지(falling edge)의 기울기가 완만해 지도록 상기 파형을 정형하는 펄스 정형 회로.
  2. 제1항에 있어서,
    상기 펄스 정형 회로는,
    상기 스위치에 인가되는 신호의 라이징 에지(rising edge)와 폴링 에지(falling edge)의 기울기가 오른쪽으로 완만해 지도록 파형을 정형하는, 펄스 정형 회로.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. PLL(Phase Lock Loop) 회로;
    버퍼(buffer);
    전력 증폭기(Power Amplifier);
    트랜지스터를 포함하고, 상기 전력 증폭기의 소스 노드에 배치되는 스위치; 및
    상기 스위치에 인가되는 신호의 에지(edge)의 파형을 정형하는 펄스 정형 회로(pulse shaping circuit)
    를 포함하고,
    상기 전력 증폭기의 출력 파형은 상기 스위치에 적용되는 신호에 기초하여 결정되고,
    상기 펄스 정형 회로는,
    직렬로 연결된 제1 인버터와 제2 인버터; 및
    상기 제2 인버터의 출력단에 연결된 커패시터 - 상기 커패시터는 상기 스위치 내에 존재하는 트랜지스터의 게이트 노드에 배치됨 -
    로 구성되고,
    상기 스위치에 인가되는 신호의 라이징 에지(rising edge)와 폴링 에지(falling edge)의 기울기를 완만하게 하여 상기 전력 증폭기가 포화 영역(saturation area)에 도달하는 시간을 지연시킴으로써 상기 전력 증폭기의 출력 신호의 파형을 스무딩(smoothing)하고,
    상기 커패시터를 통하여 출력되는 신호는 상기 전력 증폭기의 스위치에 적용되고,
    상기 펄스 정형 회로는 상기 스위치에 인가되는 신호의 트랜지션 타임(transition time)에 상기 신호의 라이징 에지(rising edge)와 폴링 에지(falling edge)의 기울기가 완만해 지도록 상기 파형을 정형하는 OOK(On-Off Keying) 송신기.
  8. 제7항에 있어서,
    상기 펄스 정형 회로는,
    상기 스위치에 인가되는 신호의 라이징 에지(rising edge)와 폴링 에지(falling edge)의 기울기가 오른쪽으로 완만해 지도록 파형을 정형하는, OOK 송신기.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
KR1020130140976A 2013-11-19 2013-11-19 스펙트럼 효율 개선을 위한 펄스 정형 회로 및 펄스 정형 회로를 포함하는 온오프 키잉 송신기 KR101949803B1 (ko)

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