KR101094088B1 - 전류 모드 스위칭 전력 증폭기 및 바이아싱 방법 - Google Patents

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Abstract

본 발명은 전력 증폭기 및 그것을 포함한 송신기에 관한 발명으로서, 전류 미러를 차동 증폭기로 구성하여 베이스 밴드 신호를 증폭하는 전력 증폭기 및 그것을 포함한 송신기에 관한 발명이다.
본 발명의 일 실시예에 따른 증폭기는 베이스 밴드 신호의 크기 정보를 포함하는 입력 전류 신호를 생성하는 전류 생성부; 상기 전류 생성부로부터의 상기 입력 전류 신호를 증폭한 제 1 전류를 생성하는 제 1 전류 미러부; 및 상기 전류 생성부로부터의 상기 입력 전류 신호를 증폭한 제 2 전류를 생성하는 제 2 전류 미러부;를 포함하고, 상기 제 1 전류 및 상기 제 2 전류는 교대로 스위칭되어 생성된다.

Description

전류 모드 스위칭 전력 증폭기 및 바이아싱 방법 {CURRENT-MODE SWITCHING POWER AMPLIFIER AND ITS BIAS METHOD FOR ROBUST OUTPUT POWER}
전력 증폭기 및 그것을 포함한 송신기에 관한 발명으로서, 전류 미러를 차동 증폭기로 구성하여 베이스 밴드 신호를 증폭하는 전력 증폭기 및 그것을 포함한 송신기에 관한 발명이다.
전력 증폭기는 크게 선형 전력 증폭기와 비선형 전력 증폭기로 나눌 수 있다. 선형 전력 증폭기는 입력 신호에 대하여 출력 신호가 선형적인 관계를 가지는 동작 영역에서 구현한 것으로, class A, AB, B, C의 전력 증폭기 등이 이에 속한다. 선형 전력 증폭기는 선형적으로 출력 파워를 제어하는 것이 가능하지만, 증폭기의 효율이 낮아서 배터리의 소모 시간을 단축시키는 단점이 있다. 또한 출력하고자 하는 파워에 관계없이 늘 일정한 전류를 소모하기 때문에, 낮은 파워를 출력할 때에는 증폭기의 효율이 더욱 떨어지게 된다. class D, E, F 등의 비선형 전력 증폭기는 이론적으로 100% 의 효율을 가질 만큼, 그 효율이 높지만, 입력 신호가 변해도 출력 신호가 일정하기 때문에 PSK (Phase-Shift Keying) 과 같이 신호의 크기에 정보가 없는 변조 방식을 사용하는 시스템에만 주로 사용되었다. 이에 신호의 크기가 정보를 가지는 ASK (Amplitude-Shift Keying), QAM (Quadrature Amplitude Modulation) 등의 시스템을 구현할 때에도 효율이 높은 비선형 전력 증폭기를 활용하고자 고안된 송신기의 구조가 폴라 송신기 구조이다.
도 1에서는 전압 공급원의 크기를 변조하여 출력 신호의 크기를 조절하는 폴라 송신기의 회로도를 나타낸다. 폴라 송신기는 CORDIC PROCESSOR (Coordinate Rotation Digital Computer Processor; 100), LDO (Low-Drop out: 110), 로컬 오실레이터 (130), 전력 증폭기 (120) 를 포함한다. 폴라 송신기 구조에서는 전압 공급원의 크기를 바꾸는 것과 게이트의 바이어스 전압을 바꾸는 것의 두 가지 방법으로 출력 신호의 크기를 조절할 수 있다. 일반적인 폴라 송신기의 구조에서는 도 1 에서와 같이 전송하고자 하는 베이스밴드 신호가 극좌표 변환기 (CORDIC PROCESSOR) 를 통해 크기
Figure 112010015443260-pat00001
Figure 112010015443260-pat00002
와 위상정보
Figure 112010015443260-pat00003
Figure 112010015443260-pat00004
로 변환되어 출력된다. 이를 통해 일정한 크기를 지니는 위상정보
Figure 112010015443260-pat00005
Figure 112010015443260-pat00006
가 전력 증폭기에 입력되고, 낮은 주파수의 크기정보
Figure 112010015443260-pat00007
Figure 112010015443260-pat00008
는 LDO를 통해 전력 증폭기의 전원 전압을 조절하게 된다. 하지만 전력 증폭기의 전압 공급원을 변조하는 LDO 레귤레이터 블록은 전류를 크게 소모하고, 동작 속도가 느리기 때문에 적용 분야에 한계를 가지고 있다. 휴대용 모바일 기기에서는 배터리 사용 시간을 연장하기 위하여 전류를 적게 소모하는 시스템의 구현이 필수적이다.
전류 소모를 적게하는 시스템을 구현하기 위하여 선행기술문헌 (S. Shim, J. Han and S. Hong, 및 CMOS RF polar transmitter of a UHF mobile RFID reader for high power efficiency, IEEE Microw. Wireless Compon. Lett., vol. 18, no. 9, pp. 635-637, Sep. 2008.) 에서는 전력 증폭기의 캐스코드 트랜지스터에 변조된 바이어스 전압을 가해줌으로써, 출력 신호의 전압을 조절하는 방법을 제안하였다.
도 2 에는 위 선행기술문헌에서 개시하는 폴라 송신기의 회로도를 도시한다. 폴라 송신기는 CORDIC PROCESSOR (100), 로컬 오실레이터 (130), PSF (pulse shaping filter ; 200), 전력 증폭기 (Power Amplifier ; 120) 을 포함한다. LDO 를 통해 전력 증폭기의 전원 전압을 조절하는 폴라 송신기 구조와 달리, 저역 통과 필터 형태의 pulse shaping filter (PSF)를 통과한 신호를 전력 증폭기의 입력으로 직접 공급하는 것이다. 이로 인해 LDO 를 구현함으로 생기는 전체 시스템의 전력 소모, 동작 속도 등의 부담을 줄일 수 있게 되었다.
도 3 에서는 도 2 를 구성하는 핵심 블록인 전력 증폭기 (120) 의 회로도를 나타낸다. M1 의 게이트에 인가되는 VBB 는 베이스 밴스 신호를 의미하고, M2 의 스위칭로 입력되는 VLO 는 로컬 오실레이터 (130) 로부터 출력되는 신호를 의미한다.
캐스코드 트랜지스터의 게이트에 변조된 베이스밴드 신호를 가해주는 간단한 방법만으로 출력 신호의 제어가 가능하고, 전압-전류 변환 트랜지스터(M2)에 직접 로컬 오실레이터 (130) 의 출력 신호를 가해주어 주파수 변환을 수행할 수 있다.
하지만, 포화 영역에서 동작하는 트랜지스터의 전압과 전류 사이에는 제곱의 관계식이 성립하기 때문에, 출력 신호의 레벨을 선형적으로 제어하는 데에는 어려움이 따른다. 이러한 이유로 선행기술문헌에서 제안된 전력 증폭기 역시 binary ASK 변조 방식의 RFID 수신기에 사용되었다.
비선형성을 보완하는 디지털 알고리즘을 사용해서 적용 한계를 극복할 수 있지만, 부가적인 회로 구성으로 인해 전류 소모가 증가하는 문제점이 있다. 또한 최근에는 전송하고자 하는 디지털 데이터를 바이너리 형식 (N bit) 에서 써모미터 형식 (2N-1 bit)으로 변환하여 2N-1 개의 단위 비선형 전력 증폭기를 각각 제어하도록 한 뒤, 출력을 모두 합하여 최종적으로 선형 출력을 얻는 디지털 전력 증폭기 (DPA)도 구현되고 있다. 하지만 요구되는 선형성의 요건이 높아질수록 디지털 전력 증폭기 구성에 필요한 비선형 전력 증폭기의 수가 크게 늘어나기 때문에 큰 면적이 필요한 단점이 있다.
본 발명은 도 3 의 전력 증폭기 구조가 가지는 다음과 같은 두 가지 문제를 개선하고자 제안되었다.
첫번째 문제는 캐스코드 트랜지스터의 게이트에 입력 신호를 가할 때, 입력 전압과 출력 전류 사이의 제곱 관계로 인해 송신기의 최종 출력 파워를 선형적으로 제어하기가 어렵다는 것이다.
두 번째 문제는 입력 전압과 출력 전류의 관계식의
Figure 112010015443260-pat00009
성분이 프로세스, 전압, 온도 (PVT) 변화에 매우 민감하기 때문에, 출력 파워의 정확도가 떨어진다는 것이다. 예를 들어, DSRC 시스템의 요구사항에는 PVT 조건의 변화에도 ± 1dB 이내의 오차 범위 안에 출력 파워를 송신해야 하는 조건이 있다. 이러한 조건을 만족시키기 위해 기존의 DSRC 송신기에서는 출력된 신호를 피드백시켜서 오차를 줄이는 방법이 주로 사용되어 왔지만, 부가적인 회로 구성으로 인해 전력 소모가 증가하는 부담이 있다.
이에 본 발명에서는 선형적으로 출력 파워를 제어하는 것이 가능하며, 출력된 신호의 정확도를 향상시키는 전력 증폭기의 구조를 제안하고자 한다.
일 실시예에 따른 증폭기는 베이스 밴드 신호의 크기 정보를 포함하는 입력 전류 신호를 생성하는 전류 생성부; 전류 생성부로부터의 입력 전류 신호를 증폭한 제 1 전류를 생성하는 제 1 전류 미러부; 및 전류 생성부로부터의 입력 전류 신호를 증폭한 제 2 전류를 생성하는 제 2 전류 미러부;를 포함하고, 제 1 전류 및 제 2 전류는 교대로 스위칭되어 생성된다.
바람직하게는, 전류 생성부는, 입력 전류 신호를 생성하는 입력 전류 신호 생성부; 입력 전류 신호 생성부와 연결되는 제 1 트랜지스터; 및 제 1 트랜지스터와 연결되고, 게이트를 통하여 바이어스 전압을 인가받고, 나머지 단자는 그라운드와 연결되는 제 2 트랜지스터를 포함하고, 제 1 트랜지스터의 게이트는 제 1 트랜지스터의 드레인에 연결된다.
바람직하게는, 제1 전류와 제2 전류는 베이스 밴드 신호의 크기 정보와 베이스 밴드 신호의 위상 정보가 반영된다.
바람직하게는, 제 1 전류 미러부는, 제 1 트랜지스터의 게이트와 연결되는 제 3 트랜지스터; 및 로컬 오실레이터로부터의 제 1 차동 전압을 게이트로 입력받고, 제 3 트랜지스터와 연결되며, 나머지 단자는 그라운드에 연결되는 제 4 트랜지스터를 포함하고, 제 4 트랜지스터는 제 1 차동 전압에 동기되어 스위칭됨으로써 제 1 전류의 흐름을 제어한다.
바람직하게는, 제 2 전류 미러부는, 제 1 트랜지스터의 게이트와 연결되는 제 5 트랜지스터; 및 로컬 오실레이터로부터의 제 2 차동 전압을 게이트로 입력받고, 제 5 트랜지스터와 연결되며, 나머지 단자는 그라운드에 연결되는 제 6 트랜지스터를 포함하고, 제 6 트랜지스터는 제 2 차동 전압에 동기되어 스위칭됨으로써 제 2 전류의 흐름을 제어한다.
바람직하게는, 제 1 전류 미러부는,제 3 트랜지스터 및 제 4 트랜지스터의 연결지점에 소스 또는 드레인 중 어느 하나를 통하여 연결되는 제 7 트랜지스터를 더 포함하고, 제 7 트랜지스터의 소스 또는 드레인 중 다른 하나에는 제 3 트랜지스터의 게이트 전압보다 크기가 작은 전압이 인가되며, 제 7 트랜지스터의 게이트에는 로컬 오실레이터로부터의 제 1 차동 전압을 인버팅한 전압이 인가된다.
바람직하게는, 제 2 전류 미러부는, 제 5 트랜지스터 및 제 6 트랜지스터의 연결지점에 소스 또는 드레인 중 어느 하나를 통하여 연결되는 제 8 트랜지스터를 더 포함하고, 제 8 트랜지스터의 소스 또는 드레인 중 다른 하나에는 제 5 트랜지스터의 게이트 전압보다 크기가 작은 전압이 인가되며, 제 8 트랜지스터의 게이트에는 로컬 오실레이터로부터의 제 2 차동 전압을 인버팅한 전압이 인가된다.
다른 실시예에 따른 송신기는 위 증폭기를 포함할 수 있다.
실시예에 따르면, 일반적인 폴라 송신기 구조에서 전력 증폭기의 전원 전압을 공급하는 데에 필수적인 LDO 레귤레이터를 사용하지 않아, 전력 소모를 크게 줄일 수 있으며, 동작 속도의 향상도 꾀할 수 있다. 또한 도 3의 전력 증폭기 회로가 가지는 비선형적 출력 특성과 출력 신호의 비정확성을 동시에 개선할 수 있다.
도 1에서는 전압 공급원의 크기를 변조하여 출력 신호의 크기를 조절하는 폴라 송신기의 회로도를 나타낸다.
도 2 에는 위 선행기술문헌에서 개시하는 폴라 송신기의 회로도를 도시한다.
도 3 에서는 도 2 를 구성하는 핵심 블록인 전력 증폭기 (120) 의 회로도를 나타낸다.
도 4 는 MOSFET 을 이용하여 구성한 전류 미러 (Current Mirror) 를 도시한다.
도 5 는 본 발명의 일 실시예에 따른 차동 전력 증폭기의 회로도이다.
도 6 은 각각 차동 전압 (VLO), 입력 전류 신호 (IBB), 출력 전류 (IOUT) 의 신호의 파형을 도시한 도면을 나타낸다.
도 7 은 차동 전압 (VLO) 신호가 변함에 따라 기생 캐패시터
Figure 112010015443260-pat00010
Figure 112010015443260-pat00011
에 의해서 트랜지스터 M3 와 M4 사이에 있는 노드 A 의 전압이 변하는 것을 나타낸다.
도 8 은 본 발명의 다른 실시예에 따른 차동 증폭기의 회로도를 나타낸다.
도 9 는 본 발명의 또 다른 실시예에 따른 차동 증폭기의 회로도를 나타낸다.
이하, 본 발명의 바람직한 실시예의 상세한 설명이 첨부된 도면들을 참조하여 설명될 것이다. 도면들 중 인용부호들 및 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 인용부호들로 나타내고 있음에 유의해야 한다.
본 발명을 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
도 4 는 MOSFET 을 이용하여 구성한 전류 미러 (Current Mirror) 를 도시한다. 전류 미러는 기준 전류를 만드는 부분 (M1과 M2) 과 생성된 전류를 활용하는 부분 (M3와 M4)으로 구성된다.
이 때 생성된 전류는 M1과 M3 트랜지스터의 크기 비에 따라 결정된다.
Figure 112010015443260-pat00012
전류 미러에서는 기준 전류와 트랜지스터의 크기 이외에 생성된 전류인
Figure 112010015443260-pat00013
에 영향을 미치는 변수가 없기 때문에, 상당한 정확도를 가지고 출력 전류를 제어할 수 있는 장점이 있다. 또한 PVT 조건 변화에 민감한 성분인
Figure 112010015443260-pat00014
가
Figure 112010015443260-pat00015
결정하는 식에는 관여하지 않으므로 회로의 동작에 대한 신뢰도가 높다고 할 수 있다.
도 5 는 본 발명의 일 실시예에 따른 차동 전력 증폭기의 회로도이다.차동 전력 증폭기의 회로는 입력 전류 신호 (IBB) 를 통과시키는 전류 생성부 (500), 전류 생성부 (500) 로부터의 입력 전류 신호 (IBB) 를 증폭한 제 1 전류 (IOUT-) 를 생성하는 제 1 전류 미러부 (510), 및 전류 생성부 (500) 로부터의 입력 전류 신호를 증폭한 제 2 전류 (IOUT+) 를 생성하는 제 2 전류 미러부 (520) 을 포함할 수 있다.
전류 생성부 (500) 는, 입력 전류 신호 (IBB)를 생성하는 입력 전류 신호 생성부, 입력 전류 신호 생성부와 연결되는 제 1 트랜지스터 (M1), 제 1 트랜지스터 (M1) 와 연결되고, 게이트를 통하여 바이어스 전압 (VBIAS) 을 인가받고, 나머지 단자는 그라운드와 연결되는 제 2 트랜지스터 (M2) 를 포함할 수 있다. 또한, 제 1 트랜지스터 (M1) 의 게이트는 상기 제 1 트랜지스터의 드레인에 연결될 수 있다. 전류 생성부 (500) 는 최종 출력의 엔빌로프 (envelope) 를 결정하는 베이스밴드 전류, 즉 입력 전류 신호 (IBB) 를 코어 회로에 공급하는 역할을 한다.
제 1 전류 미러부 (510) 은, 제 1 트랜지스터 (M1) 의 게이트와 연결되는 제 3 트랜지스터 (M3); 및 로컬 오실레이터로부터의 제 1 차동 전압 (VLO+) 을 게이트로 입력받고, 상기 제 3 트랜지스터 (M3) 와 연결되며, 나머지 단자는 그라운드에 연결되는 제 4 트랜지스터 (M4) 를 포함할 수 있다. 제 4 트랜지스터는 상기 제 1 차동 전압 (VLO+) 에 동기되어 스위칭됨으로써 상기 제 1 전류 (IOUT-) 의 흐름을 제어할 수 있다.
제 2 전류 미러부 (520) 은, 제 1 트랜지스터 (M1) 의 게이트와 연결되는 제 5 트랜지스터 (M5); 및 로컬 오실레이터로부터의 제 2 차동 전압 (VLO-) 을 게이트로 입력받고, 제 5 트랜지스터 (M5) 와 연결되며, 나머지 단자는 그라운드에 연결되는 제 6 트랜지스터 (M6) 를 포함할 수 있다. 제 6 트랜지스터 (M6) 는 제 2 차동 전압에 동기되어 스위칭됨으로써 제 2 전류 (IOUT+) 의 흐름을 제어할 수 있다.
도 6 은 각각 차동 전압 (VLO), 입력 전류 신호 (IBB), 출력 전류 (IOUT) 의 신호의 파형을 도시한 도면을 나타낸다.
차동 전압 (VLO) 는 로컬 오실레이터로부터 입력되는 신호로써, 입력인 베이스 밴드 신호의 위상 정보가 포함된 구현파이다. 입력 전류 신호 (IBB) 는 베이스 밴드 신호 중 크기 정보를 포함하고 있다.
전류 생성부 (500) 과 제 1 전류 미러부 (510) 연결관계에 의하여 전류 생성부 (500) 으로 흐르는 전류 (IBB) 는 N 배 증폭되어 제 1 전류 미러부 (510) 으로 흐르게 되며, 전류 생성부 (500) 과 제 2 전류 미러부 (520) 연결관계에 의하여 전류 생성부 (500) 로 흐르는 전류 (IBB) 는 N 배 증폭되어 제 2 전류 미러부 (520) 으로 흐르게 된다. 이러한 전류의 흐름을 스위칭 소자 (M4, M6) 가 제어하게 되는 바, 출력 전류 신호 (IOUT) 에는 베이스 밴드 입력 전류 (IBB) 의 크기와 차동 전압 (VLO) 의 위상 정보가 반영된 전류가 출력이 된다.
정교한 아날로그 회로를 통해 생성된 IBB가 전류 미러를 통해 코어에 직접 공급되기 때문에, 출력 신호의 크기를 정확하게 제어할 수 있으며 PVT 오차를 줄일 수 있는 장점이 있다. 또한 출력 전류가 기준 전류와 트랜지스터의 크기 비를 계수로 선형적 관계에 있기 때문에 출력 신호의 크기를 선형적으로 제어하는 것이 필요한 N-ary 변조 방식의 시스템에 적용하는 것이 가능하다.
차동 전압 (VLO) 가 트랜지스터 M2 또는 M4를 ON 시킬 때, 전력 증폭기가
Figure 112010015443260-pat00016
를 정확하게 출력하기 위해서는 전류 미러를 구성하는 하단부 트랜지스터의 동작 조건을 일치하도록 구성하는 것이 중요하다. 이에 본 발명에서 제안된 전력 증폭기 구동 시에는 트랜지스터 M4 또는 M6의 게이트에 가해지는 차동 전압 (VLO) 신호의 최대값과 동일한 전압이 M4의 게이트에 가해지도록 기능하는 최대값 검출 회로 (Peak detector) 가 차동 전압 (VLO) 신호의 신호 생성부의 출력단에 추가될 수도 있다.
도 7 은 차동 전압 (VLO) 신호가 변함에 따라 기생 캐패시터
Figure 112010015443260-pat00017
에 의해서 트랜지스터 M3 와 M4 사이에 있는 노드 A 의 전압이 변하는 것을 나타낸다. 차동 전압 (VLO) 신호가 트랜지스터 M2를 OFF 시키는 ①의 구간 동안 전원으로부터 공급된 전류가 기생 캐패시터인
Figure 112010015443260-pat00018
를 충전시키게 된다. 또한 차동 전압 (VLO) 가 트랜지스터 M2 를 ON 시키는 ②의 구간에는 캐패시터
Figure 112010015443260-pat00019
에 쌓여 있던 전하가 방전된다. 이 때 A 노드의 전압은 시간 상수인
Figure 112010015443260-pat00020
와
Figure 112010015443260-pat00021
를 주기로 상승과 하강을 반복하면서 트랜지스터 M3 와 M4 의 동작 영역을 좌우하게 된다. 전력 증폭기의 처리 가능한 신호의 주파수 밴드 범위를 넓게 하기 위해서는 상승/하강의 시간 상수를 줄여서 출력 전류의 스위칭 속도를 빠르게 하는 것이 중요하다. 일반적으로 도 7의 전력 증폭기 회로에서는 A 노드의 전압 상승에 걸리는 시간에 의해서 스위칭 속도가 제한되기 때문에 이에 대한 해결책이 필요하다.
도 8 은 본 발명의 다른 실시예에 따른 차동 증폭기의 회로도를 나타낸다. 차동 증폭기는 고정된
Figure 112010015443260-pat00022
전압을 한쪽 단자로 포함하는 스위치 (M7) 을 포함하고, M7 의 나머지 단자는 제 1 전류 미러부 또는 제 2 전류 미러부의 A 지점에 접속되며, M7 은
Figure 112010015443260-pat00023
에 의하여 스위칭된다. 트랜지스터 M3 가 OFF 되기 위해서는 최소한 차동 전압 (VLO) 신호 주기의 50 % 이내에 노드 A의 전압이
Figure 112010015443260-pat00024
이상으로 증가해야 하지만, 실제 동작에서는 기생 캐패시터가 충전되는 시상수가 그 속도를 따라가지 못하게 된다. 이에 고정된
Figure 112010015443260-pat00025
전압을
Figure 112010015443260-pat00026
신호의 역신호인
Figure 112010015443260-pat00027
에 동기화하여 A 노드에 가해주는 방법을 통해 전압 상승에 필요한 시상수로 인한 동작 속도의 한계를 극복할 수 있다.
도 9 는 본 발명의 또 다른 실시예에 따른 차동 증폭기의 회로도를 나타낸다. 차동 증폭기는 고정된
Figure 112010015443260-pat00028
전압을 트랜지스터 (M8) 의 한쪽 단자를 통하여 공급받는다. M8 을 포함한 회로부는 전형적인 전류 미러의 형태로 구성될 수 있다.
이 때, 새롭게 추가된 전류원
Figure 112010015443260-pat00029
Figure 112010015443260-pat00030
은 트랜지스터 M8 이 켜질 수만 있는 정도인 수 uA 정도의 직류 전류만 흘려 주도록 한다. 이를 통해 트랜지스터 M8 의 게이트와 소스 사이에는 M8 의 문턱전압인
Figure 112010015443260-pat00031
이 걸리게 되고, 결과적으로 차동 전압 (VLO) 신호가 OFF 상태일 때에는 A 노드의 전압이 앞서 말한
Figure 112010015443260-pat00032
로 빠르게 고정될 수 있다.
도면 10은 본 발명의 전력 증폭기를 포함한 송신기를 도시한다. 송신기는 크게 베이스밴드 전압 신호
Figure 112010015443260-pat00033
를 베이스 밴드 전류 신호
Figure 112010015443260-pat00034
로 변환하는 전압 전류 컨버터 (V-to-I CONVERTER; 930), 차동 LO 신호
Figure 112010015443260-pat00035
를 생성하여 전력 증폭기에 공급하는 LO 생성기 (LO GENERATOR), LO 신호의 최대값
Figure 112010015443260-pat00036
을 검출하여 전력 증폭기의 기준 전류 생성부에 공급하는 피크 검출기 (PEAK DETECTOR; 950), 및 베이스 밴드 전류 신호 (IBB), LO 신호, LO 의 피크값을 입력받는 전력 증폭기 (960) 을 포함한다.
이상에서 보는 바와 같이, 본 발명이 속하는 기술 분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시 될 수 있다는 것을 이해할 수 있을 것이다.
그러므로, 이상에서 기술한 실시 예는 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 하고, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
전류 생성부 : 500 제 1 전류 미러부 : 510
제 2 전류 미러부 : 520

Claims (8)

  1. 베이스 밴드 신호의 크기 정보를 포함하는 입력 전류 신호를 생성하는 전류 생성부;
    상기 전류 생성부로부터의 상기 입력 전류 신호를 증폭한 제 1 전류를 생성하는 제 1 전류 미러부; 및
    상기 전류 생성부로부터의 상기 입력 전류 신호를 증폭한 제 2 전류를 생성하는 제 2 전류 미러부;를 포함하고,
    상기 제 1 전류 및 상기 제 2 전류는 교대로 스위칭되어 생성되는, 증폭기.
  2. 제 1 항에 있어서,
    상기 전류 생성부는,
    입력 전류 신호를 생성하는 입력 전류 신호 생성부;
    상기 입력 전류 신호 생성부와 연결되는 제 1 트랜지스터; 및
    상기 제 1 트랜지스터와 연결되고, 게이트를 통하여 바이어스 전압을 인가받고, 나머지 단자는 그라운드와 연결되는 제 2 트랜지스터를 포함하고,
    상기 제 1 트랜지스터의 게이트는 상기 제 1 트랜지스터의 드레인에 연결되는, 증폭기.
  3. 제 1 항에 있어서,
    상기 제1 전류와 상기 제2 전류는 상기 베이스 밴드 신호의 크기 정보와 상기 베이스 밴드 신호의 위상 정보가 반영된, 증폭기.
  4. 제 2 항에 있어서,
    상기 제 1 전류 미러부는,
    상기 제 1 트랜지스터의 게이트와 연결되는 제 3 트랜지스터; 및
    로컬 오실레이터로부터의 제 1 차동 전압을 게이트로 입력받고, 상기 제 3 트랜지스터와 연결되며, 나머지 단자는 그라운드에 연결되는 제 4 트랜지스터를 포함하고,
    상기 제 4 트랜지스터는 상기 제 1 차동 전압에 동기되어 스위칭됨으로써 상기 제 1 전류의 흐름을 제어하는, 증폭기.
  5. 제 2 항에 있어서,
    상기 제 2 전류 미러부는,
    상기 제 1 트랜지스터의 게이트와 연결되는 제 5 트랜지스터; 및
    로컬 오실레이터로부터의 제 2 차동 전압을 게이트로 입력받고, 상기 제 5 트랜지스터와 연결되며, 나머지 단자는 그라운드에 연결되는 제 6 트랜지스터를 포함하고,
    상기 제 6 트랜지스터는 상기 제 2 차동 전압에 동기되어 스위칭됨으로써 상기 제 2 전류의 흐름을 제어하는, 증폭기.
  6. 제 4 항에 있어서,
    상기 제 1 전류 미러부는,
    상기 제 3 트랜지스터 및 상기 제 4 트랜지스터의 연결지점에 소스 또는 드레인 중 어느 하나를 통하여 연결되는 제 7 트랜지스터를 더 포함하고,
    상기 제 7 트랜지스터의 상기 소스 또는 드레인 중 다른 하나에는 상기 제 3 트랜지스터의 게이트 전압보다 크기가 작은 전압이 인가되며,
    상기 제 7 트랜지스터의 게이트에는 상기 로컬 오실레이터로부터의 제 1 차동 전압을 인버팅한 전압이 인가되는, 증폭기.
  7. 제 5 항에 있어서,
    상기 제 2 전류 미러부는,
    상기 제 5 트랜지스터 및 상기 제 6 트랜지스터의 연결지점에 소스 또는 드레인 중 어느 하나를 통하여 연결되는 제 8 트랜지스터를 더 포함하고,
    상기 제 8 트랜지스터의 상기 소스 또는 드레인 중 다른 하나에는 상기 제 5 트랜지스터의 게이트 전압보다 크기가 작은 전압이 인가되며,
    상기 제 8 트랜지스터의 게이트에는 상기 로컬 오실레이터로부터의 제 2 차동 전압을 인버팅한 전압이 인가되는, 증폭기.
  8. 제 1 항의 증폭기를 포함하는 송신기.
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