KR20070045944A

KR20070045944A - 저전압 검출 회로

Info

Publication number: KR20070045944A
Application number: KR1020060104349A
Authority: KR
Inventors: 다까시 스가노
Original assignee: 산요덴키가부시키가이샤
Priority date: 2005-10-27
Filing date: 2006-10-26
Publication date: 2007-05-02
Also published as: KR100815388B1; US20070096771A1; TW200717009A; TWI316610B; JP2007121088A; CN1956334B; JP4562638B2; CN1956334A; US7414440B2

Abstract

전원 투입시 및 통상 동작시에 신뢰성이 높은 정확한 저전압 검출 회로를 제공한다. 저전압 검출 회로는, 기준 전압 발생 회로(10)와, 분압 회로(20)와, 비교 회로로서의 컴퍼레이터(30)와, 분압 회로(20)에 직렬 접속된 제2 정전류 트랜지스터(M2)로 구성된다. 보조 전류 트랜지스터(Ma)는, 제1 정전류 트랜지스터(M1)와 마찬가지로 부하 소자(40)에 직렬로 접속된다. 이 보조 전류 트랜지스터(Ma)는, 제2 정전류 트랜지스터(M2)의 드레인 전압(A)에 의해 제어된다. 또한, 제2 정전류 트랜지스터(M2)의 게이트와 제1 정전류 트랜지스터(M1)의 게이트를 상호 접속하여, 커런트 미러를 구성한다. 또한, 제2 정전류 트랜지스터(M2)의 사이즈는, 제1 정전류 트랜지스터(M1)에 흐르는 제1 정전류(I1)의 수 배의 제2 정전류(I2)를 흘릴 수 있도록 조정한다.

기준 전압 발생 회로, 분압 회로, 컴퍼레이터, 부하 소자, 정전류 트랜지스터, 보조 전류 트랜지스터, 저전압 검출 신호, 제한 저항

Description

저전압 검출 회로{LOW VOLTAGE DETECTING CIRCUIT}

도 1은 본 발명의 저전압 검출 회로를 설명하는 회로 구성도.

도 2는 본 발명의 저전압 검출 회로의 동작을 설명하는 차트 도면.

도 3은 종래의 저전압 검출 회로를 설명하는 회로도.

도 4는 종래의 저전압 검출 회로의 동작을 설명하는 차트 도면.

<도면의 주요 부분에 대한 간단한 설명>

10 : 기준 전압 발생 회로

20 : 분압 회로

30 : 컴퍼레이터

40 : 부하 소자

100 : 기준 전압 발생 회로

110 : 컴퍼레이터

200 : 분압 회로

M1 : 제1 정전류 트랜지스터

M2 : 제2 정전류 트랜지스터

Ma : 보조 전류 트랜지스터

Cout : 저전압 검출 신호

Vdd : 전원 전압

R1,　R30 : 저항

R2 : 제한 저항

D : 다이오드

R3,　R4 : 분압 저항

R1O,　R20 : 분압 저항

I0 : 정전류

I1 : 제1 정전류

I2 : 제2 정전류

Ia : 보조 전류

Vref : 기준 전압

VB : 분압 전압

Vb : 분압 전압

Vdd : 전원 전압

[특허 문헌 1] 일본특허공개공보 평8-97694호

본 발명은, 전원 전압의 저하를 검출하는 저전압 검출 회로에 관한 것이다.

마이크로컴퓨터에서는 전원 전압(Vdd)이 임의의 기준 이하의 전압으로 저하하면, 회로의 동작이 불안정해져서, 오동작을 일으킨다. 이를 방지하는 관점에서, 마이크로컴퓨터에는, 그 전원 전압(Vdd)의 저하를 검출하기 위한 저전압 검출 회로가 내장되어, 자동적으로 리세트 동작이 이루어지고 있다． 도 3은, 종래의 일반적인 저전압 검출 회로의 회로 구성을 도시하고 있다.

종래의 일반적인 저전압 검출 회로는, 일정한 기준 전압(Vref)을 출력하는 기준 전압 발생 회로(100)와, 전원 전압(Vdd)을 분압 저항(R10 및 R20)에 의해 분압 전압(Vb)으로 분압해서 출력하는 분압 회로(200)와, 그들의 각 출력을 비교하여, 그 판정 결과를 출력하는 컴퍼레이터(110)로 구성되어 있다.

기준 전압 발생 회로(100)는, 정전류(I0)를 발생시키는 정전류 트랜지스터(M0)와, 해당 정전류 트랜지스터(M0)에 직렬 접속된 부하 소자로서의 저항(R30) 및 다이오드(D)로 구성되며, 정전류 트랜지스터(M0)와 부하 소자와의 접속점으로부터 기준 전압(Vref)을 출력한다. 기준 전압 발생 회로(100)와 분압 회로(200)의 각 출력은 컴퍼레이터(110)에 입력되어 있다.

이러한 저전압 검출 회로에 의해, 전원 전압(Vdd)의 상태는 감시되어, 분압 전압(Vb)이 기준 전압(Vref)보다도 낮아진 경우에는, 컴퍼레이터(110)로부터 하이 레벨의 저전압 검출 신호(Cout)가 출력되어, 마이크로컴퓨터를 리세트(정지) 상태로 하여, 그 마이크로컴퓨터의 오동작을 방지하고 있다. 또한, 통상 동작시뿐만 아니라, 전원 전압(Vdd)이 낮은 전원 투입시에도, 마찬가지로 마이크로컴퓨터를 리세트 상태로 하여, 그 오동작을 방지하고 있다.

전술한 기술은 예를 들면, 상기한 특허 문헌 1에 기재되어 있다.

그러나, 전술한 바와 같은 저전압 검출 회로에서는，이하의 2개의 문제가 있다. 우선 첫 번째로, 도 4의 (a)에 도시한 바와 같이, 전원 투입시(전원 전압(Vdd 및 Vb)이 급격하게 상승했을 때)에 기준 전압 발생 회로(100)에 의한 기준 전압(Vref)의 발생의 상승이 지연되어, 원하는 레벨의 기준 전압(Vref)이 발생하지 않는 결과, 하이 레벨의 저전압 검출 신호(Cout)가 출력되지 않는다고 하는 문제가 있었다.

두 번째로, 도 4의 (b)에 도시한 바와 같이, 통상 동작시에 전원 전압(Vdd)이 서서히 저하하여,　Vb<Vref가 된 때에, 저전압 검출 신호(Cout)(하이 레벨=Vdd레벨)가 출력되었더라도, 전원 전압(Vdd)이 더 저하하면, 기준 전압(Vref)을 일정한 전압 레벨로 유지할 수 없어 급격하게 저하한다. 그러면，Vb>Vref로 되어, 하이 레벨의 저전압 검출 신호(Cout)가 출력되지 않는다고 하는 문제가 있었다.

따라서, 상기 종래의 저전압 검출 회로를 마이크로컴퓨터 등의 LSI에 내장한 경우에는, 전원 투입시 및 통상 동작시의 전원 전압(Vdd)이 저하한 때에 원하는 리세트 동작이 이루어지지 않고, 그 결과 오동작이 발생하는 경우가 있었다.

본 발명은 상기 과제를 감안하여 이루어진 것으로, 그 주된 특징은 이하와 같다. 즉, 본 발명의 저전압 검출 회로는 제1 정전류를 발생시키는 제1 정전류 트랜지스터와, 상기 제1 정전류에 따른 기준 전압을 발생하는 부하 소자와, 상기 제1 정전류에 비례한 제2 정전류를 발생시키는 제2 정전류 트랜지스터와, 상기 제2 정전류 트랜지스터에 직렬로 접속되어, 전원 전압을 분압하는 분압 회로와, 상기 제2 정전류 트랜지스터와 상기 분압 회로와의 접속점의 전압에 의해 제어되어, 상기 부하 소자에 보조적으로 전류를 흘리는 보조 전류 트랜지스터와, 상기 기준 전압과 상기 분압 회로에 의해 분압된 전원 전압을 비교하는 컴퍼레이터를 구비하는 것을 특징으로 한다.

또한, 본 발명의 저전압 검출 회로는, 상기 제1 정전류 트랜지스터와 상기 제2 정전류 트랜지스터가 커런트 미러를 구성하는 것을 특징으로 한다.

또한, 본 발명의 저전압 검출 회로는, 상기 제2 정전류가 상기 제1 정전류보다도 큰 것을 특징으로 한다.

또한, 본 발명의 저전압 검출 회로는, 상기 부하 소자가 저항과 다이오드로 이루어지는 것을 특징으로 한다.

또한, 본 발명의 저전압 검출 회로는, 상기 제2 정전류 트랜지스터와 상기 분압 회로의 접속점과, 상기 보조 전류 트랜지스터의 게이트가 접속되어 있는 것을 특징으로 한다.

또한, 본 발명의 저전압 검출 회로는 상기 보조 전류 트랜지스터의 전류를 제한하는 제한 저항을 구비하는 것을 특징으로 한다. 또한, 상기 보조 전류 트랜지스터가 P 채널형 트랜지스터인 것을 특징으로 한다.

(실시예)

다음에, 본 발명의 저전압 검출 회로에 대해서, 도면을 참조하면서 설명한 다.

도 1은, 본 발명의 저전압 검출 회로의 회로 구성의 일례를 도시하고 있다. 이 저전압 검출 회로는, 기준 전압 발생 회로(10)와, 분압 회로(20)와, 비교 회로로서의 컴퍼레이터(30)와, 분압 회로(20)에 직렬 접속된 제2 정전류 트랜지스터(M2)로 구성되어 있다. 또한, 본 실시예에서는, 예를 들면 전원 전압(Vdd)이 통상은 5.0V, 기준 전압이 1.1V, 전원 전압(Vdd)이 3.0V로 저하된 때에 분압 전압(Vb)이 1.1V로 되도록 설정되어 있는 것으로 한다.

기준 전압 발생 회로(10)는, 전원 전압(Vdd) 공급단과 그라운드 사이에 삽입된, 제1 정전류(I1)를 발생시키는 제1 정전류 트랜지스터(M1)(P 채널형 트랜지스터)와, 제1 정전류 트랜지스터(M1)에 직렬 접속된 부하 소자(40)(저항(R1)과 다이오드(D))로 구성되고 있고, 전원 전압(Vdd)의 저하를 판정하기 위한 기준 전압(Vref)을 컴퍼레이터(30)의 한쪽의 입력단(비반전 입력단 +)에 공급하는 것이다. 제1 정전류 트랜지스터(M1)의 게이트와 드레인은 단락되어 있다. 또한, 부하 소자(40)의 소자의 구성은 적절하게 변경 가능하다.

그리고, 보조 전류 트랜지스터(Ma)(P 채널형 트랜지스터)가, 제한 저항(R2)을 통해서 부하 소자(40)에 직렬로 접속되어 있다. 이 보조 전류 트랜지스터(Ma)는, 후술하는 제2 정전류 트랜지스터(M2)의 드레인 전압(A)에 의해 제어된다. 즉, 해당 드레인 전압(A)이 높은 통상 동작시에는 오프의 상태이어서, 보조 전류 트랜지스터(Ma)는 동작하지 않는다.

반대로, 드레인 전압(A)이 낮은 전원 투입시 및 전원 전압(Vdd)의 저하시에 도통하여, 부하 소자(40)에 보조 전류(Ia)를 흘려, 기준 전압(Vref)의 상승, 및 기준 전압(Vref)의 전압을 일정하게 유지할 수 있도록 보조한다. 또한, 보조 전류(Ia)가 과도하게 흐르는 것을 제한하는 관점에서 제한 저항(R2)을 배치하고 있다.

분압 회로(20)는, 전원 전압(Vdd) 공급단과 그라운드 사이에 삽입되는 분압 저항(R3,　R4)의 직렬 회로로 구성되어 있고, 전원 전압(Vdd)의 분압 전압(VB)을 컴퍼레이터(30)의 다른 쪽의 입력단(반전 입력단 -)에 공급한다.

해당 전원 전압(Vdd) 공급단과 분압 회로(20) 사이에는, 제2 정전류 트랜지스터(M2)(P 채널형 트랜지스터)가 삽입되어, 분압 회로(20)의 전류원으로 되어 있다. 그리고, 제2 정전류 트랜지스터(M2)의 게이트와 제1 정전류 트랜지스터(M1)의 게이트는 상호 접속되어, 커런트 미러를 구성하고 있다.

또한, 제2 정전류 트랜지스터(M2)의 트랜지스터 사이즈는, 제1 정전류 트랜지스터(M1)에 흐르는 제1 정전류(I1)의 수 배의 제2 정전류(I2)를 흘릴 수 있어, 분압 저항(R3,　R4)에 대하여 그 저항을 무시할 수 있을 정도로 트랜지스터 사이즈가 조정되어 있다.

또한, 제2 정전류 트랜지스터(M2)의 드레인 전압(A)(제2 정전류 트랜지스터와 분압 회로(20)와의 접속점)은, 보조 전류 트랜지스터(Ma)의 게이트에 접속되어 있다. 따라서, 보조 전류 트랜지스터(Ma)는 드레인 전압(A)에 의해 제어된다.

컴퍼레이터(30)는 기준 전압(Vref)과 분압 전압(Vb)을 비교하여, 그 비교 결과에 따라 저전압 검출 신호(Cout)를 출력한다. 저전압 검출 신호(Cout)는, 마이 크로컴퓨터 등의 LSI의 리세트(정지) 펄스로서 이용하는 것이 가능하다.

다음에, 본 실시 형태의 동작에 관하여 설명한다. 우선, 전원 투입시에 대해서 도 1 및 도 2의 (a)를 참조하여 설명한다.

전원 투입시, 제2 정전류 트랜지스터(M2)의 드레인 전압(A)은 0V이다. 그렇게 하면, 보조 전류 트랜지스터(Ma)는 도통하여, 보조 전류(Ia)가 흐른다. 이 보조 전류(Ia)가 부하 소자(40)에 공급되기 때문에, 기준 전압(Vref)이 전원 전압(Vdd)에 추종하도록 확실하게 상승한다. 따라서, 도 2의 (a)에 도시한 바와 같이, 전원 투입시부터 그 직후의 시각(t1)에 이르는 기간은, 분압 전압(Vb)이 기준 전압(Vref) 이하로 되므로, 컴퍼레이터(30)로부터 하이 레벨의 저전압 검출 신호(Cout)가 출력된다.

다음에, 통상 동작시에 전원 전압(Vdd)이 저하하는 경우에 대해서 도 1 및 도 2의 (b)를 참조하여 설명한다. 전원 전압(Vdd)이 저하하여, 분압 전압(Vb)이 기준 전압(Vref)(1.1V) 이하로 되면, 하이 레벨(=Vdd 레벨)의 저전압 검출 신호(Cout)가 출력된다.

그리고, 전원 전압(Vdd)이 더 저하하면, 제1 정전류 트랜지스터(M1)는 정전류(I1)를 흘릴 수 없게 된다. 그렇게 하면, 종래예의 저전압 검출 회로에서는 기준 전압(Vref)이 저하하게 된다.

그러나, 본 발명의 저전압 검출 회로에서는, 정전류(I1)가 흐르지 않게 되면, 커런트 미러의 구성에 의해, 제2 정전류 트랜지스터(M2)의 드레인 전압(A)이 내려가고, 그리고, 그에 따라, 보조 전류 트랜지스터(Ma)가 도통하여, 보조 전 류(Ia)가 부하 소자(40)에 흐른다. 그 때문에, 기준 전압(Vref)의 급격한 저하는 방지되어, 소정의 전압 레벨로 유지할 수 있다． 따라서, 전원 전압(Vdd)이 저하하여, 분압 전압(Vb)이 기준 전압(Vref)　이하로 된 후에도, 컴퍼레이터(30)에 의한 하이 레벨의 저전압 검출 신호(Cout)의 출력을 유지할 수 있다.

이상에 의해, 본 발명의 저전압 검출 회로에 따르면, 원하는 저전원 전압을 확실하게 검출하여, 저전압 검출 신호를 출력하는 것이 가능하다.

본 발명의 저전압 검출 회로에 따르면, 전원 투입시에 기준 전압(Vref)의 상승이 지연되는 경우는 없다. 또한, 통상 동작시에 전원 전압(Vdd)이 저하했더라도, 그에 의한 기준 전압(Vref)의 저하는 방지된다. 그 때문에, 전원 투입시 및 통상 동작시에 신뢰성이 높은 정확한 저전압 검출이 가능하다.

따라서, 본 발명을 마이크로컴퓨터 등의 LSI에 내장한 경우에는, 원하는 리세트 동작을 확실하게 행할 수 있어, 그 오동작을 방지할 수 있다.

Claims

제1 정전류를 발생시키는 제1 정전류 트랜지스터와,

상기 제1 정전류에 따른 기준 전압을 발생하는 부하 소자와,

상기 제1 정전류에 비례한 제2 정전류를 발생시키는 제2 정전류 트랜지스터와,

상기 제2 정전류 트랜지스터에 직렬로 접속되어, 전원 전압을 분압하는 분압 회로와,

상기 제2 정전류 트랜지스터와 상기 분압 회로와의 접속점의 전압에 의해 제어되어, 상기 부하 소자에 보조적으로 전류를 흘리는 보조 전류 트랜지스터와,

상기 기준 전압과 상기 분압 회로에 의해 분압된 전원 전압을 비교하는 컴퍼레이터

를 구비하는 것을 특징으로 하는 저전압 검출 회로.
제1항에 있어서,

상기 제1 정전류 트랜지스터와 상기 제2 정전류 트랜지스터가 커런트 미러를 구성하는 것을 특징으로 하는 저전압 검출 회로.
제1항 또는 제2항에 있어서,

상기 제2 정전류는 상기 제1 정전류보다도 큰 것을 특징으로 하는 저전압 검 출 회로.
제1항 또는 제2항에 있어서,

상기 부하 소자는 저항과 다이오드로 이루어지는 것을 특징으로 하는 저전압 검출 회로.
제1항 또는 제2항에 있어서,

상기 제2 정전류 트랜지스터와 상기 분압 회로의 접속점과,

상기 보조 전류 트랜지스터의 게이트가 접속되어 있는 것을 특징으로 하는 저전압 검출 회로.
제1항 또는 제2항에 있어서,

상기 보조 전류 트랜지스터의 전류를 제한하는 제한 저항을 구비하는 것을 특징으로 하는 저전압 검출 회로.
제1항 또는 제2항에 있어서,

상기 보조 전류 트랜지스터는 P 채널형 트랜지스터인 것을 특징으로 하는 저전압 검출 회로.