KR20160096557A - 스위치드 커패시터 아날로그-디지털 컨버터 내의 교차 결합된 입력 전압 샘플링 및 드라이버 증폭기 플릭커 노이즈 상쇄 - Google Patents

스위치드 커패시터 아날로그-디지털 컨버터 내의 교차 결합된 입력 전압 샘플링 및 드라이버 증폭기 플릭커 노이즈 상쇄 Download PDF

Info

Publication number
KR20160096557A
KR20160096557A KR1020160013837A KR20160013837A KR20160096557A KR 20160096557 A KR20160096557 A KR 20160096557A KR 1020160013837 A KR1020160013837 A KR 1020160013837A KR 20160013837 A KR20160013837 A KR 20160013837A KR 20160096557 A KR20160096557 A KR 20160096557A
Authority
KR
South Korea
Prior art keywords
sampling
signal
differential signal
driver
amplifier
Prior art date
Application number
KR1020160013837A
Other languages
English (en)
Other versions
KR101721358B1 (ko
Inventor
엘마 바흐
패트리지아 그레코
스네자나 스토자노빅
Original Assignee
인피니언 테크놀로지스 아게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인피니언 테크놀로지스 아게 filed Critical 인피니언 테크놀로지스 아게
Publication of KR20160096557A publication Critical patent/KR20160096557A/ko
Application granted granted Critical
Publication of KR101721358B1 publication Critical patent/KR101721358B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/26—Modifications of amplifiers to reduce influence of noise generated by amplifying elements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/10—Modifications for increasing the maximum permissible switched voltage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45475—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using IC blocks as the active amplifying circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
    • H03M1/0836—Continuously compensating for, or preventing, undesired influence of physical parameters of noise of phase error, e.g. jitter
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
    • H03M1/089—Continuously compensating for, or preventing, undesired influence of physical parameters of noise of temperature variations
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/124—Sampling or signal conditioning arrangements specially adapted for A/D converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/124—Sampling or signal conditioning arrangements specially adapted for A/D converters
    • H03M1/1245—Details of sampling arrangements or methods
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/322—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/322—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M3/368—Continuously compensating for, or preventing, undesired influence of physical parameters of noise other than the quantisation noise already being shaped inherently by delta-sigma modulators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/322—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M3/368—Continuously compensating for, or preventing, undesired influence of physical parameters of noise other than the quantisation noise already being shaped inherently by delta-sigma modulators
    • H03M3/37—Compensation or reduction of delay or phase error
    • H03M3/372—Jitter reduction
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step
    • H03M3/464—Details of the digital/analogue conversion in the feedback path
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step
    • H03M3/494—Sampling or signal conditioning arrangements specially adapted for delta-sigma type analogue/digital conversion systems
    • H03M3/496—Details of sampling arrangements or methods
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45614—Indexing scheme relating to differential amplifiers the IC comprising two cross coupled switches

Abstract

스위칭 구성요소는 입력에서 차동 신호를 수신하도록 구성되고 제 1 동작 페이즈 중에 출력에서 차동 신호의 비반전된 버전을 그리고 제 2 동작 페이즈 중에 출력에서 차동 신호의 반전된 버전을 제공하도록 구성된 복수의 스위치를 포함한다. 구동 증폭기 구성요소는 제 1 동작 페이즈 중에 입력에서 차동 신호의 비반전된 버전을 그리고 제 2 동작 페이즈 중에 입력에서 차동 신호의 반전된 버전을 수신하도록 구성된다. 샘플링 커패시터 구성요소는 제 1 동작 페이즈 및 제 2 동작 페이즈 중에 드라이버 증폭기 구성요소의 출력을 샘플링하도록 구성된다.

Description

스위치드 커패시터 아날로그-디지털 컨버터 내의 교차 결합된 입력 전압 샘플링 및 드라이버 증폭기 플릭커 노이즈 상쇄{CROSS-COUPLED INPUT VOLTAGE SAMPLING AND DRIVER AMPLIFIER FLICKER NOISE CANCELLATION IN A SWITCHED CAPACITOR ANALOG-TO-DIGITAL CONVERTER}
본 발명은 스위치드 커패시터 시스템(switched capacitor systems)에 관한 것으로서, 특히 스위치드 커패시터 아날로그-디지털 컨버터(analog to digital converter: ADC) 내의 교차 결합된(cross-coupled) 입력 전압 샘플링 및 드라이버 증폭기 플릭커 노이즈 상쇄에 관한 것이다.
현대 기술의 진보는 디지털 용례의 수 증가를 야기하였고 이에 의해 아날로그-디지털 컨버터(analog-to-digital converters: ADCs)에 대한 수요 증가를 초래하였다. 델타 시그마(ΣΔ) ADC는 다양한 유형의 ADC 중에 고분해능을 제공하는 장점을 갖는다. ADC는 입력 신호를 샘플링하기 위해 그 제 1 스테이지로서 스위치드 커패시터 적분기를 포함한다. 스위치드 커패시터 회로의 성능의 주요 제한 중 하나는 열적 노이즈와 같은 노이즈이다. 스위치드 커패시터 시스템에서, 이 열적 노이즈(예를 들어, 열적 KT/C 노이즈)는 샘플링 회로의 정확도를 제한한다. 또한, 몇몇 용례에서, ADC는 ADC의 성능을 더 열화하는 그와 연계된 플릭커 노이즈(flicker noise)를 생성하는 드라이버 증폭기를 포함한다. 따라서, 스위치드 커패시터 시스템이 낮은 열적 노이즈 및 낮은 플릭커 노이즈를 갖고 동작하게 하는 것이 바람직하다.
이하에는 설명되는 몇몇 양태의 기본적인 이해를 제공하기 위해 명세서의 개략화된 요약을 제시한다. 이 요약은 명세서의 광범위한 개요는 아니다. 이는 명세서의 주요 또는 필수적인 요소를 식별하도록 의도된 것도 아니고 또한 명세서의 임의의 특정 실시예의 범주 또는 청구범위의 임의의 범주를 한정하도록 의도된 것도 아니다. 그 목적은 본 명세서에 제시된 더 상세한 설명에 대한 배제로서 개략화된 형태로 명세서의 몇몇 개념을 제시하기 위한 것이다.
본 발명의 일 실시예에서, 스위치드 커패시터 시스템은 스위칭 스테이지의 입력에서 차동 신호를 수신하고 제 1 동작 페이즈 중에 스위칭 스테이지의 출력에서 차동 신호의 비반전된 버전을 그리고 제 2 동작 페이즈 중에 스위칭 스테이지의 출력에서 차동 신호의 반전된 버전을 제공하도록 구성된 복수의 스위치를 포함하는 스위칭 스테이지를 포함한다. 스위치드 커패시터 시스템은 스위칭 스테이지의 다운스트림에 위치되고, 제 1 동작 페이즈 중에 드라이버 스테이지의 입력에서 차동 신호의 비반전된 버전을 그리고 제 2 동작 페이즈 중에 드라이버 스테이지의 입력에서 차동 신호의 반전된 버전을 수신하도록 구성된 증폭기를 포함하는 드라이버 스테이지를 추가로 포함한다. 샘플링 커패시터 스테이지는 제 1 동작 페이즈 및 제 2 동작 페이즈 중에 드라이버 스테이지의 출력을 샘플링하고, 제 2 동작 페이즈 중에 드라이버 스테이지의 플릭커 노이즈 및 오프셋의 상쇄를 제공하도록 구성된다. 게다가, 스위치드 커패시터 시스템은 복수의 스위치의 교차 결합된 구성을 제어하고 샘플링 커패시터 스테이지를 가로질러 전달된 전하 및 대응하는 신호 동요를 거의 두 배로 함으로써 샘플링 커패시터 스테이지의 신호-대-노이즈비를 증가시키도록 구성된 스위칭 콘트롤러를 포함한다.
본 발명의 다른 실시예에서, 아날로그-디지털 컨버터 시스템은 제 1 신호 분기 및 제 2 신호 분기에서 차동 신호를 수신하도록 구성되고, 제 1 동작 페이즈 중에 스위칭 구성요소의 출력에서 차동 신호의 비반전된 버전을 제공하도록 구성된 제 1 스위치 세트, 및 제 2 동작 페이즈 중에 스위칭 구성요소의 출력에서 차동 신호의 반전된 버전을 제공하도록 구성된 제 2 스위치 세트를 포함하는 스위칭 구성요소를 포함한다. 아날로그-디지털 컨버터 시스템은 제 1 동작 페이즈 중에 차동 신호의 비반전된 버전에 기초하여 그리고 제 2 동작 페이즈 중에 차동 신호의 반전된 버전에 기초하여 제 1 신호 분기 및 제 2 신호 분기에 구동 신호를 생성하도록 구성된 드라이버 구성요소를 추가로 포함한다. 샘플링 구성요소가 드라이버 구성요소의 구동 신호를 샘플링하고, 제 1 동작 페이즈 및 제 2 동작 페이즈 중에 제 1 샘플링 커패시터 및 제 2 샘플링 커패시터로의 전하 전달을 생성하고, 제 2 동작 페이즈 중에 드라이버 구성요소의 플릭커 노이즈 및 오프셋의 상쇄를 생성하도록 구성된다. 게다가, 아날로그-디지털 컨버터 시스템은 제 1 스위치 세트와 제 2 스위치 세트의 교차 결합된 구성을 제어하고, 제 1 샘플링 커패시터 및 제 2 샘플링 커패시터를 가로지르는 전하 전달 및 대응하는 신호 동요를 두 배로 함으로써 샘플링 구성요소의 신호-대-노이즈비를 증가시키도록 구성된 스위칭 제어 구성요소를 포함한다.
본 발명의 다른 실시예에서, 아날로그-디지털 컨버터를 위한 방법은 아날로그 차동 신호를 수신하는 단계, 제 1 동작 페이즈에서 제 1 샘플링 커패시턴스로 아날로그 차동 신호의 제 1 부분을 샘플링하는 단계, 및 제 1 샘플링 커패시턴스로의 제 1 전하 전달을 생성하는 단계를 포함한다. 방법은 제 2 동작 페이즈에서 제 1 샘플링 커패시턴스로 차동 신호의 제 1 부분의 반전된 버전을 포함하는 아날로그 차동 신호의 제 2 부분을 샘플링하고, 제 1 샘플링 커패시턴스로의 제 2 전하 전달을 생성하는 단계와, 제 1 증폭기를 거쳐, 제 1 샘플링 커패시턴스로의 제 1 전하 전달 및 제 2 전하 전달 전에 아날로그 차동 신호의 제 1 부분 및 제 2 부분을 제공하는 단계를 추가로 포함한다. 방법은 제 1 동작 페이즈에서 제 2 샘플링 커패시턴스로 아날로그 차동 신호의 제 2 부분을 샘플링하고, 제 2 샘플링 커패시턴스로의 제 1 전하 전달을 생성하는 단계와, 제 2 동작 페이즈에서 제 2 샘플링 커패시턴스로 아날로그 차동 신호의 제 2 부분의 반전된 버전을 포함하는 아날로그 차동 신호의 제 1 부분을 샘플링하고, 제 2 샘플링 커패시턴스로의 제 2 전하 전달을 생성하는 단계와, 제 2 증폭기를 거쳐, 제 2 샘플링 커패시턴스로의 제 1 전하 전달 및 제 2 전하 전달 전에 아날로그 차동 신호의 제 2 부분 및 제 1 부분을 제공하는 단계를 추가로 포함한다.
이하, 본 발명이 첨부 도면을 참조하여 특정 예시적인 실시예에 의해 더 예시되고 설명될 것이다.
도 1은 본 발명의 일 실시예에 따른 샘플링 회로 및 적분기를 갖는 ADC의 블록도를 도시하고 있다.
도 2는 본 발명의 다른 실시예에 따른, 적분기의 샘플링 회로의 개략도를 도시하고 있다.
도 3은 본 발명의 다른 실시예에 따른, 완전 차동 버퍼 증폭기를 갖는 적분기의 샘플링 회로의 다른 개략도를 도시하고 있다.
도 4a는 본 발명의 다른 실시예에 따른, 샘플링 회로를 갖는 완전 차동 스위치드 커패시터 적분기의 다른 개략도를 도시하고 있다.
도 4b는 4개의 클럭 파형 φ1, φ1d, φ2 및 φ2d에 의해 정의된 2상 비중첩 클럭의 예를 도시하고 있다.
도 4c는 클럭 파형 φ1 및 φ2 중에 차동 입력 신호의 진폭의 예를 도시하고 있다.
도 4d는 클럭 파형 φ1 및 φ2 중에 버퍼 증폭기의 차동 출력의 진폭의 예를 도시하고 있다.
도 4e는 φ1 및 φ2 중에 차동 버퍼 출력 저주파수 노이즈 또는 오프셋의 진폭의 예를 도시하고 있다.
도 5는 본 발명의 다른 실시예에 따른, 완전 차동 버퍼 증폭기를 갖는 완전 차동 스위치드 커패시터 적분기의 다른 개략도를 도시하고 있다.
도 6은 본 발명에 따른, 소스 팔로워로서 구현된 버퍼 증폭기를 갖는 완전 차동 스위치드 커패시터 적분기의 다른 개략도를 도시하고 있다.
도 7은 본 발명의 실시예에 따른, 차동 신호를 샘플링 방법의 흐름도를 도시하고 있다.
본 발명은 이제 첨부 도면을 참조하여 설명될 것이고, 여기서 유사한 도면 부호가 전체에 걸쳐 유사한 요소를 나타내는데 사용되고, 도시된 구조체 및 디바이스는 반드시 실제 축적대로 도시되어 있는 것은 아니다. 본 명세서에 이용될 때, 용어 "구성요소", "시스템", "인터페이스" 등은 컴퓨터 관련 엔티티, 하드웨어, 소프트웨어(예를 들어, 실행시에), 및/또는 펌웨어를 나타내도록 의도된다. 예를 들어, 구성요소는 프로세서, 프로세서 상에서 실행하는 프로세스, 콘트롤러, 객체, 실행파일, 프로그램, 저장 디바이스, 및/또는 프로세싱 디바이스를 갖는 컴퓨터일 수 있다. 예시로서, 서버 상에서 실행하는 애플리케이션 및 서버는 또한 구성요소일 수 있다. 하나 이상의 구성요소는 프로세스 내에 상주할 수 있고, 구성요소는 하나의 컴퓨터 상에 로컬화되고 그리고/또는 2개 이상의 컴퓨터 사이에 분배될 수 있다. 요소의 세트 또는 다른 구성요소의 세트가 본 명세서에 설명될 수 있는데, 여기서 용어 "세트"는 "하나 이상"으로서 해석될 수 있다.
또한, 이들 구성요소는 예를 들어, 모듈과 같이, 그 위에 저장된 다양한 데이터 구조를 갖는 다양한 컴퓨터 판독가능 저장 매체로부터 실행할 수 있다. 구성요소는 예를 들어, 하나 이상의 데이터 패킷을 갖는 신호에 따라 로컬 및/또는 원격 프로세스를 거쳐 통신할 수 있다(예를 들어, 로컬 시스템, 분산형 시스템 내의 다른 구성요소와 상호작용하는 하나의 구성요소로부터 그리고/또는 신호를 거쳐 인터넷, 근거리 통신망, 광역 통신망, 또는 유사한 네트워크와 같은 네트워크를 가로지르는 데이터).
다른 예로서, 구성요소는 전기 또는 전자 회로에 의해 동작된 기계적 부분에 의해 제공된 특정 기능성을 갖는 장치일 수 있고, 여기서 전기 또는 전자 회로가 하나 이상의 프로세서에 의해 실행된 소프트웨어 애플리케이션 또는 펌웨어 애플리케이션에 의해 동작될 수 있다. 하나 이상의 프로세서는 장치의 내부 또는 외부에 있을 수 있고, 소프트웨어 또는 펌웨어 애플리케이션의 적어도 일부를 실행할 수 있다. 또 다른 예로서, 구성요소는 기계적 부분이 없는 전자 구성요소를 통해 특정 기능성을 제공하는 장치일 수 있고, 전자 구성요소는 적어도 부분적으로 전자 구성요소의 기능성을 제공하는 소프트웨어 및/또는 펌웨어를 실행하기 위해 하나 이상의 프로세서를 그 내부에 포함할 수 있다.
단어 '예시적인'의 사용은 구체적인 방식으로 개념을 제시하도록 의도된다. 본 출원에 사용될 때, 용어 "또는"은 배타적인 "또는"이 아닌 포함적인 "또는"을 의미하도록 의도된다. 즉, 달리 지시되거나, 또는 문맥으로부터 명백하지 않으면, "X가 A 또는 B를 이용한다"라는 것은 임의의 자연적인 포함적인 치환을 의미하는 것으로 의도된다. 즉, X가 A를 이용하고, X는 B를 이용하고, 또는 X가 A 및 B의 모두를 이용하면, "X는 A 또는 B를 이용한다"라는 것은 상기 경우의 임의의 하나 하에서 만족된다. 게다가, 본 출원 및 첨부된 청구범위에서 사용될 때 단수 표현은, 단수 형태에 관한 것이 되도록 달리 지시되거나, 또는 문맥으로부터 명백하지 않으면, 일반적으로 "하나 이상"을 의미하도록 해석되어야 한다. 더욱이, 용어 "구비하는", "구비한다", "갖는", "갖는다", "가지는", 또는 이들의 변형이 상세한 설명 및 청구범위 중 어느 하나에 사용되는 정도로, 이러한 용어는 용어 "포함하는"과 유사한 방식으로 포함적인 것으로 의도된다.
본 발명은 스위치드 커패시터 ADC 내의 교차 결합된 입력 전압 샘플링 및 드라이버 증폭기 플릭커 노이즈 상쇄에 관한 것이다. 델타-시그마 변환이 고분해능이 요구될 때 사용되는 방법이다. ADC는 제 1 동작 스테이지로서 스위치드 커패시터 샘플링 회로를 갖는 적분기를 포함한다. 또한, ADC는 샘플링 회로로부터 신호 소스의 격리를 제공하고 샘플링 회로를 위한 로우 임피던스 드라이브를 제공하기 위해 드라이버 증폭기를 포함한다. 그러나, 스위치드 커패시터 시스템은 노이즈를 받게 되고, 이는 샘플링 회로의 정확도를 제한한다.
스위치드 커패시터 ADC와 연계된 적어도 2개의 노이즈 효과는 드라이버 증폭기의 열적 노이즈 및 플릭커 노이즈를 포함할 수 있다. 열적 노이즈는 평형 상태에서 전기 도전체 내부의 전하 캐리어(일반적으로, 전자)의 열적 동요(thermal agitation)에 의해 생성된 전자 노이즈인데, 이는 인가된 전압에 무관하게 생성한다. 샘플링 커패시터 상의 열적 노이즈는 커패시터값(KT/C 노이즈)에 반비례한다. 저노이즈 성능을 제공하기 위해, 커패시터값은 충분히 높게 될 수 있다. 그러나, 대형 커패시터는 회로의 속도를 저하시키고 면적을 증가시킬 수 있다. 게다가, 저주파수 범위에서 지배적인 전자 노이즈의 유형인 플릭커 노이즈는 이들이 트랜지스터의 채널 내에서 이동함에 따라 포획되어 이후에 방출되는 전하 캐리어에 의해 생성될 수 있다.
스위치드 커패시터 샘플링 회로와 연계된 열적 노이즈 및 플릭커 노이즈를 감소시키기 위한 해결책을 제공하기 위해, 샘플링 회로의 일 예시적인 아키텍처는 교차 결합된 입력 전압 샘플링 및 드라이버 증폭기 플릭커 노이즈 상쇄의 구현예를 제공한다. 몇몇 실시예에서, 샘플링 회로는 드라이버 증폭기의 플릭커 노이즈 및 오프셋의 감소를 가능하게 한다.
교차 결합된 입력 전압 샘플링은 샘플링 커패시터를 가로지르는 유효 샘플링 전하를 증가시킴으로써 열적 노이즈의 효과를 감소시키도록 동작하고, 이에 의해 소정의 커패시터값을 위한 향상된 신호 대 노이즈 성능을 얻는다. 예를 들어, 스위치드 커패시터 시그마 델타 ADC에서, 제 1 적분기의 샘플링 회로는 적분 페이즈 중에 적분 커패시터에 전달된 전하의 양을 두 배로 하기 위해 φ1 및 φ2 페이즈(샘플링 및 적분)의 모두에서 입력 신호를 샘플링할 수 있다. 일 실시예에서, 차동 입력 신호를 갖는 완전 차동 회로는 2개의 페이즈 φ1 및 φ2에서 대향 극성을 갖는 차동 입력을 샘플링하는 교차 결합된 스위칭 회로를 사용하여 φ1 및 φ2 페이즈의 모두에서 입력 신호의 샘플링을 수행한다. 이 교차 결합된 샘플링은 샘플링 커패시터를 가로지르는 유효 전압 동요를 두 배로 하여, 이에 의해 열적 노이즈가 동일하게 유지되는 동안, 적분 페이즈 중에 샘플링된 전하 및 샘플링된 신호 파워를 두 배로 한다. 이 기술은 샘플링 회로의 SNR 성능을 향상시킨다.
도 1은 샘플링 회로(104)를 갖는 적분기(102)를 포함하는, 본 발명에 따른 예시적인 ADC(100)를 도시하고 있다. ADC(100)는 특정 샘플링 주파수에서 차동 입력 신호(106)를 샘플링하도록 구성된 샘플링 회로(104)의 입력에서 차동 입력 신호(106)를 수신한다. 샘플링 회로(104)는 그 입력에서 차동 입력 신호(106)를 수신하도록 구성된 스위칭 스테이지(110), 스위칭 스테이지(110)의 다운스트림에 위치된 드라이버 스테이지(112), 드라이버 스테이지(112)의 다운스트림에 위치된 샘플링 커패시터 스테이지(114) 및 스위칭 스테이지(110)의 구성을 제어하도록 구성된 스위칭 콘트롤러(116)를 더 포함한다. 샘플링 주파수는 차동 입력 신호(106)의 주파수의 2배인 나이퀴스트 주파수(Nyquist frequency)보다 크거나 같다. 샘플링 페이즈 중에, 샘플링 회로(104)는 차동 입력 신호(106)를 샘플링한다. 적분 페이즈 중에, 샘플링된 차동 입력 신호는 적분기(102)에 전달되는데, 이는 샘플링된 차동 입력 신호의 적분에 비례하는 출력 신호(108)를 생성한다.
스위칭 스테이지(110)는 예를 들어, 스위칭 패턴 또는 동작을 생성하기 위해, 예를 들어 복수의 스위치, 트랜지스터 또는 다른 스위칭 디바이스와 같은 상이한 스위칭 구성요소를 포함할 수 있다. 스위칭 스테이지(110)는 스위칭 구성에 기초하여 시점 또는 동작의 페이즈(들)를 정의할 수 있다. 스위칭 회로(104)의 스위칭 스테이지(110)는 스위칭 스테이지의 입력의 제 1 신호 분기 및 제 2 신호 분기와 같은, 상이한 신호 분기에서 또는 상이한 신호 체인 또는 경로에서 차동 입력 신호(106)를 수신하도록 동작할 수 있다. 일 실시예에서, 샘플링 회로(104)의 스위칭 스테이지(110)는 제 1 동작 페이즈 중에 수행될 수 있는 스위칭 스테이지(110)의 출력에서 차등 입력 신호(106)의 비반전된 버전을 제공할 수 있다. 게다가, 스위칭 스테이지(110)는 제 2 동작 페이즈 중에 스위칭 스테이지(110)의 출력에서 차동 입력 신호(106)의 반전된 버전을 제공하도록 동작할 수 있다. 예를 들어, 제 1 동작 페이즈에서, 스위칭 스테이지(110)는 예를 들어, 턴온되고, 활성화되거나 또는 다양한 상이한 구성 중에 제 1 구성인 구성 또는 상태에 있도록 제 1 스위치 세트(도시 생략)를 구성할 수 있다. 동시적으로 또는 동시에, 스위칭 스테이지(110)는 턴오프되고, 비활성화되거나 또는 제 1 구성 상태와는 상이한 제 2 상태 또는 구성에 있도록 제 2 스위치 세트를 구성할 수 있다.
부가적으로 또는 대안적으로, 스위칭 스테이지(110)는 제 1 동작 페이즈와는 상이한 제 2 동작 페이즈에서 동작할 수 있다. 예를 들어, 제 2 스위치 세트(도시 생략)는 턴온되고, 활성화되거나 제 3 상태에 있을 수 있고, 반면에 제 1 스위치 세트는 제 4 상태에서 턴오프되거나 비활성화된다.
스위칭 스테이지(110)는 하나 이상의 신호 분기를 따른 샘플링 회로의 상태 또는 구성을 변경하고 제 1 상태 또는 제 1 구성에서 제 1 제어 신호의 세트를 드라이버 스테이지(112)에 그리고 제 2 상태 또는 제 2 구성에서 제 2 출력 신호 또는 제어 신호의 세트를 제공하도록 동작한다. 제어 신호는 예를 들어, 스위칭 스테이지(110)에 의해 생성된 상이한 스위칭 상태(예를 들어, 상이한 극성, 반전, 주파수, 또는 다른 파라미터 차이)에 기초하여 서로로부터 상이할 수 있다. 게다가 또는 대안적으로, 드라이버 스테이지(112)에 제공된 제어 신호는 예를 들어 싱글 엔드 신호(single ended signals) 또는 차동 신호일 수 있다.
게다가, 스위칭 스테이지(110)에 의해 생성된 상이한 구성은 스위칭 콘트롤러(116)로부터 유도된 제어 신호 및 차동 입력 신호(106)에 기초하여 구성되거나 또는 동적으로 구조화될 수 있다. 스위칭 스테이지(110)는 제 1 및 제 2 구성 또는 스테이지로서 차동 신호 경로, 분기 또는 신호 체인 중에서 상이한 구성 또는 상태를 생성하거나, 또는 서로 독립적으로 개별 신호 분기 또는 경로 내의 상이한 구성 또는 상태를 생성하도록 동작할 수 있다. 예를 들어, 스위칭 스테이지(110)는 샘플링 회로(104) 내의 드라이버 스테이지(112) 또는 다른 구성요소에 결합된 2개 이상의 신호 경로를 교차 결합함으로써 제 1 구성을 생성하고, 신호 통신의 교차 결합 분기 또는 경로 없이 각각의 신호 경로 내에 제 2 구성을 생성할 수 있다.
드라이버 스테이지(112)는 스위칭 스테이지(110)의 다운스트림에 위치되고, 제 1 동작 페이즈 및 제 2 동작 페이즈 중에 스위칭 스테이지(110)의 출력을 수신하도록 구성된다. 예를 들어, 스위칭 스테이지(110)의 제 1 출력은 제 1 동작 페이즈 중에 수신될 수 있고, 스위칭 스테이지(110)의 제 1 스위칭 상태로부터 유도된 제 1 신호 또는 제 1 스위칭 신호를 포함할 수 있다. 스위칭 스테이지(110)의 제 2 출력은 제 2 동작 페이즈 중에 드라이버 스테이지(112)에 의해 수신될 수 있고, 스위칭 스테이지(110)의 제 2 출력 신호 또는 제 1 스위칭 신호를 포함할 수 있다. 일 양태에서, 드라이버 스테이지(112)는 샘플링 커패시터 스테이지(114)의 하나 이상의 구성요소를 구동하거나 바이어싱하기 위해 드라이버 출력을 생성하는 하나 이상의 증폭기(예를 들어, 드라이버, 버퍼 등)를 포함할 수 있다.
드라이버 스테이지(112)는 또한 샘플링 커패시터 스테이지(114)로부터 신호 소스(즉, 차동 입력 신호(106))의 격리를 제공하도록 동작한다. 드라이버 스테이지(112)는 또한 상이한 동작 페이즈(제 1 페이즈 및 제 2 페이즈)의 함수로서 스위칭 스테이지로부터 수신된 제어 신호로부터 유도되거나 또는 제어 신호에 기초하여 동작할 수 있는 샘플링 회로(104)를 위한 로우 임피던스 드라이브를 또한 생성할 수 있다. 드라이버 스테이지(112)는 그 입력에서 수신된 상이한 페이즈(제 1 동작 페이즈 및 제 2 동작 페이즈) 중에 스위칭 스테이지(110)로부터 출력 신호로서 차동 신호 또는 다른 신호를 프로세싱하도록 또한 구성될 수 있다. 게다가, 드라이버 스테이지(112)는 드라이버 신호 또는 다른 증폭기 신호를 갖는 프로세싱된 신호의 상이한 반전을 제공한다. 예를 들어, 드라이버 스테이지(112)는 그 제 1 동작 페이즈 중에 그 출력에서 차동 신호(106)의 비반전된 버전을 그리고 그 제 2 동작 페이즈 중에 그 출력에 차동 입력 신호(106)의 반전된 버전을 제공하면서 전압 소스 신호를 생성할 수 있다. 이와 같이, 드라이버 스테이지(112)는 스위칭 스테이지 출력(110)의 상이한 반전을 갖는 샘플링 커패시터 스테이지(114)에 드라이버 신호 또는 바이어스 신호를 구동한다.
일 실시예에서, 드라이버 스테이지(112)는 하나 이상의 상이한 신호 분기 또는 경로를 따라 스위칭 스테이지(110)의 출력의 반전된 및 비반전된 버전을 갖는 드라이버 신호를 제공할 수 있는 하나 이상의 드라이버, 버퍼 증폭기, 또는 다른 드라이버 회로를 포함할 수 있다. 예를 들어, 제 1 신호 분기 또는 경로(도시 생략) 상의 제 1 드라이버 증폭기(도시 생략)는 스위칭 스테이지(110)의 출력의 제 1 신호 분기에서 차동 신호를 수신하도록 구성될 수 있고, 제 2 신호 분기 상의 제 2 드라이버 증폭기는 스위칭 스테이지(110)의 출력의 제 2 신호 분기에서 차동 신호를 수신하도록 구성될 수 있다. 제 1 드라이버 증폭기 및 제 2 드라이버 증폭기는 예를 들어, 단일 입력 단자 및 제 2 출력 단자를 갖는 증폭기일 수 있고, 또는 다수의 차동 입력 단자 또는 출력 단자를 각각 포함할 수 있다.
다른 실시예에서, 예를 들어, 드라이버 스테이지(112)는 2개의 입력 및 2개의 출력을 갖는 완전 차동 증폭기를 포함할 수 있다. 드라이버 스테이지(112)의 2개의 입력은 스위칭 스테이지(110)의 출력의 제 1 신호 분기에서 차동 신호를 수신하도록 구성된 제 1 드라이버 입력 및 스위칭 스테이지(110)의 출력의 제 2 신호 분기에서 차동 신호를 수신하도록 구성된 제 2 드라이버 입력을 포함한다. 드라이버 스테이지(112)의 2개의 출력은 제 1 신호 분기에 구동 신호를 제공하도록 구성된 제 1 드라이버 출력 및 제 2 신호 분기에 구동 신호를 제공하도록 구성된 제 2 드라이버 출력을 포함한다.
샘플링 커패시터 스테이지(114)는 드라이버 스테이지(112)의 다운스트림에 위치되고, 드라이버 스테이지(112)로부터 구동 신호를 수신하도록 구성된다. 일 실시예에서, 샘플링 커패시터 스테이지(114)는 제 1 동작 페이즈 및 제 2 동작 페이즈 중에 드라이버 스테이지(112)의 출력에서 제 1 신호 분기 상에 구동 신호를 샘플링하도록 구성된 제 1 샘플링 커패시터를 포함한다. 부가적으로, 샘플링 커패시터 스테이지(114)는 제 1 동작 페이즈 및 제 2 동작 페이즈 중에 드라이버 스테이지(112)의 출력에서 제 2 신호 분기 상에 구동 신호를 샘플링하도록 구성된 제 2 샘플링 커패시터를 포함한다.
적분기(102)는 샘플링 커패시터 스테이지(114)의 다운스트림에 위치되고, 2개의 입력 및 2개의 출력을 갖는 완전 차동 적분기를 포함할 수 있다. 완전 차동 적분기는 일 실시예에 따르면, 제 1 동작 페이즈 중에 제 1 샘플링 커패시터를 가로질러 샘플링된 전압을 적분하도록 구성된 제 1 적분 커패시터를 포함한다. 완전 차동 적분기는 제 2 동작 페이즈 중에 제 2 샘플링 커패시터를 가로질러 샘플링된 전압을 적분하도록 구성된 제 2 적분 커패시터를 더 포함한다.
스위칭 콘트롤러(116)는 스위칭 스테이지(110)에 결합되고, 스위칭 스테이지(110) 내의 복수의 스위치의 구성을 제어하도록 구성된다. 스위칭 콘트롤러(116)는 비중첩 클럭 방안을 제공하고, 하드웨어/소프트웨어 또는 양자 모두에 의해 구현될 수 있다. 일 실시예에서, 스위칭 콘트롤러(116)는 예를 들어, 제 1 스위치 또는 스위칭 구성요소의 세트에 의해, 스위칭 스테이지(110)에서 제 1 스위칭 구성 또는 상태를 턴온하거나 활성화하도록 동작한다. 이와 같이, 스위칭 콘트롤러(116)는 제 1 동작 페이즈에서 동작하도록 스위칭 스테이지(110)를 조정하고 샘플링 커패시터 스테이지(114)에 제 1 전하 전달을 생성할 수 있는데, 이 샘플링 커패시터 스테이지는 예를 들어 제 1 샘플링 커패시터 및 제 2 샘플링 커패시터와 같은, 하나 이상의 커패시터 또는 커패시터 구성요소를 포함할 수 있다. 또한, 스위칭 콘트롤러(116)는 예를 들어, 스위칭 스테이지(110)의 제 2 스위치 또는 스위칭 구성요소의 세트에 의해, 제 2 스위칭 구성 또는 상태에서 동작하도록 스위칭 스테이지(110)를 턴온하거나 활성화하도록 동작할 수 있다. 스위칭 콘트롤러(116)는 또한 샘플링 커패시터 스테이지(114)로의 제 2 전하 전달을 생성하도록 제 2 동작 페이즈에서 동작하도록 스위칭 스테이지(110)를 활성화할 수 있다. 상이한 전하 전달, 즉 제 1 및 제 2 전하 전달은 예를 들어, 스위칭 스테이지 및 드라이버 스테이지(112)에 의해 생성되는 페이즈 및 구성에 따라 입력 신호의 상이한 반전 및 상이한 교차 결합을 생성할 수 있는, 상이한 구성 또는 스테이지의 입력 신호로부터 유도될 수 있다. 스위칭 콘트롤러(116)는 따라서, 예를 들어 제 1 샘플링 커패시터 또는 제 2 샘플링 커패시터에 의해, 예를 들어 하나 이상의 커패시터 구성요소 내의 저장 및 후속의 샘플링을 위한 상이한 전하를 생성하기 위해, 상이한 페이즈(예를 들어, 제 1 동작 페이즈 및 제 2 동작 페이즈)를 교번하거나 시퀀싱하도록 동작할 수 있다.
이에 응답하여, 차동 입력 신호(106)의 비반전된 버전은 제 1 전하 전달 중에 제 1 샘플링 커패시터 및 제 2 샘플링 커패시터 상에 샘플링될 수 있고, 차동 입력 신호(106)의 반전된 버전은 제 2 전하 전달 중에 제 1 샘플링 커패시터 및 제 2 샘플링 커패시터 상에 샘플링될 수 있다. 차동 입력 신호(106)는 제 1 동작 페이즈 및 제 2 동작 페이즈의 각각 중에 반대 극성을 갖고 제 1 샘플링 커패시터 및 제 2 샘플링 커패시터 상에 샘플링될 수 있기 때문에, 샘플링 회로(104)는 예를 들어 하나 이상의 샘플링 커패시터(예를 들어, 제 1 샘플링 커패시터 및 제 2 샘플링 커패시터)와 같은, 샘플링 커패시터 스테이지(114)로의 샘플링 전하를 증가시키거나 또는 거의 두 배로 하도록 동작한다. 샘플링 회로(104)는 예를 들어 대략 2의 팩터만큼 샘플링 커패시터 스테이지(114)의 신호-대-노이즈비를 증가시키도록 구성된다.
드라이버 스테이지(112)는 제 1 전하 전달 및 제 2 전하 전달 각각에 앞서 샘플링 커패시터 스테이지(114)에 차동 입력 신호(106)를 제공하도록 또한 동작한다. 제 1 포지티브 플릭커 노이즈 및 제 1 오프셋(예를 들어, 드라이버 스테이지(112) 내의 증폭기의 출력의 드라이버 신호 불일치 또는 오프셋)이 제 1 동작 페이즈 중에 샘플링 커패시터 스테이지(114)로의 제 1 전하 전달 내로 도입된다. 부가적으로, 제 2 포지티브 플릭커 노이즈 및 제 2 오프셋이 제 2 동작 페이즈 중에 샘플링 커패시터 스테이지(114)로의 제 2 전하 전달 내로 도입된다. 제 1 포지티브 플릭커 노이즈 및 제 1 오프셋과 제 2 포지티브 플릭커 노이즈 및 제 2 오프셋은 극성이 반대이기 때문에, 샘플링 회로(104)는 플릭커 노이즈 및 오프셋의 상쇄를 생성하여, 이에 의해 노이즈의 감소를 갖는 더 양호한 ADC 안정성 및 분해능을 제공하도록 동작한다.
도 2는 완전 차동 스위치드 커패시터 적분기(200)를 위한 샘플링 회로(202)가 개시되어 있는 특정 실시예를 도시하고 있다. 샘플링 회로(202)는 그 입력에서 아날로그 차동 신호(205)를 수용하도록 구성되고 제 1 동작 페이즈 중에 그 출력에서 차동 신호의 비반전된 버전 및 제 2 동작 페이즈 중에 그 출력에서 차동 신호의 반전된 버전을 제공하도록 구성된 복수의 스위치(210, 212, 214, 216)를 포함하는 교차 결합된 스위칭 스테이지(204)를 포함한다. 부가적으로, 샘플링 회로(202)는 교차 결합된 스위칭 스테이지(204)의 다운스트림에 위치되고 제 1 동작 페이즈 중에 그 입력에서 차동 신호의 비반전된 버전 및 제 2 동작 페이즈 중에 그 입력에서 차동 신호의 반전된 버전을 수신하도록 구성된 드라이버 증폭기 스테이지(206)를 포함한다. 더욱이, 샘플링 회로(202)는 제 1 동작 페이즈 및 제 2 동작 페이즈 중에 드라이버 증폭기 스테이지(206)의 출력을 샘플링하도록 구성된 드라이버 증폭기 스테이지(206)의 다운스트림의 샘플링 커패시터 스테이지(208)를 포함한다.
도 2의 드라이버 증폭기 스테이지(206)는 교차 결합된 스위칭 스테이지(204)의 제 1 분기의 다운스트림의 제 1 드라이버 증폭기(218) 및 교차 결합된 스위칭 스테이지(204)의 제 2 분기의 다운스트림의 제 2 드라이버 증폭기(220)를 더 포함한다. 부가적으로, 샘플링 커패시터 스테이지(208)는 제 1 드라이버 증폭기(218)의 출력에 결합된 제 1 샘플링 커패시터(222) 및 제 2 드라이버 증폭기(220)의 출력에 결합된 제 2 샘플링 커패시터(224)를 포함한다.
더욱이, 도 2의 교차 결합된 스위칭 스테이지(204)는 아날로그 차동 신호(205)의 제 1 입력(226)과 제 1 드라이버 증폭기(218)의 입력 사이의 제 1 스위치(210)와, 아날로그 차동 신호(205)의 제 2 입력(228)과 제 2 드라이버 증폭기(220)의 입력 사이의 제 2 스위치(212)를 포함한다. 교차 결합된 스위칭 스테이지(204)는 아날로그 차동 신호(205)의 제 1 입력(226)과 제 2 드라이버 증폭기(220)의 입력 사이의 제 3 스위치(214)와, 아날로그 차동 신호(205)의 제 2 입력(228)과 제 1 드라이버 증폭기(218)의 입력 사이의 제 4 스위치(216)를 포함하고, 제 3 스위치(214) 및 제 4 스위치(216)는 제 2 드라이버 증폭기(220) 및 제 1 드라이버 증폭기(218)에 아날로그 차동 신호(205)의 제 1 입력(226) 및 아날로그 차동 신호(205)의 제 2 입력(228)을 교차 결합하도록 동작한다.
일 실시예에서, 교차 결합된 스위칭 스테이지(204)는 제 1 동작 페이즈에서, 제 1 스위치(210) 및 제 2 스위치(212)를 턴온하도록 구성되고, 제 3 스위치(214) 및 제 4 스위치(216)는 턴오프된다. 또한, 제 2 동작 페이즈에, 교차 결합된 스위칭 스테이지(204)는 제 3 스위치(214) 및 제 4 스위치(216)를 턴온하도록 구성되고, 제 1 스위치(210) 및 제 2 스위치(212)는 턴오프된다.
도 3은 완전 차동 스위치드 커패시터 적분기(300)를 위한 샘플링 회로(302)가 개시되어 있는 다른 실시예를 도시하고 있다. 샘플링 회로(302)는 그 입력에서 아날로그 차동 신호(305)를 수용하도록 구성되고 제 1 페이즈 중에 그 출력에서 차동 신호의 비반전된 버전 및 제 2 페이즈 중에 그 출력에서 차동 신호의 반전된 버전을 제공하도록 구성된 복수의 스위치(310, 312, 314, 316)를 포함하는 교차 결합된 스위칭 스테이지(304)를 포함한다. 부가적으로, 샘플링 회로(302)는 교차 결합된 스위칭 스테이지(304)의 다운스트림에 위치되고 제 1 동작 페이즈 중에 그 입력에서 차동 신호의 비반전된 버전 및 제 2 동작 페이즈 중에 그 입력에서 차동 신호의 반전된 버전을 수신하도록 구성된 드라이버 증폭기 스테이지(306)를 포함한다. 더욱이, 샘플링 회로(302)는 제 1 동작 페이즈 및 제 2 동작 페이즈 중에 드라이버 증폭기 스테이지(306)의 출력을 샘플링하도록 구성된 드라이버 증폭기 스테이지(306)의 다운스트림의 샘플링 커패시터 스테이지(308)를 포함한다.
도 3의 드라이버 증폭기 스테이지(306)는 교차 결합된 스위칭 회로(304)의 제 1 분기의 다운스트림의 제 1 분기에 결합된 그 제 1 입력(319) 및 교차 결합된 스위칭 회로(304)의 제 2 분기에 결합된 그 제 2 입력(320)을 갖는 완전 차동 드라이버 증폭기(318)를 포함한다. 부가적으로, 샘플링 커패시터 스테이지(308)는 드라이버 증폭기(318)의 제 1 출력(330)에 결합된 제 1 샘플링 커패시터(322) 및 드라이버 증폭기(318)의 제 2 출력(332)에 결합된 제 2 샘플링 커패시터(324)를 포함한다.
더욱이, 도 3의 교차 결합된 스위칭 회로(304)는 아날로그 차동 신호(305)의 제 1 입력(326)과 드라이버 증폭기(318)의 제 1 입력(319) 사이의 제 1 스위치(210)와, 아날로그 차동 신호(305)의 제 2 입력(328)과 드라이버 증폭기(318)의 제 2 입력(320) 사이의 제 2 스위치(312)를 포함한다. 교차 결합된 스위칭 회로(304)는 아날로그 차동 신호(305)의 제 1 입력(326)과 드라이버 증폭기(318)의 제 2 입력(320) 사이의 제 3 스위치(314)와, 아날로그 차동 신호(305)의 제 2 입력(328)과 드라이버 증폭기(318)의 제 1 입력(319) 사이의 제 4 스위치(316)를 추가로 포함하고, 제 3 스위치(314) 및 제 4 스위치(316)는 드라이버 증폭기(318)의 제 2 입력(320) 및 제 1 입력(319)에 아날로그 차동 신호(305)의 제 1 입력(326) 및 제 2 입력(328)을 교차 결합하도록 동작한다.
도 4a는 ΣΔADC와 같은 ADC용 입력 회로로서 사용될 수 있는 본 발명에 따른 스위치드 커패시터 샘플링 네트워크(400)의 개략도를 도시하고 있다. 네트워크(400)는 아날로그 차동 신호(405)의 제 1 입력(446)과 제 1 드라이버 증폭기(418)의 입력 사이의 제 1 스위치(S1)(410)와 아날로그 차동 신호(405)의 제 2 입력(448)과 제 2 드라이버 증폭기(420)의 입력 사이의 제 2 스위치(S2)(412)를 포함하는 교차 결합된 스위칭 회로(402)를 포함한다. 교차 결합된 스위칭 회로(402)는 아날로그 차동 신호(405)의 제 1 입력(446)과 제 2 드라이버 증폭기(420)의 입력 사이의 제 3 스위치(S3)(414)와, 아날로그 차동 신호(405)의 제 2 입력(448)과 제 1 드라이버 증폭기(418)의 입력 사이의 제 4 스위치(S4)(416)를 추가로 포함하고, 제 3 스위치(S3)(414) 및 제 4 스위치(S4)(416)는 제 2 드라이버 증폭기(420) 및 제 1 드라이버 증폭기(418)에 아날로그 차동 신호(405)의 제 1 입력(446) 및 제 2 입력(448)을 교차 결합하도록 동작한다.
네트워크(400)는 교차 결합된 스위칭 회로(402)의 제 1 분기의 다운스트림의 제 1 드라이버 증폭기(418) 및 교차 결합된 스위칭 회로(402)의 제 2 분기의 다운스트림의 제 2 드라이버 증폭기(420)를 포함하는 드라이버 증폭기 시스템(404)을 추가로 포함한다. 부가적으로, 네트워크(400)는 제 1 드라이버 증폭기(418)의 출력(445)에 결합된 제 1 샘플링 커패시턴스(C1)(422) 및 제 2 드라이버 증폭기(420)의 출력(447)에 결합된 제 2 샘플링 커패시턴스(C2)(424)를 포함하는 샘플링 커패시터 구성요소(406)를 포함한다.
더욱이, 네트워크(400)는 반전 단자(438) 및 비반전 단자(440)를 갖는 연산 증폭기(408)를 포함하는 적분기(407)를 포함한다. 적분기(407)는 포지티브 전압 출력 신호("Voutp")(442) 및 네거티브 전압 출력 신호("Voutn")(444)를 포함하는 적분된 신호를 생성한다. 포지티브 전압 적분기 피드백 커패시터(C4)(434)는 438과 "Voutp"(442) 사이에서 연산 증폭기(408)와 병렬로 접속된다. 네거티브 전압 적분기 피드백 커패시터(C3)(436)는 440과 "Voutn"(444) 사이에서 연산 증폭기와 병렬로 접속된다. 게다가, 네트워크(400)는 합산 정션 스위치(S4, S5, S6, S7)를 포함한다. 스위치(S4)(428)는 C1(422)과 기준 접지 사이에 배치된다. 스위치(S6)(426)는 C1(422)과 연산 증폭기(408)의 반전 단자(438) 사이에 배치된다. 마찬가지로, 스위치(S5)(430)는 C2(424)와 기준 접지 사이에 배치된다. 스위치(S7)(432)는 C2(424)와 연산 증폭기(408)의 비반전 단자(440) 사이에 배치된다.
도 4b는 4개의 클럭 파형: "φ1"(452), "φ1d"(454), "φ2"(456) 및 "φ2d"(458)에 의해 형성된 2상 비중첩 클럭(450)을 도시하고 있다. 임의의 소정의 시간에 각각의 스위치의 위치는 그 대응 클럭 파형에 의해 결정된다. 대표적인 실시예에서, 스위치는 그 대응 클럭 파형이 "오프"될 때 개방되고, 스위치는 그 대응 클럭 파형이 "온"될 때 폐쇄된다. 그러나, 다른 실시예에서, 스위치는 스위치의 상태와 이들의 대응 클럭 파형 사이의 다른 관계를 갖고 구성될 수 있다.
네트워크(400)의 동작은 클럭(450)의 클럭 파형의 순환(cycling)에 응답하여 설정된 회로를 트레이싱함으로써 설명될 수 있다. 시간 t0에, 클럭 파형 φ1(452) 및 φ1d(454)는 온 상태로 순환하고, 클럭 파형 φ2(456) 및 φ2d(458)는 오프 상태로 유지된다. φ1(452)의 온 상태에 응답하여, 스위치(S4)(428) 및 스위치(S5)(430)는 폐쇄된다. φ1d(454)의 온 상태에 응답하여, 스위치(S1)(410) 및 스위치(S2)(412)는 폐쇄된다. S1(410) 및 S4(428)가 폐쇄된 상태에서, 회로는 드라이버 증폭기(418) 및 C1(422)을 통해 제 1 입력(446), 즉 Vp와 접지(449) 사이에 설정된다. 이 회로는 제 1 입력(446), 즉 Vp가 C1(422) 상의 전하로서 샘플링될 수 있게 한다. 또한, 이 회로는 C1(422) 상의 전하로서 드라이버 증폭기(418)의 플릭커 노이즈(Vfp)를 샘플링한다. 유사하게, S2(412) 및 S5(430)가 폐쇄된 상태로, 회로가 드라이버 증폭기(420) 및 C2(424)를 통해 제 2 입력(448), 즉 Vn과 접지(449) 사이에 설정된다. 이 회로는 제 2 입력(448), 즉 Vn이 C2(424) 상에 전하로서 샘플링될 수 있게 한다. 또한, 이 회로는 C2(424) 상에 전하로서 드라이버 증폭기(420)의 플릭커 노이즈(Vfn)를 샘플링한다.
시간 t1에, 클럭 파형 φ1(452)은 오프 상태로 순환하고, φ1d(454)는 온 상태로 유지된다. 클럭 파형 φ2(456) 및 φ2d(458)는 오프 상태로 유지된다. φ1(452)의 오프 상태에 응답하여, 스위치(S4)(428) 및 스위치(S5)(430)는 개방된다. 스위치(S4)(428)의 개방은 제 1 입력(446), 즉 Vp와 접지(449) 사이의 회로를 파괴한다. 이는 C1(422) 상에 저장된 전하를 격리하고, 따라서 제 1 입력(446), 즉 Vp와 Vfp를 효과적으로 샘플링한다. 제 1 동작 페이즈의 종료시에 커패시턴스(C1)(422) 상에 샘플링된 총 전하는 이하의 식에 의해 정의된다.
Figure pat00001
유사하게, 스위치(S5)(430)의 개방은 제 2 입력(448), 즉 Vn과 접지(449) 사이의 회로를 파괴한다. 이는 C2(424) 상에 저장된 전하를 격리하고, 따라서 제 2 입력(448), 즉 Vn 및 Vfn을 효과적으로 샘플링한다. 제 1 동작 페이즈의 종료시에 커패시턴스(C2)(424) 상에 샘플링된 총 전하는 이하의 식에 의해 정의된다.
Figure pat00002
시간 t2에, 클럭 파형 φ1d(454)는 오프 상태로 순환한다. 클럭 파형 φ1(452), φ2(456) 및 φ2d(458)는 오프 상태로 유지된다. φ1d(454)의 오프 상태에 응답하여, 스위치(S1)(410) 및 스위치(S2)(412)가 개방된다. 스위치(S4)(428) 및 스위치(S5)(430)가 개방되고, 따라서 C1(422) 및 C2(424) 상에 저장된 전하를 격리한 후까지 스위치(S1)(410) 및 스위치(S2)(412)의 개방을 지연시킴으로써, 샘플링된 신호는 스위치(S4)(428) 및 스위치(S5)(430)가 개방된 후에 생성하는 전하 주입에 의해 영향을 받지 않는다.
시간 t3에, 클럭 파형 φ2(456) 및 φ2d(458)는 온 상태로 순환하고, 클럭 파형 φ1(452) 및 φ1d(454)는 오프 상태로 유지된다. φ2d(458)의 온 상태에 응답하여, 스위치(S3)(414) 및 스위치(S4)(416)는 폐쇄된다. φ2(456)의 온 상태에 응답하여, 스위치(S6)(426) 및 스위치(S7)(432)는 폐쇄된다. 스위치(S6)(426) 및 스위치(S4)(416)가 폐쇄된 상태에서, 회로가 드라이버 증폭기(418) 및 C1(422)을 통해 제 2 입력(448), 즉 Vn과 연산 증폭기(408)의 반전 단자(438) 사이에 설정된다. 이 회로는 제 2 입력(448), 즉 Vn 및 드라이버 증폭기(418)의 플릭커 노이즈(Vfp)가 C1(422) 상에 전하로서 샘플링되게 할 수 있고, 또한 C1(422) 상의 총 전하(QC1 +)가 C4(434)에 전달되는 것을 가능하게 한다. 전달된 전하(QC1 +)는 이하의 식에 의해 정의된다.
Figure pat00003
유사하게, 스위치(S7)(432) 및 스위치(S3)(414)가 폐쇄된 상태에서, 회로가 드라이버 증폭기(420) 및 C2(424)를 통해 제 1 입력(446), 즉 Vp와 연산 증폭기(408)의 비반전 단자(440) 사이에 설정된다. 이 회로는 제 1 입력(446), 즉 Vp 및 드라이버 증폭기(420)의 플릭커 노이즈(Vfn)가 C2(424) 상에 전하로서 샘플링되게 할 수 있고, 또한 C2(424) 상의 총 전하(QC2 +)가 C3(436)에 전달되는 것을 가능하게 한다. 전달된 전하(QC2 +)는 이하의 식에 의해 정의된다.
Figure pat00004
상기 분석으로부터, 교차 결합된 샘플링은 제 1 페이즈 및 제 2 페이즈 중에 반대 극성을 갖는 차동 신호를 샘플링함으로써 샘플링 커패시턴스(C1)(422) 및 샘플링 커패시턴스(C2)(424)를 가로질러 유효 전압 동요(즉, Vp-Vn 및 Vn-Vp)를 두 배로 하고, 이에 의해 C4(434) 및 C3(436)를 가로지르는 적분된 전하를 두 배로 하고, 반면에 열적 노이즈는 동일하게 유지된다는 것이 명백하다. 이는 샘플링 회로의 SNR 성능을 향상시킨다. 또한, 버퍼 증폭기의 플릭커 노이즈(Vfp, Vfn)는 제 1 페이즈 및 제 2 페이즈 중에 동일한 극성을 갖고 샘플링 커패시턴스(C1)(422) 및 샘플링 커패시턴스(C2)(424) 상에 샘플링되게 되어, 이에 의해 적분 페이즈 중에 플릭커 노이즈의 상쇄를 가능하게 한다.
시간 t4에, 클럭 파형 φ2(456)는 오프 상태로 순환하고, φ2d(458)는 온 상태로 유지된다. 클럭 파형 φ1(452) 및 φ1d(454)는 오프 상태로 유지된다. φ2(456)의 오프 상태에 응답하여, 스위치(S6)(426) 및 스위치(S7)(432)가 개방된다. 스위치(S6)426)를 개방하는 것은 제 1 입력(446), 즉 Vp와 연산 증폭기(408)의 반전 단자(438) 사이의 회로를 파괴한다. 이는 C4(434)에 전달된 전하를 격리한다. 부가적으로, 스위치(S7)(432)의 개방은 Vn 제 2 입력(448), 즉 Vp와 연산 증폭기(408)의 비반전 단자(440) 사이의 회로를 파괴한다. 이는 C3(436)에 전달된 전하를 격리한다.
시간 t5에, 클럭 파형 φ2d(458)는 오프 상태로 순환한다. 클럭 파형 φ1(452), φ1d(454) 및 φ2(456)는 오프 상태로 유지된다. φ2d(458)의 오프 상태에 응답하여, 스위치(S3)(414) 및 스위치(S4)(416)가 개방된다. 스위치(S7)(432) 및 스위치(S6)(426)가 개방되고, 따라서 C4(434) 및 C3(436) 상에 저장된 전하를 격리한 후까지 스위치(S3)(414) 및 스위치(S4)(416)의 개방을 지연시킴으로써, 샘플링된 신호는 스위치(S6)(426) 및 스위치(S7)(432)가 개방된 후에 생성하는 전하 주입에 의해 영향을 받지 않는다.
시간 t6에, 클럭 파형 φ1(452) 및 φ1d(454)는 온 상태로 순환되고, 클럭 파형 φ2(456) 및 φ2d(458)는 오프 상태로 유지된다. φ1(452) 및 φ1d(454)의 온 상태에 대한 네트워크(400)의 응답은 전술된 바와 같이 시간 t0에 온 상태에 대한 응답에 일치한다. 마찬가지로, t6 이후의 시간에, 네트워크(400)는 전술된 방식으로 동작한다.
도 4c는 제 1 페이즈(φ1)와 제 2 페이즈(φ2)에서 차동 입력 신호의 진폭(Vdiff)(즉, Vp-Vn)을 도시하고 있다. 샘플링 주파수는 입력 신호의 주파수보다 훨씬 더 높기 때문에, 초당 입력 신호의 진폭은 도 4c에 도시된 바와 같이, φ1과 φ2 사이에서 변화하지 않는다. 도 4d는 φ1 및 φ2 중에 드라이버 증폭기의 차동 출력의 진폭을 도시하고 있다. 차동 입력 신호가 제 1 동작 페이즈(φ1) 및 제 2 동작 페이즈(φ2)에서 반대 극성을 갖고 샘플링되기 때문에, 드라이버 증폭기의 차동 출력은 제 1 동작 페이즈(φ1) 및 제 2 동작 페이즈(φ2)에서 반대 극성(즉, φ1에서 A*Vdiff 및 φ2에서 -A*Vdiff, 여기서 A는 드라이버 증폭기의 이득임)을 갖는다. 유사하게, 도 4e는 φ1 및 φ2 중에 차동 드라이버 증폭기 출력 플릭커 노이즈 및 오프셋의 진폭을 도시하고 있다. 드라이버 증폭기 플릭커 노이즈 및 오프셋이 제 1 동작 페이즈(φ1) 및 제 2 동작 페이즈(φ2)에서 동일한 극성을 갖고 샘플링되기 때문에, 차동 드라이버 증폭기 출력 플릭커 노이즈 및 오프셋은 제 1 동작 페이즈(φ1) 및 제 2 동작 페이즈(φ2)에서 동일한 극성(즉, Vbuf_noise)을 갖는다. 플릭커 노이즈의 진폭은, 플릭커 노이즈가 저주파수 노이즈이기 때문에, 대략 φ1 및 φ2와 동일하다. 오버샘플링 ADC를 위한 클럭 주파수는 일반적으로 플릭커 노이즈의 코너 주파수보다 훨씬 더 높다.
도 5는 스위치드 커패시터 샘플링 네트워크(400)에 유사한, 스위치드 커패시터 샘플링 네트워크(500)의 다른 실시예를 도시하고 있다. 그러나, 드라이버 증폭기 시스템(504)은 2개의 차동 입력(519, 520) 및 2개의 차동 출력(542, 544)을 갖는 완전 차동 드라이버 증폭기(518)를 포함한다. 스위치드 커패시터 샘플링 네트워크(500)를 위한 분석은 스위치드 커패시터 샘플링 네트워크(400)에 대해 전술된 것과 유사하다.
도 6은 스위치드 커패시터 샘플링 네트워크(400)에 유사한 스위치드 커패시터 샘플링 네트워크가 소스 팔로워(601, 602)로서 구현된 이들의 드라이버 증폭기를 갖는 것인 예시적인 실시예를 도시하고 있다. 스위치드 커패시터 샘플링 네트워크(600)를 위한 분석은 스위치드 커패시터 샘플링 네트워크(400)에 대해 전술된 것과 유사하다. 도 6의 적분기 구현예는, 적분기의 내부 플릭커 노이즈의 플릭커 노이즈 상쇄를 포함하기 때문에, 도 4a 및 도 5에서 적분기에 비교하여 장점을 갖는다. S5 및 S6은 φ1 중에 적분기 증폭기 및 차동 입력 신호의 플릭커 노이즈를 샘플링한다. S7 및 S8은 φ2 중에 적분기 플릭커 노이즈의 반전된 차동 입력 신호 및 상쇄의 적분을 가능하게 한다. 다른 실시예에서, 스위치드 커패시터 적분기는 그 내부 플릭커 노이즈의 상쇄 또는 감소를 위한 다른 기술과 함께 구현될 수도 있다.
도 7은 본 발명의 일 실시예에 따른, 차동 신호를 샘플링하기 위한 방법(700)을 도시하고 있는 흐름도를 도시한다. 방법(700)은 제 1 드라이버 증폭기(Bufp)(418) 및 제 2 드라이버 증폭기(Bufn)(420)를 갖는 도 4a의 스위치드 커패시터 샘플링 네트워크(400)를 참조하여 설명되었지만, 방법은 도 5에 도시된 바와 같이, 완전 차동 드라이버 증폭기를 갖는 다른 스위치드 커패시터 샘플링 네트워크에 또한 적용될 수 있다.
방법(700)에서, 702에서, 아날로그 차동 신호(405)는 교차 결합된 스위칭 회로(402)의 제 1 입력(446) 및 제 2 입력(448)에서 수신된다. 704에서, 제 1 입력(446)으로부터 아날로그 차동 신호(405)의 제 1 부분(Vp)은 제 1 동작 페이즈에 제 1 샘플링 커패시턴스(C1)(422)에서 샘플링되고, 제 1 샘플링 커패시턴스(C1)(422)로의 제 1 전하 전달을 생성한다. 706에서, 아날로그 차동 신호(405)의 제 1 부분(Vp)의 반전된 버전을 포함하는, 아날로그 차동 신호(405)의 제 2 부분(Vn)은 제 2 동작 페이즈에서 제 1 샘플링 커패시턴스(C1)(422)에서 샘플링되어, 제 1 샘플링 커패시턴스(C1)(422)로의 제 2 전하 전달을 야기한다. 708에서, 아날로그 차동 신호(405)의 제 1 부분(Vp) 및 제 2 부분(Vn)은 제 1 및 제 2 전하가 제 1 샘플링 커패시턴스(C1)(422)에 전달되기 전에, 드라이버 증폭기(418)를 통해 제공된다.
710에서, 제 2 입력(448)으로부터 아날로그 차동 신호(405)의 제 2 부분(Vn)은 제 1 동작 페이즈에 제 2 샘플링 커패시턴스(C2)(424)에서 샘플링되고, 제 2 샘플링 커패시턴스(C2)(424)로의 제 1 전하 전달을 생성한다. 712에서, 아날로그 차동 신호(405)의 제 2 부분(Vn)의 반전된 버전을 포함하는, 아날로그 차동 신호(405)의 제 1 부분(Vp)은 제 2 동작 페이즈에서 제 2 샘플링 커패시턴스(C2)(424)에서 샘플링되어, 제 2 샘플링 커패시턴스(C2)(424)로의 제 2 전하 전달을 야기한다. 714에서, 아날로그 차동 신호(405)의 제 2 부분(Vn) 및 제 1 부분(Vp)은 제 1 및 제 2 전하가 제 2 샘플링 커패시턴스(C2)(424)에 전달되기 전에, 드라이버 증폭기(420)를 통해 제공된다.
방법은 일련의 동작 또는 이벤트로서 상기에 예시되고 설명되었지만, 이러한 동작 또는 이벤트의 예시된 순서화는 한정의 개념으로서 해석되어서는 안된다는 것이 이해될 수 있을 것이다. 예를 들어, 몇몇 동작은 본 명세서에 예시되고 그리고/또는 설명된 것들과는 별개의 다른 동작 또는 이벤트와 동시에 그리고/또는 상이한 순서로 생성할 수도 있다. 게다가, 모든 예시된 동작이 본 명세서의 개시내용의 하나 이상의 양태 또는 실시예를 구현하도록 요구되는 것은 아닐 수도 있다. 또한, 본 명세서에 설명되어 있는 동작의 하나 이상은 하나 이상의 개별 동작 및/또는 페이즈에서 수행될 수도 있다.
상기에 강조된 바와 같이, 교차 결합된 샘플링 회로의 다운스트림에 버퍼 증폭기 시스템을 갖는 스위치드 커패시터 샘플링 네트워크는 다수의 장점을 갖는다. 교차 결합된 샘플링 회로의 다운스트림에 버퍼 증폭기를 제공하는 것은 샘플링 커패시턴스와 직렬의 감소된 저항을 제공하고, 입력 신호 소스로부터 샘플링 커패시터의 격리를 제공하여, 입력 소스를 위한 부하를 감소시킨다. 게다가, 효율적인 플릭커 노이즈 상쇄는 드라이버 증폭기의 내부 플릭커 노이즈를 위한 감소된 디자인 요구를 가능하게 하여, 이에 의해 입력 신호 소스를 위한 스위칭된 용량성 부하를 감소시키기 위해 비교적 작은 입력 트랜지스터 치수를 선택하는 것을 가능하게 한다. 플릭커 노이즈의 억제는 작은 입력 커패시턴스를 유지하면서 낮은 열적 노이즈를 향한 드라이버 증폭기의 최적화를 가능하게 한다.
본 발명이 하나 이상의 구현예와 관련하여 도시되고 설명되었지만, 변경 및/또는 수정이 첨부된 청구범위의 사상 및 범주로부터 벗어나지 않고 도시된 예에 이루어질 수도 있다. 특히 전술된 구성요소 또는 구조체(조립체, 디바이스, 회로, 시스템 등)에 의해 수행된 다양한 기능에 관련하여, 이러한 구성요소를 설명하는데 사용된 용어("수단"의 참조를 포함함)는, 달리 지시되지 않으면, 본 발명의 본 명세서에 예시된 예시적인 구현예에서 기능을 수행하는 개시된 구조체에 구조적으로 등가적이지 않더라도, 설명된 구성요소의 지정된 기능(예를 들어, 기능적으로 등가인)을 수행하는 임의의 구성요소 또는 구조체에 대응하도록 의도된다.

Claims (25)

  1. 스위치드 커패시터 시스템(switched capacitor system)으로서,
    스위칭 스테이지의 입력에서 차동 신호를 수신하고 제 1 동작 페이즈 중에 상기 스위칭 스테이지의 출력에서 상기 차동 신호의 비반전된 버전을 제공하고 제 2 동작 페이즈 중에 상기 스위칭 스테이지의 출력에서 상기 차동 신호의 반전된 버전을 제공하도록 구성된 복수의 스위치를 포함하는 상기 스위칭 스테이지와,
    상기 스위칭 스테이지의 다운스트림에 위치되고, 상기 제 1 동작 페이즈 중에 드라이버 스테이지의 입력에서 상기 차동 신호의 비반전된 버전을 수신하고 상기 제 2 동작 페이즈 중에 상기 드라이버 스테이지의 입력에서 상기 차동 신호의 반전된 버전을 수신하도록 구성된 증폭기를 포함하는 상기 드라이버 스테이지와,
    상기 제 1 동작 페이즈 및 상기 제 2 동작 페이즈 중에 상기 드라이버 스테이지의 출력을 샘플링하고, 상기 제 2 동작 페이즈 중에 상기 드라이버 스테이지의 플릭커 노이즈(flicker noise) 및 오프셋의 상쇄를 제공하도록 구성된 샘플링 커패시터 스테이지와,
    상기 복수의 스위치의 교차 결합된(cross coupled) 구성을 제어하고, 상기 샘플링 커패시터 스테이지를 가로질러 전달된 전하 및 대응하는 신호 동요(signal swing)를 거의 두 배(doubling)로 함으로써 상기 샘플링 커패시터 스테이지의 신호-대-노이즈비를 증가시키도록 구성된 스위칭 콘트롤러를 포함하는
    스위치드 커패시터 시스템.
  2. 제 1 항에 있어서,
    상기 드라이버 스테이지는 상기 스위칭 스테이지의 출력의 제 1 분기의 다운스트림에 위치된 제 1 증폭기 및 상기 스위칭 스테이지의 출력의 제 2 분기의 다운스트림에 위치된 제 2 증폭기를 포함하고,
    상기 샘플링 커패시터 스테이지는 상기 제 1 증폭기의 출력에 결합된 제 1 샘플링 커패시터 및 상기 제 2 증폭기의 출력에 결합된 제 2 샘플링 커패시터를 포함하는
    스위치드 커패시터 시스템.
  3. 제 2 항에 있어서,
    상기 스위칭 스테이지는 상기 차동 신호의 제 1 부분을 통신하도록 구성된 제 1 신호 경로와 상기 제 1 증폭기의 입력 사이의 제 1 스위치, 및 상기 차동 신호의 제 2 부분을 통신하도록 구성된 제 2 신호 경로와 상기 제 2 증폭기의 입력 사이의 제 2 스위치를 포함하는
    스위치드 커패시터 시스템.
  4. 제 3 항에 있어서,
    상기 스위칭 스테이지는 상기 제 1 신호 경로와 상기 제 2 증폭기의 입력 사이의 제 3 스위치, 및 상기 제 2 신호 경로와 상기 제 1 증폭기의 입력 사이의 제 4 스위치를 더 포함하고, 상기 제 3 스위치 및 상기 제 4 스위치는 상기 제 2 증폭기의 입력에 그리고 상기 제 1 증폭기의 입력에 상기 제 1 신호 경로 및 상기 제 2 신호 경로를 교차 결합하도록 구성되는
    스위치드 커패시터 시스템.
  5. 제 4 항에 있어서,
    상기 스위칭 콘트롤러는 상기 제 1 동작 페이즈에서 상기 제 1 스위치 및 상기 제 2 스위치를 활성화하도록 구성되고, 상기 제 3 스위치 및 상기 제 4 스위치는 비활성화되는
    스위치드 커패시터 시스템.
  6. 제 4 항에 있어서,
    상기 스위칭 콘트롤러는 상기 제 2 동작 페이즈에서 상기 제 3 스위치 및 상기 제 4 스위치를 활성화하도록 구성되고, 상기 제 1 스위치 및 상기 제 2 스위치는 비활성화되는
    스위치드 커패시터 시스템.
  7. 제 1 항에 있어서,
    상기 스위칭 콘트롤러는 2의 팩터만큼 상기 샘플링 커패시터 스테이지의 신호-대-노이즈비를 증가시키도록 구성되는
    스위치드 커패시터 시스템.
  8. 제 1 항에 있어서,
    상기 드라이버 스테이지는 제 1 드라이버 입력, 제 2 드라이버 입력, 제 1 드라이버 출력 및 제 2 드라이버 출력을 포함하는 완전 차동 증폭기를 포함하고,
    상기 샘플링 커패시터 스테이지는 상기 제 1 드라이버 출력에 결합된 제 1 샘플링 커패시터 및 상기 제 2 드라이버 출력에 결합된 제 2 샘플링 커패시터를 포함하는
    스위치드 커패시터 시스템.
  9. 제 8 항에 있어서,
    상기 스위칭 스테이지는 상기 차동 신호의 제 1 부분을 통신하도록 구성된 제 1 신호 경로와 상기 제 1 드라이버 입력 사이의 제 1 스위치, 및 상기 차동 신호의 제 2 부분을 통신하도록 구성된 제 2 신호 경로와 상기 제 2 드라이버 입력 사이의 제 2 스위치를 포함하는
    스위치드 커패시터 시스템.
  10. 제 9 항에 있어서,
    상기 스위칭 스테이지는 상기 제 1 신호 경로와 상기 제 2 드라이버 입력 사이의 제 3 스위치, 및 상기 제 2 신호 경로와 상기 제 1 드라이버 입력 사이의 제 4 스위치를 더 포함하고, 상기 제 3 스위치 및 상기 제 4 스위치는 상기 제 2 드라이버 입력 및 상기 제 1 드라이버 입력에 상기 제 1 신호 경로 및 상기 제 2 신호 경로를 교차 결합하도록 구성되는
    스위치드 커패시터 시스템.
  11. 아날로그-디지털 컨버터 시스템으로서,
    제 1 신호 분기 및 제 2 신호 분기에서 차동 신호를 수신하도록 구성되고, 제 1 동작 페이즈 중에 스위칭 구성요소의 출력에서 상기 차동 신호의 비반전된 버전을 제공하도록 구성된 제 1 스위치 세트, 및 제 2 동작 페이즈 중에 상기 스위칭 구성요소의 출력에서 상기 차동 신호의 반전된 버전을 제공하도록 구성된 제 2 스위치 세트를 포함하는 상기 스위칭 구성요소와,
    상기 스위칭 구성요소의 다운스트림에 있고, 상기 제 1 동작 페이즈 중에 상기 차동 신호의 비반전된 버전에 기초하여, 또한, 상기 제 2 동작 페이즈 중에 상기 차동 신호의 반전된 버전에 기초하여 상기 제 1 신호 분기 및 상기 제 2 신호 분기에 구동 신호를 생성하도록 구성된 드라이버 구성요소와,
    상기 드라이버 구성요소의 구동 신호를 샘플링하고, 상기 제 1 동작 페이즈 및 상기 제 2 동작 페이즈 중에 제 1 샘플링 커패시터 및 제 2 샘플링 커패시터로의 전하 전달을 생성하고, 상기 제 2 동작 페이즈 중에 상기 드라이버 구성요소의 플릭커 노이즈 및 오프셋의 상쇄를 생성하도록 구성된 샘플링 구성요소와,
    상기 제 1 스위치 세트와 상기 제 2 스위치 세트의 교차 결합된 구성을 제어하고, 상기 제 1 샘플링 커패시터 및 상기 제 2 샘플링 커패시터를 가로지르는 전하 전달 및 대응하는 신호 동요를 두 배로 함으로써 상기 샘플링 구성요소의 신호-대-노이즈비를 증가시키도록 구성된 스위칭 제어 구성요소를 포함하는
    아날로그-디지털 컨버터 시스템.
  12. 제 11 항에 있어서,
    상기 제 2 동작 페이즈 중에 상기 제 1 샘플링 커패시터를 가로지르는 샘플링된 전압을 적분하도록 구성된 제 1 적분 커패시터 및 상기 제 2 동작 페이즈 중에 상기 제 2 샘플링 커패시터를 가로지르는 샘플링된 전압을 적분하도록 구성된 제 2 적분 커패시터를 포함하는 완전 차동 적분기를 더 포함하는
    아날로그-디지털 컨버터 시스템.
  13. 제 11 항에 있어서,
    상기 샘플링 구성요소는 상기 드라이버 구성요소의 오프셋을 샘플링하고 상기 샘플링 구성요소에서 오프셋을 감산하도록 또한 구성되는
    아날로그-디지털 컨버터 시스템.
  14. 제 11 항에 있어서,
    상기 샘플링 구성요소는 상기 제 1 동작 페이즈 및 상기 제 2 동작 페이즈 중에 상기 샘플링 구성요소 내의 플릭커 노이즈를 샘플링함으로써 상기 드라이버 구성요소로부터 상기 플릭커 노이즈를 상쇄하도록 구성되는
    아날로그-디지털 컨버터 시스템.
  15. 제 11 항에 있어서,
    상기 드라이버 구성요소는 상기 스위칭 구성요소의 제 1 신호 분기의 다운스트림에 위치된 제 1 증폭기 및 상기 스위칭 구성요소의 제 2 신호 분기의 다운스트림에 위치된 제 2 증폭기를 포함하는
    아날로그-디지털 컨버터 시스템.
  16. 제 15 항에 있어서,
    상기 제 1 증폭기 및 상기 제 2 증폭기는 각각 소스 팔로워(source follower)를 포함하는
    아날로그-디지털 컨버터 시스템.
  17. 제 15 항에 있어서,
    상기 스위칭 구성요소는 상기 제 1 동작 페이즈에서 상기 차동 신호의 제 1 부분을 통신하도록 구성된 제 1 신호 경로에 제 1 증폭기를 결합하고 상기 차동 신호의 제 2 부분을 통신하도록 구성된 제 2 신호 경로에 제 2 증폭기를 결합하도록 구성되는
    아날로그-디지털 컨버터 시스템.
  18. 제 17 항에 있어서,
    상기 스위칭 구성요소는 상기 제 2 동작 페이즈에서 상기 차동 신호의 제 2 부분을 통신하도록 구성된 상기 제 2 신호 경로에 상기 제 1 증폭기를 결합하고 상기 차동 신호의 제 1 부분을 통신하도록 구성된 상기 제 1 신호 경로에 상기 제 2 증폭기를 결합하도록 또한 구성되는
    아날로그-디지털 컨버터 시스템.
  19. 제 11 항에 있어서,
    상기 스위칭 제어 구성요소는 2의 팩터만큼 상기 샘플링 구성요소의 신호-대-노이즈비를 증가시키도록 구성되는
    아날로그-디지털 컨버터 시스템.
  20. 제 11 항에 있어서,
    상기 드라이버 구성요소는 제 1 드라이버 입력, 제 2 드라이버 입력, 제 1 드라이버 출력 및 제 2 드라이버 출력을 포함하는 완전 차동 증폭기를 포함하고,
    상기 스위칭 구성요소는 제 1 동작 페이즈에서 상기 차동 신호의 제 1 부분을 통신하도록 구성된 제 1 신호 경로에 상기 제 1 드라이버 입력을 결합하고 상기 차동 신호의 제 2 부분을 통신하도록 구성된 제 2 신호 경로에 상기 제 2 드라이버 입력을 결합하도록 구성되고, 상기 스위칭 구성요소는 상기 제 2 동작 페이즈에서 상기 차동 신호의 제 2 부분을 통신하도록 구성된 상기 제 2 신호 경로에 상기 제 1 드라이버 입력을 결합하고 상기 차동 신호의 제 1 부분을 통신하도록 구성된 상기 제 1 신호 경로에 상기 제 2 드라이버 입력을 결합하도록 또한 구성되는
    아날로그-디지털 컨버터 시스템.
  21. 아날로그-디지털 컨버터를 위한 방법으로서,
    아날로그 차동 신호를 수신하는 단계와,
    제 1 동작 페이즈에서 제 1 샘플링 커패시턴스로 상기 아날로그 차동 신호의 제 1 부분을 샘플링하고, 상기 제 1 샘플링 커패시턴스로의 제 1 전하 전달을 생성하는 단계와,
    제 2 동작 페이즈에서 상기 제 1 샘플링 커패시턴스로 상기 아날로그 차동 신호의 제 1 부분의 반전된 버전을 포함하는 상기 아날로그 차동 신호의 제 2 부분을 샘플링하고, 상기 제 1 샘플링 커패시턴스로의 제 2 전하 전달을 생성하는 단계와,
    제 1 증폭기를 거쳐, 상기 제 1 샘플링 커패시턴스로의 상기 제 1 전하 전달 및 상기 제 2 전하 전달 전에 상기 아날로그 차동 신호의 제 1 부분 및 제 2 부분을 제공하는 단계와,
    상기 제 1 동작 페이즈에서 제 2 샘플링 커패시턴스로 상기 아날로그 차동 신호의 제 2 부분을 샘플링하고, 상기 제 2 샘플링 커패시턴스로의 제 1 전하 전달을 생성하는 단계와,
    제 2 동작 페이즈에서 상기 제 2 샘플링 커패시턴스로 상기 아날로그 차동 신호의 제 2 부분의 반전된 버전을 포함하는 상기 아날로그 차동 신호의 제 1 부분을 샘플링하고, 상기 제 2 샘플링 커패시턴스로의 제 2 전하 전달을 생성하는 단계와,
    제 2 증폭기를 거쳐, 상기 제 2 샘플링 커패시턴스로의 상기 제 1 전하 전달 및 상기 제 2 전하 전달 전에 상기 아날로그 차동 신호의 제 2 부분 및 제 1 부분을 제공하는 단계를 포함하는
    방법.
  22. 제 21 항에 있어서,
    상기 제 1 샘플링 커패시턴스로의 제 1 전하 전달을 생성하는 단계 및 상기 제 1 샘플링 커패시턴스로의 제 2 전하 전달을 생성하는 단계는 상기 제 1 샘플링 커패시턴스로의 제 1 포지티브 총 전하를 생성하는 단계 및 상기 제 1 샘플링 커패시턴스로의 전하 전달을 거의 두 배로 하는 단계를 포함하고,
    상기 제 2 샘플링 커패시턴스로의 제 1 전하 전달을 생성하는 단계 및 상기 제 2 샘플링 커패시턴스로의 제 2 전하 전달을 생성하는 단계는 상기 제 2 샘플링 커패시턴스로의 제 1 네거티브 총 전하를 생성하는 단계 및 상기 제 2 샘플링 커패시턴스로의 전하 전달을 거의 두 배로 하는 단계를 포함하는
    방법.
  23. 제 21 항에 있어서,
    상기 제 1 샘플링 커패시턴스로의 제 1 전하 전달 및 제 2 전하 전달 전에 상기 제 1 증폭기를 거쳐 상기 아날로그 차동 신호의 제 1 부분 및 제 2 부분을 제공하는 단계는, 로우 임피던스 드라이브를 제공하는 단계 및 제 1 동작 페이즈 중에 상기 제 1 전하 전달 시에 제 1 포지티브 플릭커 노이즈 및 제 1 오프셋을 도입하고 제 2 동작 페이즈 중에 상기 제 2 전하 전달 시에 제 2 포지티브 플릭커 노이즈 및 제 2 오프셋을 도입하는 단계를 더 포함하고,
    상기 제 1 샘플링 커패시턴스로의 제 1 전하 전달을 생성하는 단계 및 상기 제 1 샘플링 커패시턴스로의 제 2 전하 전달을 생성하는 단계는 상기 제 1 샘플링 커패시턴스 내의 제 1 포지티브 플릭커 노이즈 및 제 2 포지티브 플릭커 노이즈의 상쇄뿐만 아니라 오프셋 상쇄를 생성하는 단계를 포함하는
    방법.
  24. 제 21 항에 있어서,
    상기 제 2 샘플링 커패시턴스로의 제 1 전하 전달 및 제 2 전하 전달 전에 상기 제 2 증폭기를 거쳐 상기 아날로그 차동 신호의 제 2 부분 및 제 1 부분을 제공하는 단계는 로우 임피던스 드라이브를 제공하는 단계 및 제 1 동작 페이즈 중에 상기 제 1 전하 전달 시에 제 1 포지티브 플릭커 노이즈 및 제 1 오프셋을 도입하고 제 2 동작 페이즈 중에 상기 제 2 전하 전달 시에 제 2 포지티브 플릭커 노이즈 및 제 2 오프셋을 도입하는 단계를 더 포함하고,
    상기 제 2 샘플링 커패시턴스로의 제 1 전하 전달을 생성하는 단계 및 상기 제 2 샘플링 커패시턴스로의 제 2 전하 전달을 생성하는 단계는 상기 제 2 샘플링 커패시턴스 내의 제 1 포지티브 플릭커 노이즈 및 제 2 포지티브 플릭커 노이즈의 상쇄뿐만 아니라 오프셋 상쇄를 생성하는 단계를 포함하는
    방법.
  25. 제 21 항에 있어서,
    상기 아날로그 차동 신호의 제 1 부분을 샘플링하는 단계 및 상기 아날로그 차동 신호의 제 2 부분을 샘플링하는 단계는,
    상기 제 1 동작 페이즈 중에 상기 제 1 증폭기를 거쳐 상기 아날로그 차동 신호의 제 1 부분을 제공하고 상기 제 2 증폭기를 거쳐 상기 아날로그 차동 신호의 제 2 부분을 제공하는 단계와,
    상기 제 2 동작 페이즈 중에 상기 제 2 증폭기를 거쳐 상기 아날로그 차동 신호의 제 1 부분을 제공하고 상기 제 1 증폭기를 거쳐 상기 아날로그 차동 신호의 제 2 부분을 제공하는 단계를 포함하는
    방법.
KR1020160013837A 2015-02-05 2016-02-04 스위치드 커패시터 아날로그-디지털 컨버터 내의 교차 결합된 입력 전압 샘플링 및 드라이버 증폭기 플릭커 노이즈 상쇄 KR101721358B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/615,001 US9525426B2 (en) 2015-02-05 2015-02-05 Cross-coupled input voltage sampling and driver amplifier flicker noise cancellation in a switched capacitor analog-to-digital converter
US14/615,001 2015-02-05

Publications (2)

Publication Number Publication Date
KR20160096557A true KR20160096557A (ko) 2016-08-16
KR101721358B1 KR101721358B1 (ko) 2017-03-29

Family

ID=56565457

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160013837A KR101721358B1 (ko) 2015-02-05 2016-02-04 스위치드 커패시터 아날로그-디지털 컨버터 내의 교차 결합된 입력 전압 샘플링 및 드라이버 증폭기 플릭커 노이즈 상쇄

Country Status (4)

Country Link
US (1) US9525426B2 (ko)
KR (1) KR101721358B1 (ko)
CN (1) CN105871376B (ko)
DE (1) DE102016102082A1 (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6711691B2 (ja) * 2016-05-17 2020-06-17 アズビル株式会社 Ｏｐアンプおよび電子回路
EP3300251B1 (en) * 2016-09-27 2020-11-18 ams International AG Integration circuit and method for providing an output signal
US10128859B1 (en) * 2018-02-20 2018-11-13 Analog Devices Global Unlimited Company Correlated double sampling analog-to-digital converter
US10291226B1 (en) 2018-09-27 2019-05-14 IQ-Analog Corporation Sample-and-hold circuit with enhanced noise limit
KR102160153B1 (ko) * 2018-10-31 2020-09-25 성균관대학교 산학협력단 스위치드-커패시터 고속 적분장치 및 방법
CN111082806B (zh) * 2019-12-26 2021-11-23 北京化工大学 一种消除噪声的方法及系统
US11063602B1 (en) * 2020-02-05 2021-07-13 Analog Devices International Unlimited Company Switched capacitor circuits
CN111865307B (zh) * 2020-07-09 2022-03-01 同济大学 噪声整形模数转换器
US11108404B1 (en) 2020-07-22 2021-08-31 Analog Devices, Inc. Low noise integrated circuit techniques
CN111953323B (zh) * 2020-07-28 2022-05-31 北京中星微电子有限公司 用于采集信号的电路
CN114079470A (zh) * 2020-08-14 2022-02-22 恩智浦美国有限公司 能够在传感器系统中使用的模拟前端电路
GB2598121B (en) * 2020-08-18 2022-08-24 Crypto Quantique Ltd Fully differential switched capacitor integrator circuit
US11515884B2 (en) 2021-04-14 2022-11-29 Analog Devices, Inc. Noise reducing capacitance driver
US11418890B1 (en) * 2021-04-15 2022-08-16 Knowles Electronics, Llc Digital sensors, electrical circuits and methods

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080075737A (ko) * 2007-02-13 2008-08-19 삼성전자주식회사 스위치드 커패시터 회로를 이용한 아날로그 디지털 변환방법 및 장치
US20100066436A1 (en) * 2008-09-17 2010-03-18 Qualcomm Incorporated Active-time dependent bias current generation for switched-capacitor circuits
KR20110027221A (ko) * 2009-09-10 2011-03-16 연세대학교 산학협력단 스위치드 커패시터 회로
US20140240155A1 (en) * 2013-02-27 2014-08-28 Microchip Technology Incorporated 2-Phase Switched Capacitor Flash ADC

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5589831A (en) * 1995-01-30 1996-12-31 Samsung Semiconductor, Inc. Fully differential flash ADC based on the voltage follower amplifier structure
US5675334A (en) * 1996-02-12 1997-10-07 Analog Devices, Inc. Analog to digital conversion system
US6411242B1 (en) * 2000-06-13 2002-06-25 Linear Technology Corporation Oversampling analog-to-digital converter with improved DC offset performance
DE60319515T2 (de) 2002-03-22 2009-04-02 Broadcom Corp., Irvine Delta-sigma-modulator
US6650263B1 (en) * 2002-11-04 2003-11-18 Analog Devices, Inc. Differential sampler structures with reduced distortion and current demand
JP2006140600A (ja) * 2004-11-10 2006-06-01 Fujitsu Ltd シグマデルタａ／ｄ変換器
US7167119B1 (en) * 2005-12-20 2007-01-23 Cirrus Logic, Inc. Delta-sigma modulators with double sampling input networks and systems using the same
US7683815B2 (en) 2007-06-05 2010-03-23 Analog Devices, Inc. Cross-coupled switched capacitor circuit with a plurality of branches
CN101355351B (zh) * 2007-07-23 2010-06-02 杭州中科微电子有限公司 一种cmos低功耗、低失调电压、低回程噪声比较器
US8471744B1 (en) * 2011-12-01 2013-06-25 Hong Kong Applied Science & Technology Research Institute Company, Ltd. Reduced residual offset sigma delta analog-to-digital converter (ADC) with chopper timing at end of integrating phase before trailing edge
JP6329949B2 (ja) * 2013-07-09 2018-05-23 パナソニック株式会社 スイッチトキャパシタ回路及びその駆動方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080075737A (ko) * 2007-02-13 2008-08-19 삼성전자주식회사 스위치드 커패시터 회로를 이용한 아날로그 디지털 변환방법 및 장치
US20100066436A1 (en) * 2008-09-17 2010-03-18 Qualcomm Incorporated Active-time dependent bias current generation for switched-capacitor circuits
KR20110027221A (ko) * 2009-09-10 2011-03-16 연세대학교 산학협력단 스위치드 커패시터 회로
US20140240155A1 (en) * 2013-02-27 2014-08-28 Microchip Technology Incorporated 2-Phase Switched Capacitor Flash ADC

Also Published As

Publication number Publication date
CN105871376A (zh) 2016-08-17
CN105871376B (zh) 2019-06-21
KR101721358B1 (ko) 2017-03-29
US20160233874A1 (en) 2016-08-11
DE102016102082A1 (de) 2016-08-25
US9525426B2 (en) 2016-12-20

Similar Documents

Publication Publication Date Title
KR101721358B1 (ko) 스위치드 커패시터 아날로그-디지털 컨버터 내의 교차 결합된 입력 전압 샘플링 및 드라이버 증폭기 플릭커 노이즈 상쇄
KR101492722B1 (ko) 스위칭된 캐패시터 적분기용 시스템 및 방법
KR100794310B1 (ko) 스위치드 커패시터 회로 및 그것의 증폭 방법
Geerts et al. A high-performance multibit/spl Delta//spl Sigma/CMOS ADC
Gerfers et al. A 1.5-V 12-bit power-efficient continuous-time third-order ΣΔ modulator
JP5431577B2 (ja) シグマ−デルタ変換器及びアナログ−デジタル変換の方法
Mohan et al. A 0.6-v, 0.015-mm 2, time-based ecg readout for ambulatory applications in 40-nm cmos
TWI451692B (zh) 擬差動切換電容電路
US8514117B2 (en) Excess loop delay compensation for a continuous time sigma delta modulator
Vogelmann et al. A Dynamic Power Reduction Technique for Incremental $\Delta\Sigma $ Modulators
KR20130142952A (ko) 오버샘플링된 데이터 컨버터를 초핑하는 시스템 및 방법
US9124290B2 (en) Method and apparatus for separating the reference current from the input signal in sigma-delta converter
CN107508600B (zh) 用于具有并联耦接的积分器的δσadc的方法和设备
US7068198B2 (en) Double-sampled integrator system and method thereof
CN108880479B (zh) 一种动态偏置电流优化的运算放大器
US7847625B2 (en) Switched capacitor circuit with reduced leakage current
US11637562B2 (en) Compensation circuit for delta-sigma modulators, corresponding device and method
Goes et al. Low-power low-voltage CMOS A/D sigma-delta modulator for bio-potential signals driven by a single-phase scheme
Ueno et al. A fourth-order bandpass/spl Delta/-/spl Sigma/modulator using second-order bandpass noise-shaping dynamic element matching
JP2000022500A (ja) スイッチトキャパシタ回路
Rothe et al. A Delta Sigma-Modulated Sample and Average Common-Mode Feedback Technique for Capacitively Coupled Amplifiers in a 192-nW Acoustic Analog Front-End
WO2019057990A1 (en) DELTA-SIGMA CONTINUOUS TIME MODULATOR FOR INVERSION-AMPLIFICATION CHAINS
Willingham et al. Effective clock-feedthrough reduction in switched capacitor circuits
Huang et al. A high-accuracy CMOS oversampling switched-current sample/hold (S/H) circuit using feedforward approach
CN111446946B (zh) 一种单端输出的低噪声全差分开关电容滤波器

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant