KR101492722B1 - 스위칭된 캐패시터 적분기용 시스템 및 방법 - Google Patents

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Abstract

실시예에서, 회로는 증폭기의 입력과 증폭기의 출력 사이에 결합된 자동 영점설정 스위치, 순방향 경로 회로의 입력에 결합된 입력 및 증폭기의 입력에 결합된 출력을 갖는 제 1 초핑 회로, 증폭기의 출력에 결합된 입력 및 순방향 경로 회로의 출력에 결합된 출력을 갖는 제 2 초핑 회로를 갖는 순방향 경로 회로를 포함한다. 회로는 피드백 스위치, 증폭기의 출력에 결합된 제 1 단부를 포함하는 피드백 캐패시터, 순방향 경로 회로의 입력과 피드백 스위치의 제 1 단부 사이에 결합된 제 3 초핑 회로 및 피드백 스위치의 제 2 단부와 피드백 캐패시터의 제 2 단부 사이에 결합된 제 4 초핑 회로를 갖는 피드백 회로를 추가로 포함한다.

Description

스위칭된 캐패시터 적분기용 시스템 및 방법{SYSTEM AND METHOD FOR A SWITCHED CAPACITOR CIRCUIT}
본 발명은 일반적으로 반도체 회로 및 방법에 관한 것으로서, 더 구체적으로는 스위칭된 캐패시터 회로용 시스템 및 방법에 관한 것이다.
아날로그-디지털 컨버터는 센서 인터페이스와 같은 저주파수 용례로부터 유선 및 무선 통신 시스템을 위해 사용된 A/D 컨버터와 같은 고주파수 용례까지 다수의 용례에 널리 사용되고 있다. 일 통상적으로 사용되는 A/D 아키텍처는 시그마-델타 변조기를 사용하는 오버샘플링된 A/D 컨버터이다. 시그마 델타 변조기는 일반적으로 순방향 경로 내에 하나 이상의 적분기에 이어서 그 출력이 에러 신호를 형성하기 위해 입력으로부터 감산되는 저분해능 양자화기를 포함하는 피드백 루프이다. 1 비트의 분해능만큼 낮을 수 있는 양자화기 출력은 이어서 멀티-비트 출력을 생성하기 위해 디지털 데시메이터(decimator)를 사용하여 데시메이션된다.
시그마-델타 변조기의 잘 알려진 특성 중 하나는 변조기의 양자화 노이즈가 루프 필터에 의해 성형된다는 것이고, 이 노이즈 성형은 동일한 양자화기 분해능을 갖는 나이퀴스트 레이트 A/D 컨버터에 대해 신호 대 노이즈비의 광대한 향상을 생성한다. 예를 들어, PCM A/D 컨버터에서, 주파수의 각각의 체배는 SNR의 3 dB 향상을 생성한다. 그러나, 시그마-델타 컨버터에서, 주파수의 각각의 체배는 이상적으로 대략 (6L+3) dB만큼 A/D 컨버터의 SNR을 향상시키고, 여기서 L은 시그마-델타 변조기의 차수이다. 이와 같이, 시그마-델타 변조기는 오디오 및 저주파수 용례에 대해 100 dB 초과의 SNR을 제공할 수 있다.
시그마-델타 A/D 컨버터를 구현하는 일 통상의 방식은 스위칭된 캐패시터 회로의 사용에 의한 것이다. 그 가장 기본적인 레벨에서, 스위칭된 캐패시터 회로는 캐패시터 상의 전하를 샘플링함으로써 전하 도메인에서 아날로그 신호 프로세싱을 수행한다. CMOS 프로세스는 이러한 회로를 위해 특히 적합하다. 피드백 증폭기, 스위칭 디바이스 및 비율 조정(ratioed) 캐패시터의 조합을 사용함으로써, 시그마-델타 변조기를 위해 사용된 적분기를 포함하는 다양한 샘플링된 아날로그 전송 함수는 높은량의 절대 성분값 편차의 존재시에도 정확하게 표현될 수 있다.
저주파수 및 DC 용례와 관련하여, 스위칭된 캐패시터 기반 시그마-델타 A/D 컨버터는 노이즈 및 오프셋에 대한 몇몇 과제를 부과한다. 시그마 델타 변조기의 오버샘플링된 특성은 더 높은 대역폭을 가로질러 이 노이즈를 확산시킴으로써 스위치의 kT/C 열적 노이즈의 효과를 감소시키지만, 저주파수 플릭커 노이즈 및 오프셋의 과제가 여전히 남아 있다. 상관된 더블 샘플링과 같은 스위칭된 캐패시터 기술이 이들 효과를 완화하는데 사용될 수 있지만, 컨버터의 유효 분해능이 증가함에 따라, 2차 효과가 A/D 컨버터의 유효 분해능을 제한하기 시작하였다.
실시예에 따르면, 회로는 증폭기, 증폭기의 입력과 증폭기의 출력 사이에 결합된 자동 영점설정 스위치, 순방향 경로 회로의 입력에 결합된 입력 및 증폭기의 입력에 결합된 출력을 갖는 제 1 초핑 회로, 증폭기의 출력에 결합된 입력 및 순방향 경로 회로의 출력에 결합된 출력을 갖는 제 2 초핑 회로를 갖는 순방향 경로 회로를 포함한다. 회로는 피드백 스위치, 증폭기의 출력에 결합된 제 1 단부를 포함하는 피드백 캐패시터, 순방향 경로 회로의 입력과 피드백 스위치의 제 1 단부 사이에 결합된 제 3 초핑 회로 및 피드백 스위치의 제 2 단부와 피드백 캐패시터의 제 2 단부 사이에 결합된 제 4 초핑 회로를 갖는 피드백 회로를 추가로 포함한다.
본 발명의 하나 이상의 실시예의 상세가 첨부 도면 및 이하의 상세한 설명에 설명된다. 본 발명의 다른 특징, 목적 및 장점은 상세한 설명 및 도면으로부터, 그리고 청구범위로부터 명백해질 것이다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 스위칭된 캐패시터 적분기, 그 연관 타이밍 다이어그램 및 클럭 위상 발생기를 도시하는 도면.
도 2a 내지 도 2b는 실시예의 초퍼 및 그 연관 스위치의 개략도.
도 3은 다른 실시예의 스위칭된 캐패시터 적분기를 도시하는 도면.
본 발명 및 그 장점의 더 완전한 이해를 위해, 이제 첨부 도면과 함께 취한 이하의 상세한 설명을 참조한다.
상이한 도면에서 대응 도면 부호 및 기호는 달리 지시되지 않으면 일반적으로 대응 부분을 칭한다. 도면들은 바람직한 실시예의 관련 양태를 명백히 예시하도록 도시되어 있고 반드시 실제 축적대로 도시된 것은 아니다. 특정 실시예를 더 명백하게 예시하기 위해, 동일한 구조, 재료 또는 프로세스 단계의 변형을 지시하는 문자가 도면 부호에 이어질 수 있다.
본 발명의 바람직한 실시예를 구성하고 사용하는 것이 이하에 상세히 설명된다. 그러나, 본 발명은 광범위한 특정 환경에서 구체화될 수 있는 다수의 적용 가능한 발명적 개념을 제공한다는 것이 이해되어야 한다. 설명된 특정 실시예는 단지 발명을 구성하고 사용하는 특정 방식의 예시일 뿐이고, 본 발명의 범주를 한정하는 것은 아니다.
본 발명이 특정 환경, 즉 스위칭된 캐패시터 적분기에서 실시예와 관련하여 설명될 것이다. 본 발명의 실시예는 스위칭된 캐패시터 적분기에 한정되는 것은 아니고, 또한 다른 스위칭된 캐패시터 회로 구조, 뿐만 아니라 다른 유형의 회로에도 적용될 수 있다.
본 발명의 실시예에서, 실시예의 스위칭된 캐패시터 적분기 구조는 저주파수 노이즈 및 DC 오프셋의 효과를 감소시키기 위해 상관된 더블 샘플링 기술 및 초퍼 안정화 기술의 모두를 이용함으로써 DC 오프셋 및 저주파수 노이즈의 과제를 처리한다. 본 발명의 실시예에서, 실시예의 스위칭된 캐패시터 적분기는 증폭기의 오프셋 및 저주파수 노이즈를 샘플링하고 샘플링된 노이즈를 적분된 신호로부터 차감하는 교차 결합된 스위치 캐패시터 입력 네트워크와 함께 자동 영점설정(auto-zeroing) 증폭기를 사용한다. 게다가, 제 1 쌍의 초핑 회로는 자동 영점설정 증폭기 내의 자동 영점 회로로부터 비대칭 전하 주입의 효과를 감소시키고, 뿐만 아니라 제 2 쌍의 초핑 회로는 스위치 캐패시터 적분기의 피드백 캐패시터와 직렬의 스위치로부터 비대칭 전하 주입의 효과를 감소시키는데 사용된다.
도 1a는 본 발명의 실시예에 따른 스위칭된 캐패시터 적분기(100)를 도시한다. 스위칭된 캐패시터 적분기(100)는 입력 스위칭 네트워크(103), 직렬 입력 캐패시터(C1a, C1b), 초퍼 안정화 자동 영점설정 증폭기(107), 초퍼 안정화 피드백 네트워크(105) 및 적분 캐패시터(C2a, C2b)를 포함한다.
실시예에서, 차동 입력(Vinp-Vinn)의 적분은 차동 출력(Voutp-Voutm)에서 생성된다. 차동 입력을 통한 차동 출력의 전달 함수는
Figure 112013054554258-pat00001
이다.
실시예에서, 입력 스위칭 네트워크(103)는 스위치(111, 113, 115, 117)로 구성된다. 비반전 입력 경로를 형성하는 스위치(111, 117)는 φ1d가 지연된 제 1 동작 위상 중에 어서트될 때 활성이 되고, 반전 입력 경로를 형성하는 스위치(113, 115)는 φ2d가 지연된 제 2 동작 위상 중에 어서트될 때 활성이 된다. 대안 실시예에서, 비반전 입력 경로를 형성하는 스위치(111, 117)는 φ2가 어서트될 때 활성이 되고, 스위치(113, 115)는 φ1d가 어서트될 때 활성이 된다. 다른 대안 실시예에서, 다른 입력 스위칭 구조가 사용될 수 있다. 대안 실시예에서, 스위치(113, 115)의 좌측은 Vinp 및 Vinm으로부터 분리될 수 있고 입력 공통 모드 전압에 함께 재접속될 수 있다.
초퍼 안정화 자동 영점설정 증폭기(107)는 초핑 회로(108, 110) 사이에 결합된 차동 증폭기(102)를 포함한다. 증폭기(102)의 입력과 출력 사이에 결합된 자동 영점설정 스위치(116, 118)는 φ1이 어서트될 때 제 1 동작 위상 중에 활성화된다. 실시예에서, 증폭기(102)는 차동 증폭기를 사용하여 구현된다. 몇몇 실시예에서, 공통 모드 피드백을 갖는 완전 차동 증폭기가 사용될 수 있다. 실시예에서, 초핑 회로(108, 110)의 극성은 φchop이 어서트될 때 초핑 위상 중에 비반전하고, φchop이 어서트되지 않을 때 반전이다. 대안적으로, 초핑 회로(108, 110)의 극성은 φchop이 어서트될 때 초핑 위상 중에 반전일 수 있고, φchop이 어서트되지 않을 때 비반전일 수 있다.
초퍼 안정화 피드백 네트워크(105)는 초핑 회로(104, 106) 사이에 결합된 피드백 스위치(112, 113)를 포함한다. 실시예에서, 초핑 회로(104, 106)의 극성은 φchop이 어서트될 때 초핑 위상 중에 비반전이고, φchop이 어서트되지 않을 때 반전이다. 대안적으로, 초핑 회로(104, 106)의 극성은 φchop이 어서트될 때 초핑 위상 중에 반전일 수 있고, φchop이 어서트되지 않을 때 비반전일 수 있다.
도 1b는 도 1a의 스위칭된 캐패시터 적분기(100)를 동작하는데 사용될 수 있는 예시적인 타이밍 다이어그램을 도시한다. 실시예에서, 위상 φ1 및 φ2는 비중첩 클럭 위상이고, 위상 φ1d 및 φ2d는 비중첩 클럭 위상 φ1 및 φ2의 지연된 버전이다. 위상 φ1 및 φ2는 시간 기간(122)의 사구역을 제공하는 비중첩 클럭 발생기에 의해 발생될 수 있다. 실시예에서, φ1과 φ2의 어서트 사이의 이 사구역은 위상 φ1 및 φ2의 어서트 사이의 전이 중에 전하가 손실되지 않는 것을 보장하는 것을 돕는다.
실시예에서, φ1과 φ1d 사이의 지연은 시간 기간(124)에 의해 지시되고, φ2와 φ2d 사이의 지연은 시간 기간(126)에 의해 지시된다.
실시예에서, 초핑 신호 φchop은 φ1이 활성인 시간 중에 어서트되고 디어서트된다. 도 1b는 φchop이 예시의 편의를 위해 φ1의 3개의 연속적인 사이클 동안 활성인 것을 도시하고 있지만, φchop은 임의의 수의 연속적인 사이클 동안 어서트될 수 있다는 것이 이해되어야 한다. 몇몇 실시예에서, φchop은 φchop이 디어서트됨에 따라 동일한 수의 연속적인 사이클 동안 어서트되는 50% 듀티 사이클로 동작한다. 초퍼(108)가 이 시간 동안 상태 변경을 경험할 때, 임의의 주입된 전하는 스위치(116, 118)를 경유하여 그 입력에 결합된 증폭기(102)의 출력에 의해 흡수된다. 유사하게, 초퍼(110)로부터의 임의의 전하 주입은 초퍼(110)로부터의 임의의 주입된 전하가 또한 증폭기(102)의 출력에 의해 흡수될 수 있을 것이기 때문에 무시할만한 에러를 생성할 것이다. 초퍼(104)가 전이를 경험할 때, 임의의 주입된 전하는 또한 초퍼(108) 및 스위치(116, 118)를 경유하여 증폭기(102)에 의해 흡수될 것이다. 초퍼(106)와 관련하여, 캐패시터(C2a, C2b) 내에 주입된 임의의 에러 전하는 φchop의 주파수가 φ1 및 φ2의 주파수보다 훨씬 작기 때문에 오프셋에 무시할만한 효과를 생성한다. 예를 들어, 일 실시예에서, φ1 및 φ2는 약 50 kHz의 주파수에서 동작하고, 반면에 φchop은 약 1 kHz의 주파수의 1/50에서 동작한다. 대안적으로, 다른 샘플링 레이트 및 φchop의 주파수에 대한 φ1 및 φ2의 주파수의 비는 사용될 수 있다.
도 1c는 클럭 신호(Clk)에 기초하여 φ1, φ1d, φ2 및 φ2d의 클럭 위상을 생성하는데 사용될 수 있는 비중첩 클럭 발생기(160)를 도시한다. 실시예에서, 클럭 발생기(160)는 교차 결합된 SR 래치 구성으로 배열된 NAND 게이트(162, 170) 및 인버터(164, 166, 172, 174)를 갖는다. 인버터(160)는 NAND 게이트(170)를 위한 반전된 클럭을 제공한다. 실시예에서, 위상 φ1d는 인버터(164, 166)의 지연만큼 φ1로부터 지연된다. 유사하게, 위상 φ2d는 인버터(172, 174)의 지연만큼 φ2로부터 지연된다. 클럭 발생기(160)는 다수의 가능한 실시예의 클럭 발생기 중 단지 하나일 뿐이라는 것이 이해되어야 한다. 대안 실시예에서, 논리적으로 등가이거나 또는 다른식인 다른 토폴로지가 사용될 수 있다. 실시예에서, φchop은 예를 들어 φ1에 결합된 입력을 갖는 클럭 분배기를 사용하여 발생될 수 있다.
도 2a는 예를 들어 도 1a에 도시된 초핑 회로(104, 106, 108, 110)를 위해 사용될 수 있는 실시예의 초핑 회로(130)를 도시한다. 실시예에서, 초핑 회로(130)는 비반전 신호 경로 스위치(132, 138) 및 반전 신호 경로 스위치(134, 138)를 포함한다. 실시예에서, 비반전 신호 경로 스위치(132, 138)는 φch가 활성일 때 폐쇄되고, 반전 신호 경로 스위치(134, 136)는 φchb가 활성일 때 활성이다. 실시예에서, φch 및 φchb는 인버터(152, 154)를 사용하여 생성된다. 대안적으로, φch 및 φchb는 상이한 로직을 사용하여 생성될 수 있다. 몇몇 실시예에서, 인버터(152, 154)는 각각의 초퍼 셀 내에 존재할 수 있고, 반면에 다른 실시예에서 φch 및 φchb는 전체적으로 또는 다수의 초퍼 셀을 위해 생성될 수 있다.
CMOS 프로세스를 사용하여 구현되는 실시예에서, 스위치는 NMOS 디바이스(140), PMOS 디바이스(142) 및/또는 NMOS 디바이스(146)와 PMOS 디바이스(148)로 구성된 CMOS 전송 게이트(148)를 사용하여 구현될 수 있다. 대안적으로, 다른 스위치 구조는 예를 들어 다른 프로세스 유형을 이용하는 다른 실시예에서 사용될 수 있다.
도 3은 스위치가 NMOS 트랜지스터를 사용하여 구현되는 실시예의 스위칭된 캐패시터 적분기(300)를 도시한다. 여기서, 입력 스위칭 네트워크는 비반전 경로에서 NMOS 디바이스(302, 308) 및 반전 경로에서 NMOS 디바이스(304, 306)를 사용하여 구현된다. 초퍼 안정화 자동 영점설정 증폭기는 완전 차동 증폭기(302) 및 자동 영점설정 스위치로서 작용하는 NMOS 디바이스(318, 320)를 사용하여 구현된다. 증폭기(302)의 입력에서 제 1 초퍼(360)는 NMOS 디바이스(310, 312, 314, 316)를 사용하여 구현되고, 제 2 초퍼(362)는 NMOS 디바이스(322, 324, 326, 328)를 사용하여 구현된다. 피드백 경로에서, 캐패시터(C2a, C2b)는 적분 캐패시터로서 작용하고, NMOS 디바이스(334, 344)는 피드백 캐패시터 스위치로서 기능한다. 피드백 스위치(334, 344)는 비반전 경로에서 NMOS 디바이스(330, 342)로 구성된 제 3 초퍼(364)와 반전 경로에서 NMOS 디바이스(332, 340) 사이에, 그리고 비반전 경로에서 NMOS 디바이스(336, 348)로 구성된 제 4 초퍼(366) 및 반전 경로에서 NMOS 디바이스(338, 346)에 결합된다.
실시예에서, 스위칭된 캐패시터 적분기(300)의 동작은 자동 영점설정 스위치(318, 320)가 φ1을 경유하여 폐쇄될 때 시작하여, 이에 의해 증폭기(302)를 단위 이득 피드백 구성으로 배치한다. 이 시점에, 증폭기(302)의 오프셋은 캐패시터(C1a, C1b) 상에 샘플링된다. 짧은 시간 후에, 입력 스위치(302, 308)는 φ1d가 어서트될 때 폐쇄되어, 이에 의해 Vinp를 입력 캐패시터(C1a)에 Vinn을 입력 캐패시터(C1b)에 결합한다. 다음에, 자동 영점설정 스위치(318, 320)는 φ1이 디어서트될 때 개방된다. 이 시점에 캐패시터(C1a, C1b) 내에 주입된 임의의 잔류 에러 전하는 증폭기(302)의 입력 및 출력에 결합된 제 1 및 제 2 초핑 회로에 의해 보상된다. 짧은 시간 후에, 스위치(302, 308)는 개방되지만, 입력 스위칭 네트워크에 대한 C1a 및 C1b의 대향 단부는 높은 임피던스를 보기 때문에 이들 스위치에 의해 주입된 임의의 전하는 소스에 의해 흡수된다.
다음에, 피드백 스위치(334, 344)는 폐쇄되고, 이에 의해 제 1 초핑 회로(360)를 경유하여 증폭기(302)의 입력에 피드백 캐패시터(C2a, C2b)를 결합한다. 이 시점에, 스위치(334, 344)로부터 주입된 전하는 캐패시터(C2a, C2b) 상에 저장된다. 이 전하 주입에 의해 발생되는 임의의 에러는 피드백 스위치(334, 344)에 결합된 제 3 및 제 4 초퍼 회로(364, 366)에 의해 보상된다. 짧은 시간 후에, 입력 스위치(304, 306)는 활성화되고, 이는 전하가 캐패시터(C1a, C2a) 사이 및 캐패시터(C2a, C2b) 사이에 재분배되게 한다. 피드백 스위치(334, 344)가 개방될 때, 전하는 캐패시터(C1a, C1b, C2a, C2b) 내에 주입될 수 있지만, 이 주입된 전하로부터 발생하는 전하 주입 에러는 피드백 스위치(334, 344)의 각 측면에 결합된 제 3 및 제 4 초핑 회로(364, 366)에 의해 보상된다.
실시예에서, 제 1, 제 2, 제 3 및 제 4 초핑 회로(360, 362, 364, 366)의 상태는 그 동안에 증폭기(302)가 자동 영점설정되는 위상에 대응하는 제 1 위상(φ1) 중에 상태를 변경하는 위상 φch 및 φchb에 의해 제어된다. 여기서, 스위치(330, 332, 310, 312, 316, 340, 342)에 의해 주입된 전하는 증폭기(302)의 입력에 존재하는 가상 접지에 의해 흡수되고, 디바이스(322, 324, 326, 328)에 의해 주입된 전하는 증폭기(302)의 출력에 의해 흡수된다. 디바이스(336, 338, 346, 348)에 의해 주입된 전하는 디바이스 쌍이 대향 위상에 결합되기 때문에 제 1 차수에서 보상된다. 예를 들어, 디바이스(336, 348)에 의해 주입된 전하는 반대 방향에서 디바이스(338, 346)에 의해 주입된 전하에 의해 보상된다. 이들 디바이스 사이의 오정합에 기인하는 디바이스(336, 338, 346, 348)에 의해 주입된 잔류 전하는 초핑 주파수가 φ1 및 φ2의 주파수보다 작은 사실에 의해 더 완화된다.
실시예의 스위칭된 캐패시터 회로는 CMOS 프로세스를 사용하여 실리콘 기판 상에 구현될 수 있다. 캐패시터는 이들에 한정되는 것은 아니지만, 폴리-폴리 캐패시터, MOS 캐패시터, 금속-금속 캐패시터, 샌드위치 캐패시터를 포함하는 다양한 상이한 캐패시터 구조를 사용하여 구현될 수 있다.
실시예에 따르면, 회로는 증폭기, 증폭기의 입력과 증폭기의 출력 사이에 결합된 자동 영점설정 스위치, 순방향 경로 회로의 입력에 결합된 입력 및 증폭기의 입력에 결합된 출력을 갖는 제 1 초핑 회로 및 증폭기의 출력에 결합된 입력 및 순방향 경로 회로의 출력에 결합된 출력을 갖는 제 2 초핑 회로를 갖는 순방향 경로 회로를 포함한다. 회로는 피드백 스위치, 증폭기의 출력에 결합된 제 1 단부를 포함하는 피드백 캐패시터, 순방향 경로 회로의 입력과 피드백 스위치의 제 1 단부 사이에 결합된 제 3 초핑 회로 및 피드백 스위치의 제 2 단부와 피드백 캐패시터의 제 2 단부 사이에 결합된 제 4 초핑 회로를 갖는 피드백 회로를 추가로 포함한다. 실시예에서, 순방향 경로, 피드백 회로 및 입력 회로는 집적 회로 상에 배치된다.
실시예에서, 회로는 제 1 및 제 2 단부를 포함하는 입력 캐패시터를 갖는 입력 회로를 추가로 포함하고, 제 2 단부는 순방향 경로 회로의 입력에 결합된다. 회로는 제 1 입력 노드와 입력 캐패시터의 제 1 단부 사이에 결합된 제 1 입력 스위치와, 제 2 입력 노드와 입력 캐패시터의 제 1 단부 사이에 결합된 제 2 입력 스위치를 또한 포함한다. 몇몇 실시예에서, 제 1 입력 스위치 및 자동 영점설정 스위치는 제 1 클럭 위상 신호에 결합되고, 제 2 입력 스위치 및 피드백 스위치는 제 2 클럭 위상 신호에 결합되고, 제 1, 제 2, 제 3 및 제 4 초핑 회로는 제 3 클럭 위상 신호에 결합된다. 제 1 지연 회로가 제 1 클럭 위상 신호와 제 1 입력 스위치 사이에 결합될 수 있고, 제 2 지연 회로가 제 2 클럭 위상 신호와 제 2 입력 스위치 사이에 결합될 수 있다.
몇몇 실시예에서, 회로는 제 1 클럭 위상 및 제 2 클럭 위상이 비중첩 클럭 위상이 되도록 제 1 클럭 위상 및 제 2 클럭 위상을 생성하도록 구성된 클럭 위상 발생기를 또한 포함한다. 실시예에서, 제 3 클럭 위상 신호는 제 1 클럭 위상의 제 1 펄스 중에 어서트되고, 제 1 클럭 위상 신호의 후속 펄스 중에 디어서트되도록 구성된다. 제 1 및 제 2 클럭 위상 신호는 제 1 주파수에서 동작할 수 있고, 제 3 클럭 위상 신호는 제 2 클럭 주파수에서 동작할 수 있어, 제 1 클럭 주파수가 제 2 클럭 주파수보다 크게 된다.
실시예에서, 순방향 경로, 피드백 회로 및 입력 회로는 완전 차동 회로를 포함한다. 예를 들어, 증폭기는 차동 증폭기를 포함할 수 있고, 자동 영점설정 스위치는 복수의 스위치를 포함할 수 있고, 피드백 스위치는 복수의 스위치를 포함할 수 있고, 제 1 입력 스위치는 복수의 스위치를 포함할 수 있고, 제 2 입력 스위치는 복수의 스위치를 포함할 수 있다.
다른 실시예에 따르면, 스위칭된 캐패시터 적분기는 스위칭된 캐패시터 적분기의 차동 출력에 결합된 차동 출력을 갖는 초퍼 안정화 자동 영점설정 증폭기를 포함한다. 스위칭된 캐패시터 적분기는 초퍼 안정화 자동 영점설정 증폭기의 차동 입력과 초퍼 안정화 자동 영점설정 증폭기의 차동 출력 사이에 결합된 초퍼 안정화 용량성 피드백 네트워크, 초퍼 안정화 증폭기의 차동 입력에 결합된 제 2 단부를 갖는 복수의 직렬 입력 캐패시터 및 스위칭된 캐패시터 적분기의 차동 입력과 복수의 직렬 입력 캐패시터의 제 1 단부 사이에 결합된 입력 스위칭 네트워크를 또한 포함한다.
실시예에서, 초퍼 안정화 자동 영점설정 증폭기는 차동 증폭기의 제 1 입력과 차동 증폭기의 제 1 출력 사이에 결합된 제 1 스위치, 차동 증폭기의 제 2 입력과 차동 증폭기의 제 2 출력 사이에 결합된 제 2 스위치, 초퍼 안정화 증폭기의 차동 입력과 차동 증폭기의 제 1 입력 및 제 2 입력 사이에 결합된 제 1 초퍼 회로, 초퍼 안정화 증폭기의 출력 차동 출력과 차동 증폭기의 제 1 출력 및 제 2 출력 사이에 결합된 제 2 초퍼 회로를 포함한다. 초퍼 안정화 용량성 피드백 네트워크는 복수의 피드백 스위치를 경유하여 제 4 초퍼 회로에 결합된 제 3 초퍼 회로와, 스위칭된 캐패시터 적분기의 차동 출력과 제 4 초퍼 회로 사이에 결합된 복수의 피드백 캐패시터를 포함한다. 입력 스위칭 네트워크는 비반전 경로를 형성하는 제 1 복수의 스위치 및 반전 경로를 형성하는 제 2 복수의 스위치를 포함한다.
실시예에서, 초퍼 안정화 자동 영점설정 증폭기의 제 1 및 제 2 스위치 및 입력 스위칭 네트워크의 제 1 복수의 스위치는 제 1 클럭 위상 신호에 결합된다. 복수의 피드백 스위치 및 입력 스위칭 네트워크의 제 2 복수의 스위치는 제 2 클럭 위상 신호에 결합되고, 제 1, 제 2 및 제 3 초핑 회로는 제 3 클럭 위상 신호에 결합된다.
실시예에서, 제 1 클럭 위상 신호 및 제 2 클럭 위상 신호는 비중첩 클럭 위상 신호가 되도록 구성되고, 제 3 클럭 위상 신호는 제 1 클럭 위상 신호의 제 1 펄스 중에 어서트되도록 구성되고, 제 3 클럭 위상 신호는 제 1 클럭 위상 신호의 후속 펄스 중에 디어서트되도록 구성된다. 제 1 및 제 2 클럭 위상 신호는 제 1 주파수에서 동작할 수 있고, 제 3 클럭 위상 신호는 제 2 클럭 주파수에서 동작할 수 있고, 제 1 클럭 주파수는 제 2 클럭 주파수보다 크다.
실시예에서, 제 1, 제 2, 제 3 및 제 4 초퍼 회로는 비반전 경로를 형성하는 제 1 복수의 초퍼 스위치 및 반전 경로를 형성하는 제 2 복수의 초퍼 스위치를 각각 포함한다. 몇몇 실시예에서, 제 1 복수의 초퍼 스위치, 제 2 복수의 초퍼 스위치, 제 1 스위치, 제 2 스위치 및 복수의 피드백 스위치는 MOS 트랜지스터로 구현된다.
다른 실시예에 따르면, 스위칭된 캐패시터 적분기를 동작하는 방법은 차동 입력 전압의 제 1 극성 및 증폭기의 차동 입력에 결합된 복수의 입력 캐패시터 상의 증폭기 오프셋을 샘플링함으로써 증폭기를 자동 영점설정하는 단계를 포함한다. 증폭기를 자동 영점설정한 후에, 복수의 피드백 캐패시터는 복수의 피드백 스위치를 사용하여 증폭기의 차동 입력과 증폭기의 차동 출력 사이에 결합되고, 차동 입력 전압의 제 2 극성은 복수의 입력 캐패시터에 결합된다. 방법은 제 1 쌍의 초핑 회로를 사용하여 증폭기를 초핑하는 단계와, 제 2 쌍의 초핑 회로를 사용하여 피드백 스위치를 초핑하는 단계를 추가로 포함한다.
실시예에서, 증폭기를 초핑하는 단계는 증폭기의 자동 영점설정 스위치로부터 복수의 입력 캐패시터에 주입된 전하에 의해 발생된 오프셋을 감소시키는 단계를 포함하고, 피드백 스위치를 초핑하는 단계는 피드백 스위치로부터 피드백 캐패시터로 주입된 전하에 의해 발생된 오프셋을 감소시키는 단계를 포함한다. 차동 전압의 제 1 극성을 샘플링하는 단계는 복수의 입력 캐패시터에 결합된 입력 결합 스위치를 개방하기 전에 증폭기 자동 영점설정 스위치를 개방하는 단계를 포함할 수 있다.
실시예의 시스템 및 방법의 장점은 성분 오프셋, 플릭커 노이즈 및 열적 노이즈에 불감성인 매우 고분해능 의사-DC 컨버터를 구현하는 능력을 포함한다. 이에 따라, 더 소형의 디바이스 크기, 더 낮은 전류 및 더 소형의 캐패시터가 실시예 회로를 구현할 때 사용될 수 있다.
본 발명이 예시적인 실시예를 참조하여 설명되었지만, 이 설명은 한정의 개념으로 해석되도록 의도된 것은 아니다. 예시적인 실시예, 뿐만 아니라 본 발명의 다른 실시예의 다양한 수정 및 조합이 상세한 설명을 참조할 때 당 기술 분야의 숙련자들에게 명백할 것이다. 따라서, 첨부된 청구범위는 임의의 이러한 수정 또는 실시예를 포함하는 것으로 의도된다.
100: 스위칭된 캐패시터 적분기 102: 증폭기
103: 입력 스위칭 네트워크 104, 106: 초핑 회로
105: 초퍼 안정화 피드백 네트워크 108, 110: 초핑 회로
116, 118: 자동 영점설정 스위치 160: 클럭 발생기
162, 170: NAND 게이트 164, 166, 172, 174: 인버터

Claims (19)

  1. 스위칭된 캐패시터 적분기(switched capacitor integrator)를 동작시키기 위한 회로로서,
    순방향 경로 회로와,
    피드백 회로를 포함하되,
    상기 순방향 경로 회로는
    증폭기와,
    상기 증폭기의 입력과 상기 증폭기의 출력 사이에 결합된 자동 영점설정 스위치(an auto-zero switch)와,
    상기 순방향 경로 회로의 입력에 결합된 입력 및 상기 증폭기의 입력에 결합된 출력을 갖는 제 1 초핑(chopping) 회로와,
    상기 증폭기의 출력에 결합된 입력 및 상기 순방향 경로 회로의 출력에 결합된 출력을 갖는 제 2 초핑 회로를 포함하고,
    상기 피드백 회로는
    피드백 스위치와,
    상기 증폭기의 출력에 결합된 제 1 단부를 포함하는 피드백 캐패시터와,
    상기 순방향 경로 회로의 입력과 상기 피드백 스위치의 제 1 단부 사이에 결합된 제 3 초핑 회로와,
    상기 피드백 스위치의 제 2 단부와 상기 피드백 캐패시터의 제 2 단부 사이에 결합된 제 4 초핑 회로를 포함하는
    스위칭된 캐패시터 적분기를 동작시키기 위한 회로.
  2. 제 1 항에 있어서,
    입력 회로를 더 포함하고,
    상기 입력 회로는
    제 1 단부 및 제 2 단부를 포함하는 입력 캐패시터 - 상기 제 2 단부는 상기 순방향 경로 회로의 입력에 결합됨 - 와,
    제 1 입력 노드와 상기 입력 캐패시터의 제 1 단부 사이에 결합된 제 1 입력 스위치와,
    제 2 입력 노드와 상기 입력 캐패시터의 제 1 단부 사이에 결합된 제 2 입력 스위치를 포함하는
    스위칭된 캐패시터 적분기를 동작시키기 위한 회로.
  3. 제 2 항에 있어서,
    상기 제 1 입력 스위치 및 상기 자동 영점설정 스위치는 제 1 클럭 위상 신호에 결합되고,
    상기 제 2 입력 스위치 및 상기 피드백 스위치는 제 2 클럭 위상 신호에 결합되고,
    상기 제 1 초핑 회로, 제 2 초핑 회로, 제 3 초핑 회로 및 제 4 초핑 회로는 제 3 클럭 위상 신호에 결합되는
    스위칭된 캐패시터 적분기를 동작시키기 위한 회로.
  4. 제 3 항에 있어서,
    상기 제 1 클럭 위상 신호와 제 1 입력 스위치 사이에 결합된 제 1 지연 회로와,
    상기 제 2 클럭 위상 신호와 제 2 입력 스위치 사이에 결합된 제 2 지연 회로를 더 포함하는
    스위칭된 캐패시터 적분기를 동작시키기 위한 회로.
  5. 제 3 항에 있어서,
    제 1 클럭 위상 및 제 2 클럭 위상이 비중첩 클럭 위상이 되도록 제 1 클럭 위상 및 제 2 클럭 위상을 생성하도록 구성된 클럭 위상 발생기를 더 포함하는
    스위칭된 캐패시터 적분기를 동작시키기 위한 회로.
  6. 제 3 항에 있어서,
    상기 제 1 클럭 위상 신호 및 상기 제 2 클럭 위상 신호는 비중첩 클럭 위상 신호가 되도록 구성되고,
    상기 제 3 클럭 위상 신호는 상기 제 1 클럭 위상 신호의 제 1 펄스 중에 어서트되도록 구성되고,
    상기 제 3 클럭 위상 신호는 상기 제 1 클럭 위상 신호의 후속 펄스 중에 디어서트되도록 구성되는
    스위칭된 캐패시터 적분기를 동작시키기 위한 회로.
  7. 제 6 항에 있어서,
    상기 제 1 클럭 위상 신호 및 상기 제 2 클럭 위상 신호는 제 1 클럭 주파수에서 동작하고, 상기 제 3 클럭 위상 신호는 제 2 클럭 주파수에서 동작하고, 상기 제 1 클럭 주파수는 제 2 클럭 주파수보다 큰
    스위칭된 캐패시터 적분기를 동작시키기 위한 회로.
  8. 제 2 항에 있어서,
    상기 순방향 경로, 피드백 회로 및 입력 회로는 완전 차동 회로를 포함하고,
    상기 증폭기는 차동 증폭기를 포함하고,
    상기 자동 영점설정 스위치는 복수의 스위치를 포함하고,
    상기 피드백 스위치는 복수의 스위치를 포함하고,
    상기 제 1 입력 스위치는 복수의 스위치를 포함하고,
    상기 제 2 입력 스위치는 복수의 스위치를 포함하는
    스위칭된 캐패시터 적분기를 동작시키기 위한 회로.
  9. 제 2 항에 있어서,
    상기 순방향 경로, 피드백 회로 및 입력 회로는 집적 회로 상에 배치되는
    스위칭된 캐패시터 적분기를 동작시키기 위한 회로.
  10. 스위칭된 캐패시터 적분기에 있어서,
    상기 스위칭된 캐패시터 적분기의 차동 출력에 결합된 차동 출력을 포함하는 초퍼 안정화 자동 영점설정 증폭기와,
    상기 초퍼 안정화 자동 영점설정 증폭기의 차동 입력과 상기 초퍼 안정화 자동 영점설정 증폭기의 차동 출력 사이에 결합된 초퍼 안정화 용량성 피드백 네트워크와,
    상기 초퍼 안정화 자동 영점설정 증폭기의 차동 입력에 결합된 제 2 단부를 각각 갖는 복수의 직렬 입력 캐패시터와,
    상기 스위칭된 캐패시터 적분기의 차동 입력과 상기 복수의 직렬 입력 캐패시터의 제 1 단부 사이에 결합된 입력 스위칭 네트워크를 포함하되,
    상기 초퍼 안정화 자동 영점설정 증폭기는, 차동 증폭기의 제 1 입력과 상기 차동 증폭기의 제 1 출력 사이에 결합된 제 1 스위치와, 상기 차동 증폭기의 제 2 입력과 상기 차동 증폭기의 제 2 출력 사이에 결합된 제 2 스위치를 포함하는
    스위칭된 캐패시터 적분기.
  11. 제 10 항에 있어서,
    상기 초퍼 안정화 자동 영점설정 증폭기는, 상기 초퍼 안정화 자동 영점설정 증폭기의 차동 입력과 상기 차동 증폭기의 상기 제 1 입력 및 상기 제 2 입력 사이에 결합된 제 1 초퍼 회로와, 상기 초퍼 안정화 자동 영점설정 증폭기의 차동 출력과 상기 차동 증폭기의 상기 제 1 출력 및 상기 제 2 출력 사이에 결합된 제 2 초퍼 회로를 포함하고,
    상기 초퍼 안정화 용량성 피드백 네트워크는 복수의 피드백 스위치를 경유하여 제 4 초퍼 회로에 결합된 제 3 초퍼 회로와, 상기 스위칭된 캐패시터 적분기의 차동 출력과 상기 제 4 초퍼 회로 사이에 결합된 복수의 피드백 캐패시터를 포함하고,
    상기 입력 스위칭 네트워크는 비반전(non-inverting) 경로를 정의하는 제 1 복수의 스위치 및 반전(inverting) 경로를 정의하는 제 2 복수의 스위치를 포함하는
    스위칭된 캐패시터 적분기.
  12. 제 11 항에 있어서,
    상기 초퍼 안정화 자동 영점설정 증폭기의 제 1 스위치 및 제 2 스위치 및 상기 입력 스위칭 네트워크의 제 1 복수의 스위치는 제 1 클럭 위상 신호에 결합되고,
    상기 복수의 피드백 스위치 및 상기 입력 스위칭 네트워크의 제 2 복수의 스위치는 제 2 클럭 위상 신호에 결합되고,
    상기 제 1 초퍼 회로, 제 2 초퍼 회로 및 제 3 초퍼 회로는 제 3 클럭 위상 신호에 결합되는
    스위칭된 캐패시터 적분기.
  13. 제 12 항에 있어서,
    상기 제 1 클럭 위상 신호 및 상기 제 2 클럭 위상 신호는 비중첩 클럭 위상 신호가 되도록 구성되고,
    상기 제 3 클럭 위상 신호는 상기 제 1 클럭 위상 신호의 제 1 펄스 중에 어서트되도록 구성되고,
    상기 제 3 클럭 위상 신호는 상기 제 1 클럭 위상 신호의 후속 펄스 중에 디어서트되도록 구성되는
    스위칭된 캐패시터 적분기.
  14. 제 12 항에 있어서,
    상기 제 1 클럭 위상 신호 및 상기 제 2 클럭 위상 신호는 제 1 클럭 주파수에서 동작하고, 상기 제 3 클럭 위상 신호는 제 2 클럭 주파수에서 동작하고, 상기 제 1 클럭 주파수는 상기 제 2 클럭 주파수보다 큰
    스위칭된 캐패시터 적분기.
  15. 제 11 항에 있어서,
    상기 제 1 초퍼 회로, 제 2 초퍼 회로, 제 3 초퍼 회로 및 제 4 초퍼 회로는 비반전 경로를 정의하는 제 1 복수의 초퍼 스위치 및 반전 경로를 정의하는 제 2 복수의 초퍼 스위치를 각각 포함하는
    스위칭된 캐패시터 적분기.
  16. 제 15 항에 있어서,
    상기 제 1 복수의 초퍼 스위치, 상기 제 2 복수의 초퍼 스위치, 상기 제 1 스위치, 상기 제 2 스위치 및 상기 복수의 피드백 스위치는 MOS 트랜지스터를 포함하는
    스위칭된 캐패시터 적분기.
  17. 스위칭된 캐패시터 적분기를 동작시키는 방법에 있어서,
    증폭기를 자동 영점설정하는 단계 - 상기 자동 영점설정 단계는 차동 입력 전압의 제 1 극성 및 증폭기의 차동 입력에 결합된 복수의 입력 캐패시터 상의 증폭기 오프셋을 샘플링하는 단계를 포함함 - 와,
    상기 증폭기를 자동 영점설정한 후에, 복수의 피드백 스위치를 사용하여 상기 증폭기의 차동 입력과 상기 증폭기의 차동 출력 사이에 복수의 피드백 캐패시터를 결합하고, 상기 차동 입력 전압의 제 2 극성을 상기 복수의 입력 캐패시터에 인가하는 단계와,
    제 1 쌍의 초핑 회로를 사용하여 상기 증폭기를 초핑하는 단계와,
    제 2 쌍의 초핑 회로를 사용하여 상기 피드백 스위치를 초핑하는 단계를 포함하는
    스위칭된 캐패시터 적분기를 동작시키는 방법.
  18. 제 17 항에 있어서,
    상기 증폭기를 초핑하는 단계는 증폭기의 자동 영점설정 스위치로부터 상기 복수의 입력 캐패시터에 주입된 전하에 의해 발생된 오프셋을 감소시키는 단계를 포함하고,
    상기 피드백 스위치를 초핑하는 단계는 상기 피드백 스위치로부터 상기 피드백 캐패시터로 주입된 전하에 의해 발생된 오프셋을 감소시키는 단계를 포함하는
    스위칭된 캐패시터 적분기를 동작시키는 방법.
  19. 제 17 항에 있어서,
    상기 차동 입력 전압의 제 1 극성을 샘플링하는 단계는 상기 복수의 입력 캐패시터에 결합된 입력 결합 스위치를 개방하기 전에 증폭기 자동 영점설정 스위치를 개방하는 단계를 포함하는
    스위칭된 캐패시터 적분기를 동작시키는 방법.
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