KR102160153B1 - 스위치드-커패시터 고속 적분장치 및 방법 - Google Patents

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성균관대학교 산학협력단
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    • G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
    • G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
    • G06G7/18—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals
    • G06G7/184—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals using capacitive elements

Abstract

본 발명의 일 실시예 따른 스위치드-커패시터 고속 적분장치는, 제1 제어신호 및 제2 제어신호를 생성하는 클록생성부, 상기 제1 제어신호 및 직전 아날로그 신호에 기초하여 생성된 L-비트 디지털 신호(L은 실수)로부터 생성된 피드백 신호에 기초하여 아날로그 입력 신호를 샘플링 및 적분하는 스위치드-커패시터 회로부 및 상기 제2 제어신호에 의해 제어되고, 상기 적분된 아날로그 신호를 증폭하는 증폭부를 포함하고, 제1 제어신호의 주파수는 상기 제2 제어신호의 주파수와 상이하다.

Description

스위치드-커패시터 고속 적분장치 및 방법{APPARATUS AND METHOD FOR HIGH SPEED SWITCHED-CAPACITOR INTERGRAL}
본 발명은 스위치드-커패시터 고속 적분장치 및 방법에 관한 것으로, 보다 구체적으로는 아날로그 신호의 샘플링 주파수와 적분기 내 증폭기에 입력되는 주파수를 다르게 하여 증폭기의 열화를 방지하고 빠른 데이터 처리가 가능한 장치 및 방법에 관한 것이다.
아날로그 영역에서의 신호 처리가 디지털 영역에서의 신호 처리보다 어렵기 때문에, 이를 극복하기 위하여 아날로그 신호를 디지털 신호로 변환하기 위한 꾸준한 연구가 진행되어 왔다.
아날로그 신호를 디지털 신호로 변환하는 과정을 아날로그-디지털변환(Analog to Digital Conversion)이라 한다.
아날로그 신호를 얼마만큼 빠르고 정확하게 디지털 신호로 변환할 수 있는지가 아날로그-디지털 변환의 가장 중요한 성능 중의 하나이다.
델타-시그마 아날로그 디지털 변환기라고도 불리는 시그마-델타 아날로그 디지털 변환기는 아날로그 입력 신호를 오버샘플하고, 시그마-델타 변조를 통하여 오버샘플된 아날로그 입력 신호를 1-비트 디지털 비트 신호으로 변환하고, 디지털 비트 신호으로부터 디지털 데이터를 얻는다.
특히, Discrete-type 델타-시그마 아날로그 디지털 변환기 구조는 적분기와 스위치, 양자화기로 기본적으로 구성되며, 적분기는 증폭기와 스위치로 구현이 된다. 일반적인 증폭기의 CMFB는 Passive type의 CMFB를 사용하지만, 델타-시그마 아날로그 디지털 변환기과 같이 저전류 구현을 위해서는 스위치드-캐패시터(SC) CMFB를 주로 사용한다. SC CMFB는 전류 소모가 작지만, 클록을 기반으로 동작하기 때문에 빠른 주파수의 클록에서는 증폭기의 Gain 및 Bandwidth가 감소되는 문제점이 있다. 일반적인 델타-시그마 아날로그 디지털 변환기 구조는 스위칭 클록 1개만을 사용하기 때문에 SC CMFB의 CMFB 클록도 동일한 클록을 사용한다. 따라서 델타-시그마 아날로그 디지털 변환기의 Data rate를 올리기 위해 클록을 증가시킬 경우 증폭기의 CMFB 클록 속도도 같이 증가하여 증폭기의 Gain 및 Bandwidth가 감소하게 되고, 결국 빠른 클록에서 델타-시그마 아날로그 디지털 변환기 자체의 성능이 감소하게 되는 문제점을 가지고 있다.
따라서, 빠른 클록에도 델타-시그마 아날로그 디지털 변환기 자체의 성능이 감소되지 않는 기술이 필요한 실정이다.
샘플링 주파수와 증폭부에 입력되는 주파수를 분리함에 따라 이에 따른 이득(Gain) 감소를 해결하여 설계가 용이하고, 간단한 구조를 갖는 장치 및 이의 방법을 제공하고자 한다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제(들)로 제한되지 않으며, 언급되지 않은 또 다른 과제(들)은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예 따른 스위치드-커패시터 고속 적분장치는, 제1 제어신호 및 제2 제어신호를 생성하는 클록생성부, 상기 제1 제어신호 및 직전 아날로그 신호에 기초하여 생성된 L-비트 디지털 신호(L은 실수)로부터 생성된 피드백 신호에 기초하여 아날로그 입력 신호를 샘플링 및 적분하는 스위치드-커패시터 회로부 및 상기 제2 제어신호에 의해 제어되고, 상기 적분된 아날로그 신호를 증폭하는 증폭부를 포함하고, 제1 제어신호의 주파수는 상기 제2 제어신호의 주파수와 상이하다.
바람직하게는, 제1 제어신호의 주파수는 상기 제2 제어신호의 주파수의 정수 배일 수 있다.
바람직하게는, 상기 제1 제어신호는 위상이 서로 상이한 제1 샘플링신호 및 제2 샘플링신호를 포함할 수 있다.
바람직하게는, 상기 스위치드-커패시터 회로부는, 상기 아날로그 입력 신호를 전송하는 제1 전송 경로 및 동시에 상기 아날로그 입력 신호를 전송하는 제2 전송 경로를 포함하고, 제1 제어신호의 위상에 따라 상기 제1 전송 경로와 상기 제2 전송 경로 중의 어느 하나를 통해 전송되는 상기 아날로그 입력 신호를 샘플링하도록 제어할 수 있다.
바람직하게는, 상기 증폭부는, 스위치드 커패시터 공통 모드 피드백(Switched-Capacitor Common Mode Feed Back) 회로 및 연산증폭기를 포함할 수 있다.
바람직하게는, 상기 피드백 신호를 전송하는 DAC(digital to analog converter)를 더 포함할 수 있댜.
바람직하게는, 상기 적분된 아날로그 신호와 상기 제1 제어신호에 기초하여 상기 L-비트 디지털 비트 신호(L은 실수)을 생성하는 비교기를 더 포함할 수 있다.
또한, 본 발명의 일 실시예 따른 스위치드-커패시터 고속 적분방법은, 클록생성부가 제1 제어신호 및 제2 제어신호를 생성하는 단계, 스위치드-커패시터 회로부가 상기 제1 제어신호 및 직전 아날로그 신호에 기초하여 생성된 디지털 신호로부터 생성된 피드백 신호에 기초하여 아날로그 입력 신호를 샘플링 및 적분하는 단계 및 증폭부가 상기 제2 제어신호에 의해 제어되고, 상기 적분된 아날로그 신호를 증폭하는 단계를 포함하고, 제1 제어신호의 주파수는 상기 제2 제어신호의 주파수와 상이하다.
본 발명은 스위치드-커패시터 고속 적분장치에서 샘플링 주파수와 증폭부에 입력되는 주파수를 다르게 하여 고속으로 데이터가 입력되더라도 증폭부의 성능이 저하되지 않는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 스위치드-커패시터 고속 적분장치의 동작을 개략적으로 나타낸 도면이다.
도 2는 본 발명의 일 실시예에 따른 스위치드-커패시터 고속 적분장치의 회로도이다.
도 3은 본 발명의 일 실시예에 따른 스위치드-커패시터 고속 적분방법을 나타낸 흐름도이다.
도 4는 본 발명의 일 실시예에 따른 실험결과를 나타낸 도면이다
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2, A, B 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 스위치드-커패시터 고속 적분장치의 동작을 개략적으로 나타낸 도면이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 고속 적분장치(100)는 클록생성부(110), 스위치드-커패시터 회로부(120)(이하, SC회로부) 및 증폭부(130)를 포함한다.
클록생성부(110)는 제1 제어신호(Fs) 및 제2 제어신호(Fc)를 생성한다.
클록생성부(110)는 일정한 주파수 및 위상을 갖는 제어신호를 생성할 수 있는데, 이때, 제어신호를 생성하는 것은 서로 다른 제어신호를 생성하기 위해 기본제어신호를 먼저 생성하여 각각의 제어신호를 생성할 수 있고 생성된 어느 한 제어신호로부터 분주하여 또 다른 제어신호를 생성할 수 있다.
예컨대, 기본제어신호로부터 제1 제어신호(Fs) 및 제2 제어신호(Fc)를 분주할 수 있고, 제1 제어신호(Fs)로부터 제2 제어신호(Fc)를 분주할 수 있으나 본 발명은 이에 한정되지 않는다.
또한, 제1 제어신호(Fs) 및 제2 제어신호(Fc)의 주파수는 서로 상이할 수 있고, 제1 제어신호(Fs)는 후술하게 될 SC회로부(120)로 입력될 수 있고, 제2 제어신호(Fc)는 후술하게 될 증폭부(130)로 입력될 수 있다.
또 다른 실시예에서는, 제1 제어신호(Fs)의 주파수는 제2 제어신호(Fc)의 주파수의 정수배이다.
상술한 바와 같이, 제1 제어신호(Fs)는 SC회로부(120)에 입력되고, 제2 제어신호(Fc)는 증폭부(130)에 입력될 수 있는데, 여기서 제1 제어신호(Fs)는 데이터 레이트를 올릴 때 사용되고, 제2 제어신호(Fc)는 증폭부(130)에 포함된 스위치드 커패시터 공통 모드 피드백(Switched-Capacitor Common Mode Feed Back) 회로를 제어하기 위해 입력될 수 있다.
데이터 레이트를 높이기 위해 제1 제어신호(Fs)의 주파수를 높이는 경우, 종래에는 제2 제어신호(Fc)의 주파수도 동일하게 높아져 증폭부(130)의 열화와 같은 성능 저하의 문제점이 있었다.
이를 해결하기 위해 본 발명에서 제안하는 바와 같이 제1 제어신호(Fs) 및 제2 제어신호(Fc)의 주파수는 서로 다르게 하여 입력하는 것이 바람직하다.
구체적으로, 제1 제어신호(Fs)의 주파수는 제2 제어신호(Fc)의 주파수의 정수배일 수 있고 바람직하게는 2배일 수 있으며 더 바람직하게는 4배일 수 있고 더욱 바람직하게는 16배일 수 있다.
도 2는 본 발명의 일 실시예에 따른 스위치드-커패시터 고속 적분장치의 회로도이다.
도 2를 참조하면, SC회로부(120)는 제1 제어신호(Fs) 및 직전 아날로그 신호에 기초하여 생성된 L-비트 디지털 신호(L은 실수)로부터 생성된 피드백 신호에 기초하여 아날로그 입력 신호를 샘플링 및 적분한다.
또 다른 실시예에서는, 제1 제어신호(Fs)는 위상이 서로 상이한 제1 샘플링신호
Figure 112018108041164-pat00001
(이하, 기호 생략)및 제2 샘플링신호
Figure 112018108041164-pat00002
(이하, 기호 생략)를 포함한다.
클록생성부(110)가 생성하는 제1 샘플링신호 및 제2 샘플링신호의 주파수는 서로 동일할 수 있고, 위상은 서로 중첩하지 않을 수 있다.
또 다른 실시예에서는, 스위치드-커패시터 회로부(120)는 아날로그 입력 신호를 전송하는 제1 전송 경로(PL1) 및 동시에 아날로그 입력 신호를 전송하는 제2 전송 경로(PL2)를 포함하고, 제1 제어신호(Fs)의 위상에 따라 제1 전송 경로(PL1)와 제2 전송 경로(PL2) 중의 어느 하나를 통해 전송되는 아날로그 입력 신호를 샘플링하도록 제어한다.
SC회로는 후술하게 될 증폭부(130) 및 증폭부(130)의 입력과 출력에 연결된 제1 커패시터(C1)를 이용하여 동작할 수 있다.
제1 커패시터(C1)는 입력단자와 출력단자 사이에 접속될 수 있는데, SC회로는 제1 샘플링신호 및 제2 샘플링신호에 응답하여 아날로그 입력 신호를 샘플링하고, 아날로그 입력 신호를 샘플링하는 동안 피드백 신호와 아날로그 입력 신호의 차이를 제1 커패시터(C1)를 통해 적분할 수 있다.
SC회로는 제1 전송 경로(PL1), 제2 전송 경로(PL2) 및 복수 개의 스위치 배열(an array of switches)을 포함할 수 있다.
여기서, 제1 전송 경로(PL1) 및 제2 전송 경로(PL2)는 아날로그 입력 신호를 전송할 수 있다. 즉, 아날로그 입력 신호는 제1 전송 경로(PL1)와 제2 전송 경로(PL2)를 통해 동시에 입력될 수 있다.
다시 말해, 제1 샘플링신호 및 제2 샘플링신호의 위상에 따라, 복수 개의 스위치 배열은 제1 전송 경로(PL1)와 제2 전송 경로(PL2) 중의 어느 하나를 통해 전송되는 아날로그 입력 신호를 샘플링 하도록 제어되고, 아날로그 입력 신호를 샘플링하는 동안 동시에 피드백 신호와 제1 전송 경로(PL1)와 제2 전송 경로(PL2) 중의 다른 하나를 통해 전송되는 아날로그 입력 신호의 차이를 제1 커패시터(C1)를 통해 적분하도록 제어될 수 있다.
구체적인 동작은 도 2의 회로도를 통해 동작할 수 있고, 샘플링신호를 이용하여 아날로그 입력 신호를 샘플링 하는 것은 종래의 기술이므로 종래의 기술을 참조하도록 한다.
증폭부(130)는 제2 제어신호(Fc)에 의해 제어되고, 적분된 아날로그 신호를 증폭한다.
또 다른 실시예에서는, 증폭부(130)는 스위치드 커패시터 공통 모드 피드백(Switched-Capacitor Common Mode Feed Back) 회로 및 연산증폭기를 포함한다.
구체적으로, 연산증폭기는 제1 전송 경로(PL1)로 입력되는 양극입력신호와 제2 전송 경로(PL2)로 입력되는 음극입력신호의 전압 차이를 이득만큼 증폭하여 양극출력신호와 음극출력신호를 제공한다. 그리고, 공통 모드 피드백 회로로부터 제공되는 순환 신호(CMFB)에 의하여, 양극출력신호와 음극출력신호의 평균 전압이 제어된다.
공통 모드 피드백 회로는 연산증폭기로부터 제공되는 양극출력전압과 음극출력신호의 평균 전압을 소정의 기준전압(VREF)와 비교하여, 평균전압이 기준전압(VREF)와 일치시키도록 제어하는 순환 신호(CMFB)를 연산증폭기에 제공한다. 그리고, 공통 모드 피드백 회로는 외부로부터 제공되는 제2 제어신호(Fc)에 의하여 동작이 제어된다. 즉, 제2 제어신호(Fc)는 소정의 동작기준신호로서 작용한다.
이때, 제2 제어신호(Fc)는 제1 제어신호(Fs)의 주파수보다는 낮으며, 제1 제어신호(Fs)의 주파수의 1/2이 바람직하며, 더 바람직하게는 1/4일 수 있고 더욱 바람직하게는 1/16일 수 있다.
또 다른 실시예에서는, 고속 적분장치(100)는 피드백 신호를 전송하는 DAC(digital to analog converter)를 더 포함한다.
여기서, 피드백 신호는 후술하게 될 비교기의 출력신호를 즉 L-비트 디지털 신호(L은 실수)를 아날로그 신호로 변환된 신호일 수 있다.
고속 적분장치(100) 내의 DAC의 기능은 종래의 기술이므로 구체적인 설명은 생략하도록 한다.
또 다른 실시예에서는, 고속 적분장치(100)가 적분 신호와 제1 제어신호(Fs)에 기초하여 L-비트 디지털 비트 신호(L은 실수)을 생성하는 비교기를 더 포함할 수 있다.
도 2를 참조하면, 비교기는 제1 입력 단자(TR1)로 입력되는 적분 신호와 제2 입력 단자(TR2)로 입력되는 제1 제어신호(Fs) 바람직하게는 제2 샘플링신호를 비교하고, 비교결과에 따라 L-비트 디지털 비트 신호를 생성할 수 있다.
비교기는 L-비트 디지털 비트 신호를 디지털 필터와 DAC로 출력할 수 있고, 1-비트 아날로그 디지털 컨버터로 구현될 수 있으나 본 발명은 이에 제한되는 것은 아니다.
도 3은 본 발명의 일 실시예에 따른 스위치드-커패시터 고속 적분방법을 나타낸 흐름도이다.
도 3을 참조하면, 단계(S310)은 클록생성부(110)가 제1 제어신호(Fs) 및 제2 제어신호(Fc)를 생성한다.
또한, 단계(S320)은 스위치드-커패시터 회로부(120)가 제1 제어신호(Fs) 및 직전 아날로그 신호에 기초하여 생성된 L-비트 디지털 신호(L은 실수)로부터 생성된 피드백 신호에 기초하여 아날로그 입력 신호를 샘플링 및 적분한다.
그리고, 단계(S330)은 증폭부(130)가 제2 제어신호(Fc)에 의해 제어되고, 적분된 아날로그 신호를 증폭하고, 제1 제어신호(Fs)의 주파수는 제2 제어신호(Fc)의 주파수와 상이하다.
도 4는 본 발명의 일 실시예에 따른 실험결과를 나타낸 도면이다.
도 4를 참조하면, 제1 제어신호(Fs)의 주파수와 제2 제어신호(Fc)의 주파수가 동일한 경우와 제1 제어신호(Fs)주파수가 제2 제어신호(Fc)보다 16배 높은 경우를 비교한 결과값을 확인할 수 있다.
제1 제어신호(Fs)의 주파수와 제2 제어신호(Fc)의 주파수가 동일한 경우에서는 제1 제어신호(Fs)가 증가할수록 즉, 데이터 레이트가 증가할수록 SNDR 및 ENOB가 감소하는 것을 확인할 수 있다. 특히 10 MHz 이상의 제1 제어신호(Fs)주파수에서는 SNDR 및 ENOB가 크게 감소하는 것을 확인할 수 있다.
제1 제어신호(Fs)의 주파수와 제2 제어신호(Fc)의 주파수가 동일한 경우에는 앞서 설명한 바와 같이 증폭부(130)의 성능열화로 인한 고속 적분장치(100)의 성능열화가 발생하게 된다. 반면, 본 발명 일 실시에 해당하는 제1 제어신호(Fs)주파수 제2 제어신호(Fc)의 주파수가 상이한 경우 제1 제어신호(Fs)주파수가 증가하더라도 즉, 데이터 레이트가 증가하더라도 SNDR 및 ENOB가 1 MHz 이상에서는 15-bit 이상의 성능을 갖는 것을 확인할 수 있다. 결국 고속 적분장치(100)의 성능이 데이터 레이트가 증가해도 유지되는 것을 확인할 수 있다.
이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
100: 고속 적분장치
110: 클록생성부
120: 스위치드-커패시터 회로부
130: 증폭부

Claims (8)

  1. 제1 제어신호 및 제2 제어신호를 생성하는 클록생성부;
    상기 제1 제어신호 및 직전 아날로그 신호에 기초하여 생성된 L-비트 디지털 신호(L은 실수)로부터 생성된 피드백 신호에 기초하여 아날로그 입력 신호를 샘플링 및 적분하는 스위치드-커패시터 회로부; 및
    상기 제2 제어신호에 의해 제어되고, 상기 적분된 아날로그 신호를 증폭하는 증폭부를 포함하고,
    제1 제어신호의 주파수는 상기 제2 제어신호의 주파수와 상이하며,
    상기 증폭부는,
    스위치드 커패시터 공통 모드 피드백(Switched-Capacitor Common Mode Feed Back) 회로 및 연산증폭기를 포함하고,
    상기 공통 모드 피드백 회로는 상기 제2 제어신호에 의해 동작이 제어되며, 상기 연산증폭기의 양극출력신호와 음극출력신호의 평균 전압을 소정의 기준전압과 일치시키도록 하는 순한 신호를 상기 연산증폭기로 제공하는 것을 특징으로 하는 스위치드-커패시터 고속 적분장치.
  2. 제1항에 있어서,
    제1 제어신호의 주파수는 상기 제2 제어신호의 주파수의 정수 배인 것을 특징으로 하는 스위치드-커패시터 고속 적분장치.
  3. 제1항에 있어서,
    상기 제1 제어신호는 위상이 서로 상이한 제1 샘플링신호 및 제2 샘플링신호를 포함하는 것을 특징으로 하는 스위치드-커패시터 고속 적분장치.
  4. 제1항에 있어서,
    상기 스위치드-커패시터 회로부는,
    상기 아날로그 입력 신호를 전송하는 제1 전송 경로; 및
    동시에 상기 아날로그 입력 신호를 전송하는 제2 전송 경로를 포함하고,
    제1 제어신호의 위상에 따라 상기 제1 전송 경로와 상기 제2 전송 경로 중의 어느 하나를 통해 전송되는 상기 아날로그 입력 신호를 샘플링하도록 제어되는 것을 특징으로 하는 스위치드-커패시터 고속 적분장치.
  5. 삭제
  6. 제1항에 있어서,
    상기 피드백 신호를 전송하는 DAC(digital to analog converter)를 더 포함하는 것을 특징으로 하는 스위치드-커패시터 고속 적분장치.
  7. 제1항에 있어서,
    상기 적분된 아날로그 신호와 상기 제1 제어신호에 기초하여 상기 L-비트 디지털 신호(L은 실수)을 생성하는 비교기를 더 포함하는 것을 특징으로 하는 스위치드-커패시터 고속 적분장치.
  8. 클록생성부가 제1 제어신호 및 제2 제어신호를 생성하는 단계;
    스위치드-커패시터 회로부가 상기 제1 제어신호 및 직전 아날로그 신호에 기초하여 생성된 디지털 신호로부터 생성된 피드백 신호에 기초하여 아날로그 입력 신호를 샘플링 및 적분하는 단계; 및
    증폭부를 구성하는 공통 모드 피드백 회로가 상기 제2 제어신호에 의해 제어되어 순환 신호를 상기 증폭부를 구성하는 연산증폭기로 제공하는 단계; 및
    상기 연산증폭기가 상기 순환 신호에 기반하여 양극입력신호와 음극입력신호의 전압 차이를 이득만큼 증폭시키는 단계를 포함하고,
    상기 제1 제어신호의 주파수는 상기 제2 제어신호의 주파수와 상이한 것을 특징으로 하는 스위치드-커패시터 고속 변환 방법.
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