TWI548223B

TWI548223B - 管線式類比數位轉換方法及其裝置

Info

Publication number: TWI548223B
Application number: TW103132329A
Authority: TW
Inventors: 曾千鑑; 陳信樹
Original assignee: 國立臺灣大學
Priority date: 2014-09-18
Filing date: 2014-09-18
Publication date: 2016-09-01
Also published as: TW201613277A

Description

管線式類比數位轉換方法及其裝置

本發明是關於一種類比數位轉換技術，且特別是關於一種管線式類比數位轉換方法及其裝置。

類比數位轉換器在高速系統中應用地相當廣泛，如：序列傳輸接收器(serial-link receiver)、光讀取通道(optical read channel)、超寬頻無線電(ultra-wideband radio)。前述應用通常都需要較高的類比數位轉換精準度(解析度)。習知的類比數位轉換器架構中，管線式類比數位轉換器相較於連續逼近式類比數位轉換器(Successive-Approximation-Register analog-to-digital converter；SAR ADC)與快閃式類比數位轉換器(Flash ADC)具有較高的取樣率及較低的輸入阻抗。

為了達到高取樣率，管線式類比數位轉換器在每一串接的管線級中通常使用具有高速、高增益運算放大器的乘法式數位類比轉換器。藉由高速、高增益運算放大器提供穩定的放大增益，以提高類比數位轉換的正確性。然而，高速、高增益的運算放大器會造成較多的功率消耗，並且在先進製程中要實現高速、高增益的運算放大器，大幅增加電路設計的困難度。

為了減少高速、高增益運算放大器造成的功率消耗，一些管線式類比數位轉換器使用低速、低增益的運算放大器取代高速、高增益的運算放大器。但低速的運算放大器需要較長時間才能使輸出訊號穩定，以達到預期的放大增益。一些管線式類比數位轉換器應用不完全趨穩技術(incomplete settling technique)，藉以縮短管線式類比數位轉換器完成類比數位轉換的時間。在管線式類比數位轉換器串接的管線級中，前一管線級對訊號進行放大的同時後一管線級即對訊號進行取樣，因此縮短等待運算放大器的放大時間。

然而，運算放大器的增益值會受到製程參數/工作電壓/環境溫度的因素變異影響，造成增益誤差。在前述高速以及高解析度的應用中，增益誤差對於低速、低增益的運算放大器有更顯著的影響，進而影響類比數位轉換的正確性。因此，為了補償低速、低增益運算放大器造成的增益誤差，一些管線式類比數位轉換器使用校正電路以補償增益誤差。但此些校正電路則相當複雜，因此造成電路製造成本提高。

在一實施例中，一種管線式類比數位轉換方法包含根據第一時脈訊號及延遲控制訊號產生第二時脈訊號、利用乘法式數位類比轉換單元根據第二時脈訊號將第一類比訊號轉換成輸出電壓、根據輸出電壓與比較電壓調整延遲控制訊號以改變乘法式數位類比轉換單元之放大增益，以及根據第二時脈訊號將第二類比訊號轉換為數位訊號。

在一實施例中，一種管線式類比數位轉換裝置包含時脈產生器、乘法式數位類比轉換單元、校正單元及管線式類比數位轉換器。時脈產生器用以根據第一時脈訊號及延遲控制訊號產生第二時脈訊號。乘法式數位類比轉換單元用以根據第二時脈訊號將第一類比訊號轉換成輸出電壓。校正單元用以根據輸出電壓與比較電壓調整延遲控制訊號以改變乘法式數位類比轉換單元之放大增益。管線式類比數位轉換器用以根據第二時脈訊號將第二類比訊號轉換為數位訊號。

綜上所述，根據本發明之管線式類比數位轉換方法及其裝置，採用具有低直流增益及低單位增益頻寬之運算放大器之管線式類比數位轉換器，以降低功率消耗；以及利用額外的乘法式數位類比轉換單元根據一時脈訊號輸出一輸出電壓，並且根據此輸出電壓與一比較電壓遞迴地調整時脈訊號，以致使放大增益趨近於級間增益(inter-stage gain)的理想值，藉以補償使用低直流增益及低單位增益頻寬之運算放大器所造成的增益誤差。

步驟20‧‧‧根據第一時脈訊號及延遲控制訊號產生第二時脈訊號

步驟21‧‧‧利用乘法式數位類比轉換單元根據第二時脈訊號將第一類比訊號轉換成輸出電壓

步驟22‧‧‧根據輸出電壓與比較電壓調整延遲控制訊號以改變乘法式數位類比轉換單元之放大增益

步驟23‧‧‧檢驗是否達到終止條件

步驟24‧‧‧根據第二時脈訊號將第二類比訊號轉換為數位訊號

V_in‧‧‧第一類比訊號

V_sig‧‧‧第二類比訊號

D₀~D₃‧‧‧數位訊號

V_ref‧‧‧參考電壓

V_cmp‧‧‧比較電壓

V_MDAC‧‧‧輸出電壓

DL‧‧‧延遲控制訊號

CLK1‧‧‧第一時脈訊號

CLK2‧‧‧第二時脈訊號

V_st1‧‧‧殘餘電壓

V_st2‧‧‧殘餘電壓

V_st3‧‧‧殘餘電壓

D_st1‧‧‧子數位訊號

D_st2‧‧‧子數位訊號

D_st3‧‧‧子數位訊號

D_st4‧‧‧子數位訊號

D_out‧‧‧數位訊號

V_int‧‧‧中間電壓

10‧‧‧管線式類比數位轉換裝置

100‧‧‧乘法式數位類比轉換單元

101‧‧‧第一乘法式數位類比轉換器

103‧‧‧第二乘法式數位類比轉換器

110‧‧‧校正單元

120‧‧‧時脈產生器

130‧‧‧管線式類比數位轉換器

131‧‧‧管線級

1310‧‧‧子數位類比轉換器

1311‧‧‧乘法式數位類比轉換器

133‧‧‧管線級

135‧‧‧管線級

137‧‧‧管線級

139‧‧‧數位錯誤更正單元

S_cmp‧‧‧比較訊號

Up‧‧‧增加訊號

Dn‧‧‧減少訊號

31‧‧‧比較器

32‧‧‧數位迴路濾波器

320‧‧‧多工器

321‧‧‧D型正反器鏈

322‧‧‧計數器

1‧‧‧訊號值

0‧‧‧訊號值

41‧‧‧第一D型正反器鏈

410‧‧‧D型正反器

42‧‧‧第二D型正反器鏈

420‧‧‧D型正反器

DL_CTRL‧‧‧開關控制訊號

PH1‧‧‧相位訊號

PH1p‧‧‧相位訊號

PH2‧‧‧相位訊號

PH2a‧‧‧相位訊號

510‧‧‧時間轉換器

512‧‧‧延遲單元

520‧‧‧第一信號產生電路

530‧‧‧第二信號產生電路

540‧‧‧解碼器

600‧‧‧反向器

610‧‧‧開關電容

612‧‧‧開關

614‧‧‧電容

V_i‧‧‧輸入電壓

V_o‧‧‧輸出電壓

D_n‧‧‧數位訊號

D_n+1‧‧‧數位訊號

710‧‧‧開關電容電路

720‧‧‧多工器

730‧‧‧運算放大器

M_o‧‧‧電壓準位

810~818‧‧‧開關

820~823‧‧‧開關

T_w‧‧‧第一時脈訊號之脈衝寬度

T_{d_dtc}‧‧‧延遲

t_S1‧‧‧第一脈衝寬度

t_S2‧‧‧第二脈衝寬度

t_S3‧‧‧第三脈衝寬度

時間‧‧‧x軸標示

放大增益‧‧‧y軸標示

G_actual‧‧‧級間增益的理想值

81‧‧‧時間常數Γ₁對應之放大增益變化曲線

82‧‧‧時間常數Γ₂對應之放大增益變化曲線

83‧‧‧時間常數Γ₃對應之放大增益變化曲線

[第1圖]為根據本發明一實施例的管線式類比數位轉換裝置的架構圖。

[第2圖]為根據本發明一實施例的管線式類比數位轉換方法的流程圖。

[第3圖]為第1圖之校正單元之一實施例之功能方塊圖。

[第4圖]為第3圖之D型正反器鏈之一實施例之電路圖。

[第5圖]為第1圖之時脈產生器之一實施例之電路圖。

[第6圖]為第5圖之延遲單元之一實施例之電路圖。

[第7圖]為第1圖時脈信號之一實施例的時序圖。

[第8圖]為第1圖之乘法式數位類比轉換器之一實施例之概要示意圖。

[第9圖]為第8圖之開關電容電路之一實施例之電路圖。

[第10圖]為根據本發明一實施例之管線式類比數位轉換裝置實施時，校正單元調整第二時脈訊號以補償不同環境變異造成運算放大器之增益誤差的放大增益變化圖。

第1圖為本發明一實施例的管線式類比數位轉換裝置10之架構圖。參照第1圖，管線式類比數位轉換裝置10是用以將第二類比訊號V_sig轉換為數位訊號D_out。管線式類比數位轉換裝置10包含乘法式數位類比轉換單元100、校正單元110、時脈產生器120及管線式類比數位轉換器130。乘法式數位類比轉換單元100、校正單元110與時脈產生器120依序串接。時脈產生器120的輸出端耦接乘法式數位類比轉換單元100的控制端與管線式類比數位轉換器130的控制端。

乘法式數位類比轉換單元100係用以根據第二時脈訊號CLK2將第一類比訊號V_in轉換為輸出電壓V_MDAC。校正單元110根據輸出電壓V_MDAC與一比較電壓V_cmp調整延遲控制訊號DL。時脈產生器120根據一時脈訊號(以下稱之為第一時脈訊號CLK1)及延遲控制訊號DL產生另一時脈訊號(以下稱之為第二時脈訊號CLK2)。於此，透過調整延遲控制訊號DL，致使第二時脈訊號CLK2隨之改變，進而改變乘法式數位類比轉換單元100之放大增益。

乘法式數位類比轉換單元100包含至少一個乘法式數位類比轉換器。於此，乘法式數位類比轉換單元100所使用的乘法式數位類比轉換器的數量越多，相對有越好的增益誤差補償效果，但相對會付出較多的功率消耗。因此，要在增益誤差的補償效果與功率消耗之間進行取捨。舉例來說，以6位元管線式類比數位轉換裝置10來說，使用串接之兩個2位元乘法式數位類比轉換器已可補償大部分之增益誤差。而在解析度較6位元低的架構中，例如：在3位元管線式類比數位轉換裝置中，使用一個2位元乘法式數位類比轉換器則足以補償增益誤差。

以二個乘法式數位類比轉換器(為方便描述，以下分別稱之為第一乘法式數位類比轉換器101及第二乘法式數位類比轉換器103)為例，但本發明不限於此。第一乘法式數位類比轉換器101及第二乘法式數位類比轉換器103依序串接在第一前級電路(圖式未示)與校正單元110之間。於此，第一前級電路例如為一電壓源，且其用以提供第一類比訊號V_in。第一乘法式數位類比轉換器101之控制端及第二乘法式數位類比轉換器103之控制端電性連接至時脈產生器120，並且接收時脈產生器120所產生的第二時脈訊號CLK2。第一乘法式數位類比轉換器101接收第一類比訊號V_in、參考電壓V_ref以及數位訊號D₀、D₁，並且基於第一類比訊號V_in、參考電壓V_ref以及數位訊號D₀、D₁執行數位類比轉換來產生一中間電壓V_int。第二乘法式數位類比轉換器103接收中間電壓V_int、參考電壓V_ref以及數位訊號D₂、D₃，並且基於中間電壓V_int、參考電壓V_ref以及數位訊號D₂、D₃執行數位類比轉換來產生輸出電壓V_MDAC。

校正單元110接收比較電壓V_cmp以及輸出電壓V_MDAC，並且基於比較電壓V_cmp以及輸出電壓V_MDAC產生延遲控制訊號DL。時脈產生器120接收第一時脈訊號CLK1以及延遲控制訊號DL，並且基於第一時脈訊號CLK1以及延遲控制訊號DL產生第二時脈訊號CLK2。

管線式類比數位轉換器130包含複數管線級及數位錯誤更正單元139。管線式類比數位轉換器130所使用的管線級的數量及架構可以依據所需之解析度予以調整。以6位元且每階1.5位元之管線式類比數位轉換器130為例，但本發明不以此為限，管線式類比數位轉換器130具有四個管線級131、133、135、137。於此，每一管線級131/133/135/137為一個2位元數位類比轉換器。

四個管線級131、133、135、137的控制端耦接時脈產生器120的輸出端，並且四個管線級131、133、135、137依序串接。四個管線級131、133、135、137包含一子類比數位轉換器1310及一乘法式數位類比轉換器(為方便描述，以下分別稱之為第三乘法式數位類比轉換器1311)。於此，四個管線級131、133、135、137的結構大致上相同且依序串接。其中，子類比數位轉換器1310的輸入端與第三乘法式數位類比轉換器1311的輸入端耦接前一級。子類比數位轉換器1310的輸出端耦接同一管線級之第三乘法式數位類比轉換器1311的輸入端與數位錯誤更正單元139的輸入端。第三乘法式數位類比轉換器1311的輸出端耦接下一級。所有管線級131、133、135、137的第三乘法式數位類比轉換器1311的控制端耦接時脈產生器120的輸出端，以接收第二時脈訊號CLK2。以管線級131為例，管線級131的子類比數位轉換器1310的輸入端及管線級131的第三乘法式數位類比轉換器1311的輸入端耦接第二前級電路(圖式未示)，以接收第二類比訊號V_sig。管線級131的子類比數位轉換器1310的輸出端耦接管線級131的第三乘法式數位類比轉換器1311的輸入端與數位錯誤更正單元139的輸入端。管線級131的第三乘法式數位類比轉換器1311的輸出端耦接管線級133的子類比數位轉換器(圖式未示)的輸入端與管線級133的乘法式數位類比轉換器(圖式未示)的輸入端。其他管線級133、135、137的電路配置則依此類推。

於此，以管線級131為例，子類比數位轉換器1310接收第二類比訊號V_sig，並基於第二類比訊號V_sig執行類比數位轉換來產生子數位訊號D_st1。第三乘法式數位類比轉換器1311接收第二時脈訊號CLK2、一子數位訊號D_st1、參考電壓V_ref以及第二類比訊號V_sig，並根據第二時脈訊號CLK2、子數位訊號D_st1、參考電壓V_ref以及第二類比訊號V_sig執行數位類比轉換來產生殘餘電壓V_st1。後續之各管線級133/135/137根據前一級所產生的殘餘電壓V_st1/V_st2/V_st3執行類比數位轉換來產生一子數位訊號D_st2/D_st3/D_st4。管線級133、管線級135以及管線級137之運作方式與管線級131相同，故在此不再多做贅述。數位錯誤更正單元139接收子數位訊號D_st1、D_st2、D_st3、D_st4，並基於子數位訊號D_st1、D_st2、D_st3、D_st4產生一數位訊號D_out。以6位元且每階1.5位元之管線式類比數位轉換器130為例，但本發明不以此為限，四個管線級131、133、135、137分別產生2位元之子數位訊號D_st1、D_st2、D_st3、D_st4，再由數位錯誤更正單元139將2位元之子數位訊號D_st1、D_st2、D_st3、D_st4重疊且合併為6位元之數位訊號D_out。於此，數位錯誤更正單元139能以D型正反器與全加器之組合實現。由於管線式類比數位轉換器為本領域所熟知，故於此不再贅述其詳細電路結構與運作。

第2圖為根據本發明之管線式類比數位轉換方法的流程圖。請參閱第2圖及第1圖，管線式類比數位轉換裝置10具有一校正程序以及一轉換程序。校正程序以及轉換程序可以同時執行或先後執行。亦或是管線式類比數位轉換裝置10在執行轉換程序時，定時執行校正程序。以下以先後執行校正程序以及轉換程序為例，但本發明不以此為限。

於校正程序中，首先，時脈產生器120根據第一時脈訊號CLK1及延遲控制訊號DL產生第二時脈訊號CLK2(步驟20)。在一實施例中，時脈產生器120根據第一時脈訊號CLK1之脈衝寬度以及延遲控制訊號DL相應之延遲產生第二時脈訊號CLK2之脈衝寬度。換言之，時脈產生器120以延遲控制訊號DL控制第二時脈訊號CLK2之脈衝寬度。其中，於校正初期(即，在校正單元110產生延遲控制訊號DL之前)，延遲控制訊號DL為一初始值。時脈產生器120藉由初始的延遲控制訊號DL所提供之一延遲，並且根據具有第一脈衝寬度之第一時脈訊號CLK1以及此延遲產生具有第二脈衝寬度之第二時脈訊號CLK2。

接著，乘法式數位類比轉換單元100根據第二時脈訊號CLK2將一第一類比訊號V_in轉換成一輸出電壓V_MDAC(步驟21)。在一實施例中，以前述之第一乘法式數位類比轉換器101與第二乘法式數位類比轉換器103為例，第一乘法式數位類比轉換器101以第二時脈訊號CLK2之脈衝寬度做為執行數位類比轉換的時間，並且根據第二時脈訊號CLK2、第一類比訊號V_in與參考電壓V_ref對數位訊號D₀、D₁進行數位類比轉換以產生中間電壓V_int。同樣地，第二乘法式數位類比轉換器103亦以第二時脈訊號CLK2之脈衝寬度做為執行數位類比轉換的時間，並且根據第二時脈訊號CLK2、前級產生之中間電壓V_int與參考電壓V_ref對數位訊號D₂、D₃進行數位類比轉換以產生輸出電壓V_MDAC。

然後，校正單元110根據此次數位類比轉換所產生之輸出電壓V_MDAC與一比較電壓V_cmp調整延遲控制訊號DL(步驟22)。在一實施例中，校正單元110將輸出電壓V_MDAC與比較電壓V_cmp進行比較，藉以判斷乘法式數位類比轉換單元100的放大增益是否符合預期，即是否達到級間增益(inter-stage gain)的理想值。校正單元110再根據比較結果調整延遲控制訊號DL，以致使時脈產生器120改變第二時脈訊號CLK2之第二脈衝寬度，進而改變乘法式數位類比轉換單元100之放大增益。換言之，於調整延遲控制訊號DL之後，校正程序會返回至步驟20，以致使時脈產生器120根據第一時脈訊號CLK1及調整後之延遲控制訊號DL產生第二時脈訊號CLK2。

舉例來說，若校正單元110的比較結果為輸出電壓V_MDAC大於比較電壓V_cmp(即，V_MDAC>V_cmp)，校正單元110調整延遲控制訊號DL以增加其所提供之延遲，以致使時脈產生器120產生具有對應縮小之第二脈衝寬度的第二時脈訊號CLK2，藉以減少乘法式數位類比轉換單元100之放大增益。反之，若校正單元110的比較結果為輸出電壓V_MDAC不大於比較電壓V_cmp(即，V_MDAC≦V_cmp)，校正單元110調整延遲控制訊號DL以減少其所提供之延遲，以致使時脈產生器120產生具有對應增加之第二脈衝寬度的第二時脈訊號CLK2，藉以增加乘法式數位類比轉換單元100之放大增益。

於此，能透過檢驗是否達到預設之終止條件來決定是否結束校正程序(步驟23)。在一實施例中，藉由一計時器於校正程序起始時開始計時，並且計時器計時達預先設定之一既定時間時輸出一致能信號，以致能管線式類比數位轉換器130進行轉換程序。在一實施例中，計時器計時達既定時間時更輸出一終止訊號，以停止乘法式數位類比轉換單元100與校正單元110的運作。此時，延遲控制訊號DL所提供之延遲會維持在最後調整後的值。換言之，在未達到既定時間(步驟23)之前，管線式類比數位轉換裝置10則依步驟20至步驟22遞迴運作，以反覆調整延遲控制訊號DL，致使放大增益趨近於級間增益的理想值。在達到既定時間(步驟23)後，終止校正程序並接續執行轉換程序。此時，輸出電壓V_MDAC會趨近於或相等於比較電壓V_cmp，因而時脈產生器120依據調整後之延遲控制訊號DL所產生的第二時脈訊號CLK2能提供管線式類比數位轉換器130較佳之放大時間，以致使管線式類比數位轉換器130具有趨近於級間增益(inter-stage gain)的理想值之放大增益。

在轉換程序中，管線式類比數位轉換器130根據時脈產生器120依據調整後之延遲控制訊號DL所產生的第二時脈訊號CLK2將第二類比訊號V_sig轉換為數位訊號D_out。

第3圖為第1圖之校正單元110之功能方塊圖。請參閱第3圖，校正單元110包含比較器31及數位迴路濾波器32。比較器31及數位迴路濾波器32依序串接在乘法式數位類比轉換單元100與時脈產生器120之間。

比較器31的一輸入端注入比較電壓V_cmp，並且比較器31的另一輸入端則接收乘法式數位類比轉換單元100所產生的輸出電壓V_MDAC。比較器31將比較電壓V_cmp與輸出電壓V_MDAC相互比較並據以輸出一比較訊號S_cmp。當輸出電壓V_MDAC大於比較電壓V_cmp時，比較器31輸出高準位(即，「1」)或邏輯「1」之比較訊號S_cmp。當輸出電壓V_MDAC小於比較電壓V_cmp時，比較器31輸出低準位(即，「0」)或邏輯「0」之比較訊號S_cmp。此外，比較電壓V_cmp之值係根據乘法式數位類比轉換單元之級間增益(inter-stage gain)之理想值選擇。

在一些實施例中，數位迴路濾波器32包含一多工器320、一D型正反器鏈321及一計數器322。為了避免比較訊號S_cmp受到雜訊干擾以致於數位迴路濾波器32輸出錯誤的延遲控制訊號DL，於此利用D型正反器鏈來消除雜訊。其中，D型正反器鏈中所串接之D型正反器的數量與操作環境的雜訊大小有關。

第4圖為第3圖之D型正反器鏈321之一實施例之電路圖。請參閱第3圖及第4圖，在一些實施例中，D型正反器鏈321包括第一D型正反器鏈41及第二D型正反器鏈42，並且第一D型正反器鏈41及第二D 型正反器鏈42可具有相同電路組成。第一D型正反器鏈41包含M個D型正反器410，並且此些D型正反器410依序串接在多工器320的一輸出端與計數器322的輸入端之間。第二D型正反器鏈42包含M個D型正反器420，並且此些D型正反器420依序串接在多工器320的另一輸出端與計數器322的輸入端之間。於此，以M為5為例，但不限於此，M(即，D型正反器串接的數量)可依據操作環境的雜訊調整。換言之，雜訊愈大，M值愈大；反之，M值則愈小。多工器320的輸入端耦接比較器31的輸出端，並接收比較訊號S_cmp。於此，多工器320根據比較訊號S_cmp之值將比較訊號S_cmp提供給第一D型正反器鏈41或第二D型正反器鏈42。當比較訊號S_cmp為「1」時，多工器320將「1」之比較訊號S_cmp提供給第一D型正反器鏈41。第一D型正反器鏈41中之5個D型正反器410負責儲存及傳遞訊號值1，並輸出一增加訊號Up。當比較訊號S_cmp為「0」時，多工器320將「0」之比較訊號S_cmp提供給第二D型正反器鏈42。第二D型正反器鏈42中之5個D型正反器420負責儲存及傳遞訊號值0，並且輸出一減少訊號Dn。

當5個D型正反器410儲存之值均為「1」時，最後一個D型正反器410輸出「1」之增加訊號Up給計數器322。

反之，當5個D型正反器420儲存之值均為「0」時，最後一個D型正反器420輸出「1」之減少訊號Dn給計數器322。簡言之，若不考慮雜訊，當比較訊號S_cmp之值為1時，增加訊號Up為「1」。反之，當比較訊號S_cmp之值為0時，減少訊號Dn為「1」。

計數器322根據增加訊號Up及減少訊號Dn之值調整延遲控制訊號DL的二進位表示值。以延遲控制訊號DL為一6位元之數位訊號且其初始值為31為例，其中位元數表示延遲控制訊號DL可提供之延遲的範圍。在一實施例中，計數器322由初始值31開始計數，初始值31為6位元可表示二進位數值範圍之中間值。計數器322根據增加訊號Up及減少訊號Dn之值控制延遲控制訊號DL。延遲控制訊號DL由初始值31開始增加或減少。舉例來說，當增加訊號Up之值為1時，計數器322依據增加訊號Up將延遲控制訊號DL之值往上計數。當減少訊號Dn之值為1時，計數器322依據減少訊號Dn將延遲控制訊號DL之值往下計數。而當增加訊號Up以及減少訊號Dn之值均為0時，計數器322則維持延遲控制訊號DL之值維持。延遲控制訊號DL之增加或減少係分別表示第二時脈訊號之脈衝寬度需要減少或是增加。計數器322計數至一既定時間達成為止。考慮最差情況，延遲控制訊號DL可能由初始值31調整至0或63，故計數器322一共計數2⁵‧M時脈週期數才能使乘法式數位類比轉換單元100之輸出電壓V_MDAC趨近比較電壓V_cmp。當M值為5時，需160個時脈週期使乘法式數位類比轉換單元100之輸出電壓V_MDAC等於或趨近比較電壓V_cmp。

第5圖為第1圖之時脈產生器120之一實施例之電路圖。第6圖為第5圖之延遲單元512之一實施例之電路圖。第7圖為時脈信號之一實施例的時序圖。請參閱第5至7圖，時脈產生器120包含時間轉換器510、第一信號產生電路520、第二信號產生電路530及解碼器540。第二時脈訊號CLK2包含複數個相位訊號PH1、PH1p、PH2、PH2a。第一信號產生電路520及第二信號產生電路530用以根據第一時脈訊號CLK1之脈衝寬度及時間轉換器510提供之延遲T_{d_dtc}產生第二時脈訊號CLK2之相位訊號PH1、PH1p、PH2、PH2a。以相位訊號PH1p為例，第一信號產生電路520以第一時脈週期之脈衝寬度T_w減去時間轉換器510提供之延遲T_{d_dtc}來決定相位訊號PH1p之脈衝寬度(即， T_w-T_{d_dtc})，以產生第二時脈訊號CLK2。

時間轉換器510之延遲T_{d_dtc}是由延遲控制訊號DL控制產生。延遲控制訊號DL之值增加一則表示時間轉換器510之延遲T_{d_dtc}增加一單位。反之，延遲控制訊號DL減少一則表示時間轉換器510之延遲T_{d_dtc}減少一單位。

在一些實施例中，時間轉換器510包含多個延遲單元512且此些延遲單元512依序串接。每個延遲單元510包含兩反向器600及多組開關電容610。開關電容610並聯在兩反向器600之間。於此，時間轉換器510之延遲T_{d_dtc}的範圍即是取決於延遲單元512及開關電容610之數量以及開關電容610中的電容值。舉例來說，時間轉換器510之延遲T_{d_dtc}的範圍為160ps~430ps能以六個延遲延遲單元512、各延遲延遲單元512具有三組開關電容610且三組開關電容610的電容比分別為4：2：1來實現。延遲控制訊號DL經由解碼器540進行解碼後產生18位元的開關控制訊號DL_CTRL，並且由此開關控制訊號DL_CTRL分別控制六個延遲單元512中的三組開關電容610。開關控制訊號DL_CTRL的每一位元分別控制一組開關電容610，以致使時間轉換器510之延遲T_{d_dtc}因不同的電容組態而有不同之值。

在一些實施例中，前述之乘法式數位類比轉換器(即，第一乘法式數位類比轉換器101、第二乘法式數位類比轉換器103、以及每一管線級131/133/135/137的第三乘法式數位類比轉換器1311)能具有相同的電路架構。

第8圖為第1圖之乘法式數位類比轉換器之一實施例之概要示意圖。請參閱第8圖乘法式數位類比轉換器包含開關電容電路710、多工器720以及運算放大器730。多工器720根據數位訊號D_n、D_n+1及參考電壓V_ref多工輸出一電壓準位M_o。在第一乘法式數位類比轉換器101中，數位訊號D_n、D_n+1為數位訊號D₀、D₁(即，n為0)。在第二乘法式數位類比轉換器103中，數位訊號D_n、D_n+1為數位訊號D₂、D₃(即，n為2)。並且，乘法式數位類比轉換單元100中之乘法式數位類比轉換器的數位訊號D_n、D_n+1是依據輸入電壓V_i以及比較電壓V_cmp而產生。在一實施例中，乘法式數位類比轉換單元100中之乘法式數位類比轉換器的數位訊號D_n、D_n+1能利用一控制單元執行下列判斷式而產生：此外，數位訊號D₀~D₃亦可不經由判斷式產生，而為一固定值，例如：數位訊號D₀、D₁為(0,-1)，數位訊號D₂、D₃為(0,1)。

在每一管線級131/133/135/137的第三乘法式數位類比轉換器1311中，數位訊號D_n、D_n+1即為其子類比數位轉換器1310的輸出(子數位訊號D_st1/D_st2/D_st3/D_st4的二位元)。

開關電容電路710接收輸入電壓V_i及電壓準位M_o及回授之輸出電壓V_o，據以產生一第一電壓。運算放大器730根據開關電容電路710所產生之其中第一電壓輸出一輸出電壓V_o。在第一乘法式數位類比轉換器101中，輸入電壓V_i為第一類比訊號V_in，而輸出電壓V_o為中間電壓V_int。在第二乘法式數位類比轉換器103中，輸入電壓V_i為中間電壓V_int，而輸出電壓V_o為輸出電壓V_MDAC。在管線級131、133、135的第三乘法式數位類比轉換器1311中，輸入電壓V_i分別為第二類比訊號V_sig及殘餘電壓V_st1、V_st2，而輸出電壓V_o分別為殘餘電壓V_st1、V_st2、V_st3。在最後一級之管線級137的第三乘法式數位類比轉換器1311中，輸入電壓V_i為殘餘電壓V_st3，而輸出電壓V_o為殘餘電壓(圖中未示)。在第9圖為第8圖之開關電容電路之一實施例之電路圖。請參閱第9圖，開關電容電路710包含多個開關810~818、以及多個電容820~823。開關810位於運算放大器730之回授路徑上。開關811~818及電容820~823耦接於前級電路(圖未示)及運算放大器730之間。各開關810~818受控於前述之相位訊號PH1、PH1p、PH2、PH2a，以致使電容820~823有不同之組態。其中，相位訊號PH1、PH1p、PH2、PH2a是依據第7圖所呈現之時序運作。由於乘法式數位類比轉換器的詳細運作為本領域相關技術人員所熟知，故在此不再多做贅述。

如此一來，根據本發明之管線式類比數位轉換方法及其裝置，在不同的製程/溫度/電壓環境參數變異下都能補償乘法式數位類比轉換器之運算放大器的增益誤差，進而完成類比數位轉換。

第10圖為根據本發明一實施例之管線式類比數位轉換裝置實施時，校正單元調整第二時脈訊號以補償不同環境變異造成運算放大器之增益誤差的放大增益變化圖。請參照第10圖。舉例來說，假設製程/溫度/電壓環境參數變異造成不同的時間常數Γ₁、Γ₂、Γ₃，且Γ₃>Γ₂>Γ₁。時脈產生器產生之第二時脈訊號在不同時間常數下具有第一脈衝寬度t_S1、第二脈衝寬度t_S2、第三脈衝寬度t_S3分別對應第一時間常數Γ₁、第二時間常數Γ₂、第三時間常數Γ₃。使第三脈衝寬度t_S3>第二脈衝寬度t_S2>第一脈衝寬度t_S1以致使不同環境變異下乘法式數位類比轉換器之放大增益均與預期的級間增益的理想值G_actual相等，如時間常數Γ₁對應之放大增益變化曲線81、時間常數Γ₂對應之放大增益變化曲線82、時間常數Γ₃對應之放大增益變化曲線83所示。換言之，藉由調整第二時脈訊號以補償增益誤差，完成類比數位轉換。

雖然本發明已以實施例揭露如上然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之專利申請範圍所界定者為準。

步驟23‧‧‧檢驗是否達到終止條件

Claims

一種管線式類比數位轉換方法，其步驟包含：根據一第一時脈訊號及一延遲控制訊號產生一第二時脈訊號；利用一乘法式數位類比轉換單元根據該第二時脈訊號將一第一類比訊號轉換成一輸出電壓；根據該輸出電壓與一比較電壓調整該延遲控制訊號以改變該乘法式數位類比轉換單元之放大增益；及根據該第二時脈訊號將一第二類比訊號轉換為一數位訊號。
如請求項1所述之管線式類比數位轉換方法，其中該根據一第一時脈訊號及一延遲控制訊號產生一第二時脈訊號之步驟包含：依據該延遲控制訊號提供一延遲；以及根據該第一時脈訊號與該延遲產生該第二時脈訊號，其中該第二時脈訊號的脈衝寬度相應於該延遲。
如請求項2所述之管線式類比數位轉換方法，其中該根據該第一時脈訊號與該延遲產生該第二時脈訊號之步驟包含：將該第一時脈訊號之脈衝寬度減去該延遲以產生該第二時脈訊號。
如請求項2所述之管線式類比數位轉換方法，其中該依據該延遲控制訊號提供一延遲之步驟包含：以該延遲控制訊號控制一時間轉換器中之電容開關陣列的運作致使該時間轉換器具有該延遲。
如請求項2至4中之任一項所述之管線式類比數位轉換方法，其中該根據該輸出電壓與一比較電壓調整該延遲控制訊號之步驟包含：比較該輸出電壓及該比較電壓；當該輸出電壓大於該比較電壓時，調整該延遲控制訊號之二進位表示值以致增加該延遲；以及當該輸出電壓不大於該比較電壓時，調整該延遲控制訊號之二進位表示值以致減少該延遲。
如請求項1所述之管線式類比數位轉換方法，其中該根據該輸出電壓與一比較電壓調整一延遲控制訊號之步驟包含：比較該輸出電壓及該比較電壓以產生一比較訊號；以及根據該比較訊號調整該延遲控制訊號之二進位表示值。
如請求項1所述之管線式類比數位轉換方法，更包括：計時一既定時間；其中，於該既定時間內，執行該根據一第一時脈訊號及一延遲控制訊號產生一第二時脈訊號之步驟、該利用一乘法式數位類比轉換單元根據該第二時脈訊號將一第一類比訊號轉換成一輸出電壓之步驟及該根據該輸出電壓與一比較電壓調整該延遲控制訊號之步驟；以及其中，於計時達該既定時間時，執行該根據該第二時脈訊號將一第二類比訊號轉換為一數位訊號之步驟。
一種管線式類比數位轉換裝置，包含：一時脈產生器，用以根據一第一時脈訊號及一延遲控制訊號產生一第二時脈訊號；一乘法式數位類比轉換單元，用以根據該第二時脈訊號將一第一類比訊號轉換成一輸出電壓；一校正單元，用以根據該輸出電壓與一比較電壓調整該延遲控制訊號以改變該乘法式數位類比轉換單元之放大增益；及一管線式類比數位轉換器，用以根據該第二時脈訊號將一第二類比訊號轉換為一數位訊號。
如請求項8所述之管線式類比數位轉換裝置，其中該校正單元包含一比較器，用以比較該輸出電壓與該比較電壓並產生一比較訊號；以及一數位迴路濾波器，用以根據該比較訊號調整該延遲控制訊號之二進位表示值。
如請求項9項所述之管線式類比數位轉換裝置，其中該數位迴路濾波器包含一計數器，用以當該輸出電壓大於該比較電壓時，調整該延遲控制訊號之二進位表示值以致減少該放大增益；以及當該輸出電壓不大於該比較電壓時，調整該延遲控制訊號之二進位表示值以致增加該放大增益。
如請求項8所述之管線式類比數位轉換裝置，其中該時脈產生器包含：一時間轉換器，用以依據該延遲控制訊號提供一延遲；以及一信號產生電路，用以根據該第一時脈訊號與該延遲產生該第二時脈訊號，其中該第二時脈訊號的脈衝寬度相應於該延遲。
如請求項11所述之管線式類比數位轉換裝置，其中該時間轉換器包含依序串接之至少一延遲單元，各該延遲單元包括：二反向器；以及一電容開關陣列，耦接在該些反向器之間，受控於該延遲控制訊號。