JP2016187085A

JP2016187085A - 逐次比較型ａ／ｄ変換方法および逐次比較型ａ／ｄ変換器

Info

Publication number: JP2016187085A
Application number: JP2015066041A
Authority: JP
Inventors: 洋士迫田; Yoji Sakota
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2015-03-27
Filing date: 2015-03-27
Publication date: 2016-10-27

Abstract

【課題】処理クロックの速度を高くせずとも、高分解能のＡ／Ｄ変換を実現できるようにする。
【解決手段】奇数ビット用コンパレータ３０Ａと偶数ビット用コンパレータ３０Ｂを用いる。奇数ビット用コンパレータ３０Ａの比較結果をラッチクロックＣＫ３の立上りエッジで確定させてからストローブ信号ＳＴｏｘでリタイミングして逐次比較レジスタ５０の当該アドレスに格納する。次に、偶数ビット用コンパレータの比較結果をラッチクロックＣＫ３の立下りエッジで確定させてからストローブ信号ＳＴｅｘでリタイミングして逐次比較レジスタ５０の前記当該アドレスの次の下位ビット側のアドレスに格納する。
【選択図】図１

Description

本発明は、変換速度の向上を図った逐次比較型Ａ／Ｄ変換方法および逐次比較型Ａ／Ｄ変換器に関する。

一般的な逐次比較型Ａ／Ｄ変換器２００は、図３に示すように、入力アナログ信号ＶＩＮを１変換当たり１回サンプリングしてホールドするサンプルホールド回路１１０と、ホールドされた入力アナログ信号ＶＩＮをＤ／Ａ変換回路１２０から出力する比較電圧ＶＤＡＣと比較するコンパレータ１３０と、そのコンパレータ１３０における比較結果である２値データがラッチクロックＣＫ１３で確定された後にそのデータをストローブ信号ＳＴｘでリタイミングする逐次比較ロジック回路１４０と、逐次比較ロジック回路１４０でリタイミングされたデータをストローブ信号ＳＴｘで所定のビットアドレスに格納するＮビットの逐次比較レジスタ１５０と、その逐次比較レジスタ１５０に格納されたＮビットのデータをシリアルデータとして出力するデータ出力回路１６０とを備える。Ｄ／Ａ変換回路１２０は、逐次比較レジスタ１５０に格納されたＭＳＢから現在のビットまでのデータに応じて前記した比較電圧ＶＤＡＣを生成して出力する。

図５は図３の逐次比較型Ａ／Ｄ変換器２００によってアナログ入力電圧ＶＩＮを１２ビットデータに変換する場合の動作波形図である。ＣＫ１１はマスタクロック、ＣＫ１２はそのマスタクロックＣＫ１１に同期した変換クロック、ＣＳＢ２はイネーブル信号である。コンパレータ１３０のラッチクロックＣＫ１３は、マスタクロックＣＫ１１に対して反転している。Ｄａはコンパレータ１３０の出力データ、Ｄｃは逐次比較レジスタ１５０の出力データである。Ｄ／Ａ変換回路１２０とデータ出力回路１６０は変換クロックＣＫ１２の立上りに同期して動作する。逐次比較ロジック回路１４０と逐次比較レジスタ１５０用のストローブ信号ＳＴｘは、マスタクロックＣＫ１１の立上りに同期して動作する。このような逐次変換型Ａ／Ｄ変換器については、例えば特許文献１に記載がある。

この逐次比較型Ａ／Ｄ変換器の動作を、簡単のため４ビットデータに変換する場合を例にとって、図４を参照して説明する。入力アナログ電圧がＶＩＮ＝３．４Ｖで、そのフルスケールがＶｒｅｆ＝４であるとすると、Ｖｒｅｆ／２＝２Ｖ、Ｖｒｅｆ／４＝１Ｖ、Ｖｒｅｆ／８＝０．５Ｖ、Ｖｒｅｆ／１６＝０．２５Ｖである。

よって、ＭＳＢであるｂｉｔ＝３では、Ｄ／Ａ変換回路２０の出力電圧はＶＤＡＣ＝２Ｖとなる。このときは、ＶＤＡＣ＜ＶＩＮであるので、ｂｉｔ３＝“１”となる。

このため、次のｂｉｔ２の生成では、Ｄ／Ａ変換回路２０の出力電圧ＶＤＡＣは、
ＶＤＡＣ＝Ｖｒｅｆ／２＋Ｖｒｅｆ／４＝３Ｖ
となって、入力アナログ電圧ＶＩＮとの比較がおこなわれる。この場合も、ＶＤＡＣ＜ＶＩＮであるので、ｂｉｔ２＝“１”となる。

このため、次のｂｉｔ１の生成では、Ｄ／Ａ変換回路２０の出力電圧ＶＤＡＣは、
ＶＤＡＣ＝Ｖｒｅｆ／２＋Ｖｒｅｆ／４＋Ｖｒｅｆ／８＝３．５Ｖ
となって、入力アナログ電圧ＶＩＮとの比較が行われる。この場合は、ＶＤＡＣ＞ＶＩＮであるのでｂｉｔ１＝“０”となる。

このため、次のｂｉｔ０の生成では、Ｄ／Ａ変換回路２０の出力電圧ＶＤＡＣは、
ＶＤＡＣ＝Ｖｒｅｆ／２＋Ｖｒｅｆ／４＋Ｖｒｅｆ／１６＝３．２５Ｖ
となって、入力アナログ電圧ＶＩＮとの比較が行われる。この場合はＶＤＡＣ＜ＶＩＮであるのでＬＳＢのｂｉｔ０＝“１”となる。

以上の結果、入力電圧ＶＩＮ＝３．４Ｖとき、これを４ビットの分解能で逐次比較によりＡ／Ｄ変換した出力データ信号ＤＯＵＴは、“１１０１”となる。

特開２０１４−１０７６７４号公報

この逐次比較型Ａ／Ｄ変換器は、他のデルタシグマ型Ａ／Ｄ変換器等と比較して扱い易い小さな回路規模と低消費電力動作を実現でき、また現在では微細プロセスが発達していることにより、高速変換動作でも高分解能の出力データ信号が得られるようになってきた。

しかしながら、図５の波形図に示すように、分解能が１２ビットの場合には、出力データ信号の全ビットが確定するまでに、変換クロックＣＫ２が１２クロック分必要になるというように、ビット数が増大するほど変換に要する時間が長くなる。このため、高速変換動作が要求されるシステムに適用する場合には、処理クロックの速度を高くして対応しなければならないという問題があった。

本発明の目的は、処理クロックの速度を高くせずとも、高分解能のＡ／Ｄ変換を実現できるようにした逐次比較型Ａ／Ｄ変換方法および逐次比較型Ａ／Ｄ変換器を提供することである。

上記目的を達成するために、請求項１にかかる発明の逐次比較型Ａ／Ｄ変換方法は、入力アナログ信号をサンプリングしてホールドするサンプルホールド回路と、該サンプルホールド回路でホールドされた入力アナログ信号を比較信号と比較しその比較結果を第１の処理ロックによって確定して２値のデータとして出力するコンパレータと、該コンパレータから出力する前記データを第２の処理クロックによってリタイミングしたデジタル信号をビットを分けて格納する逐次比較レジスタと、該逐次比較レジスタに格納されたＭＳＢから現在までのデジタル信号をアナログ電圧に変換して前記比較信号として前記コンパレータに出力するＤ／Ａ変換回路と、前記逐次比較レジスタに格納されたデータをシリアルデータとして出力するデータ出力回路と、を備える逐次比較型Ａ／Ｄ変換器によるＡ／Ｄ変換方法において、前記コンパレータとして、奇数ビット用コンパレータと偶数ビット用コンパレータを用い、前記奇数ビット用コンパレータの比較結果と前記偶数ビット用コンパレータの比較結果の一方を前記第１の処理クロックの立上りエッジと立下りエッジの一方のエッジで確定させて第１のデータを得、該第１のデータを前記第２の処理クロックの立上りエッジと立下りエッジの一方のエッジでリタイミングして前記逐次比較レジスタの第１のアドレスに格納し、前記奇数ビット用コンパレータの比較結果と前記偶数ビット用コンパレータの比較結果の他方を前記第１の処理クロックの立上りエッジと立下りエッジの他方のエッジで確定させて第２のデータを得、該第２のデータを前記第２の処理クロックの立上りエッジと立下りエッジの他方のエッジでリタイミングして前記逐次比較レジスタの前記第１のアドレスの下位ビット側の第２のアドレスに格納する、ことを特徴とする。

請求項２にかかる発明は、請求項１に記載の逐次比較型Ａ／Ｄ変換方法において、前記第２の処理クロックは、前記第１の処理クロックと同一周波数で且つ前記第１の処理クロックに対して位相が遅れていることを特徴とする。

請求項３にかかる発明は、請求項２に記載の逐次比較型Ａ／Ｄ変換方法において、前記第２の処理クロック位相の遅れは、前記１の処理クロックに対して０度を超え１８０度未満であることを特徴とする。

請求項４にかかる発明の逐次比較型Ａ／Ｄ変換器は、入力アナログ信号をサンプリングしてホールドするサンプルホールド回路と、該サンプルホールド回路でホールドされた入力アナログ信号を比較信号と比較しその比較結果を第１の処理ロックによって確定して２値のデータとして出力するコンパレータと、該コンパレータから出力する前記データを第２の処理クロックによってリタイミングしたデジタル信号をビットを分けて格納する逐次比較レジスタと、該逐次比較レジスタに格納されたＭＳＢから現在までのデジタル信号をアナログ電圧に変換して前記比較信号として前記コンパレータに出力するＤ／Ａ変換回路と、前記逐次比較レジスタに格納されたデータをシリアルデータとして出力するデータ出力回路と、を備える逐次比較型Ａ／Ｄ変換器において、前記コンパレータとして、奇数ビット用コンパレータと偶数ビット用コンパレータを用い、前記奇数ビット用コンパレータの比較結果と前記偶数ビット用コンパレータの比較結果の一方を前記第１の処理クロックの立上りエッジと立下りエッジの一方のエッジで確定させて第１のデータを得、該第１のデータを前記第２の処理クロックの立上りエッジと立下りエッジの一方のエッジでリタイミングして前記逐次比較レジスタの第１のアドレスに格納し、前記奇数ビット用コンパレータの比較結果と前記偶数ビット用コンパレータの比較結果の他方を前記第１の処理クロックの立上りエッジと立下りエッジの他方のエッジで確定させて第２のデータを得、該第２のデータを前記第２の処理クロックの立上りエッジと立下りエッジの他方のエッジでリタイミングして前記逐次比較レジスタの前記第１のアドレスの下位ビット側の第２のアドレスに格納する、ことを特徴とする。

請求項５にかかる発明は、請求項４に記載の逐次比較型Ａ／Ｄ変換器において、前記第２の処理クロックは、前記第１の処理クロックと同一周波数で且つ前記第１の処理クロックに対して位相が遅れていることを特徴とする。

請求項６にかかる発明は、請求項５に記載の逐次比較型Ａ／Ｄ変換器において、前記第２の処理クロック位相の遅れは、前記１の処理クロックに対して０度を超え１８０度未満であることを特徴とする。

本発明によれば、コンパレータとして、奇数ビット用コンパレータと偶数ビット用コンパレータを用い、奇数ビット用コンパレータと偶数ビット用コンパレータの一方の比較結果を第１の処理クロックの立上りエッジで確定させ、他方の比較結果を第１の処理クロックの立下りエッジで確定させるので、第１の処理クロックの１周期で２回変換を行うことができ、第１の処理クロックの速度を高くせずとも、高分解能のＡ／Ｄ変換を実現することができる。

本発明の実施例の逐次比較型Ａ／Ｄ変換器の機能ブロック図である。図１の逐次比較型Ａ／Ｄ変換器が１２ビットの場合の動作波形図である。従来の逐次比較型Ａ／Ｄ変換器の機能ブロック図である。従来の逐次比較型Ａ／Ｄ変換器が４ビットの場合の変換動作説明図である。図４の逐次比較型Ａ／Ｄ変換器が１２ビットの場合の動作波形図である。

図１に本発明の実施例の逐次比較型Ａ／Ｄ変換器１００の構成を示す。図１において、１０は入力アナログ信号ＶＩＮを１変換当たり１回サンプリングしてホールドするサンプルホールド回路、２０は比較電圧ＶＤＡＣを生成して出力するＤ／Ａ変換回路である。

３０Ａは奇数ビット用のコンパレータであり、ホールドされた入力アナログ信号ＶＩＮをＤ／Ａ変換回路２０から出力する比較電圧ＶＤＡＣと比較して、ラッチクロックＣＫ３の立上りにより比較結果のデータ値を確定する。

３０Ｂは偶数ビット用のコンパレータであり、ホールドされた入力アナログ信号ＶＩＮをＤ／Ａ変換回路２０から出力する比較電圧ＶＤＡＣと比較して、ラッチクロックＣＫ３の立下りにより比較結果のデータ値を確定する。

４０は逐次比較ロジック回路であり、奇数ビット用のコンパレータ３０Ａで確定された比較結果のデータを奇数ストローブ信号ＳＴｅｘでリタイミングするとともに、偶数ビット用のコンパレータ３０Ｂで確定された比較結果のデータを偶数ストローブ信号ＳＴｏｘでリタイミングする。

５０はＮビットの逐次比較レジスタ１５０であり、奇数ストローブ信号ＳＴｏｘと偶数ストローブ信号ＳＴｅｘによって、逐次比較ロジック回路４０でリタイミングされたデータを、ＭＳＢのデータから順に所定のビットアドレスに格納する。６０はデータ出力回路であり、逐次比較レジスタ１５０に格納されたＮビットのデータをシリアルデータとして出力する。

図２は図１の逐次比較型Ａ／Ｄ変換器１００によってアナログ入力電圧ＶＩＮを１２ビットデータに変換する場合の動作波形図である。ＣＫ１はマスタクロック、ＣＫ２はマスタクロックＣＫ１に対して時間Δｔだけ遅れた変換クロックである。この遅延時間Δｔは、マスタクロックＣＫ１に対する位相が０度を超え１８０度未満に設定される。ＣＳＢ１はイネーブル信号である。

ラッチクロックＣＫ３はマスタクロックＣＫ１と同期しており、前記のように立上りエッジと立下りエッジによって、奇数ビット用コンパレータ３０Ａと偶数ビット用コンパレータ３０Ｂの比較結果を確定する。

Ｄａは奇数ビット用コンパレータ３０ＡにおいてラッチクロックＣＫ３の立上りエッジで確定されたデータ、Ｄｂは偶数ビット用コンパレータ３０ＢにおいてラッチクロックＣＫ３の立下りエッジで確定された出力データ、Ｄｃは逐次比較レジスタ５０の出力データである。

Ｄ／Ａ変換回路２０は変換クロックＣＫ２の立上りと立下りに同期して動作し、データ出力回路６０はマスタクロックＣＫ１の立上りと立下りに同期して動作する。逐次比較ロジック回路４０と逐次比較レジスタ５０用のストローブ信号ＳＴｏｘ，ＳＴｅｘは変換クロックＣＫ２の立上りと立下りのエッジに同期して動作する。

次に動作を説明する。本実施例の逐次比較型Ａ／Ｄ変換器１００では、前記したように変換クロックＣＫ２がマスタクロックＣＫ１に対して時間Δｔだけ遅延して生成されている。時刻ｔ１でイネーブル信号ＣＳＢ１が立ち下がると、サンプルホールド回路１０において入力アナログ信号ＶＩＮがサンプルされてホールドされる。次の時刻ｔ２で、Ｄ／Ａ変換回路２０は比較電圧ＶＤＡＣ（＝ＤＡ１１）を生成する。この電圧ＤＡ１１はＶｒｅｆ／２である。

次の時刻ｔ３でマスタクロックＣＫ１に同期したラッチクロックＣＫ３が立ち上がると、コンパレータ３０Ａによって、サンプルホールド回路１０から出力している入力アナログ信号ＶＩＮとＤ／Ａ変換回路２０から出力している比較電圧ＶＤＡＣ（＝ＤＡ１１）との比較結果が確定される。

このとき、コンパレータ３０Ａで確定されるデータＤａ（＝Ｄ１１）はＭＳＢであり、逐次比較ロジック回路４０において、変換クロックＣＫ２に同期したストローブ信号ＳＴｏｘによって、次の時刻ｔ４でリタイミングされ、データＤｃとなって逐次比較レジスタ５０のＭＳＢのアドレスに格納される。Ｄ／Ａ変換回路２０では次の比較のための比較電圧ＶＤＡＣ（＝ＤＡ１０）に変換される。この電圧ＤＡ１０は、ＭＳＢのデータＤ１１＝“０”のときはＶｒｅｆ／４、Ｄ１１＝“１”のときは３Ｖｒｅｆ／４である。

次の時刻ｔ５で、ラッチクロックＣＫ３が立ち下がると、コンパレータ３０Ｂによって、サンプルホールド回路１０から出力している入力アナログ信号ＶＩＮとＤ／Ａ変換回路２０から出力している比較電圧ＶＤＡＣ（＝ＤＡ１０）との比較結果が確定される。

このとき、コンパレータ３０Ｂで確定されるデータＤｂ（＝Ｄ１０）は２ＭＳＢであり、逐次比較ロジック回路４０において、変換クロックＣＫ２に同期したストローブ信号ＳＴｅｘによって、次の時刻ｔ６でリタイミングされ、データＤｃとなって逐次比較レジスタ５０の２ＭＳＢのアドレスに格納される。Ｄ／Ａ変換回路２０では、これまでに得られたＭＳＢと２ＭＳＢのデータに基づいて、次の比較のための比較電圧ＶＤＡＣ（＝ＤＡ９）が生成される。

以下同様に、ラッチクロックＣＫ３が立ち上がるとＭＳＢから数えて奇数ビット目のデータＤａが得られ、ラッチクロックＣＫ３が立ち下がるとＭＳＢから数えて偶数ビット目のデータＤｂが得られる。ストローブ信号ＳＴｏｘ，ＳＴｅｘはラッチクロックＣＫ３に対して時間Δｔだけ遅延しているので、コンパレータ３０Ａ，３０Ｂで確定されたデータＤａ，Ｄｂは、逐次比較ロジック回路４０に確実に取り込まれる。データ出力回路６０からは、逐次比較レジスタ５０から出力するデータＤｃの最新データが、後段の処理回路で処理しや易いようにマスタクロックＣＫ１に同期したデータとして出力する。そして、ＬＳＢまでのＡ／Ｄ変換が終了すると、信号ＣＳＢ１が立ち上がって１つの入力アナログ信号ＶＩＮに対するＡ／Ｄ変換の処理が完了する。

なお、Ｄ／Ａ変換回路２０から出力する比較電圧ＶＤＡＣは、コンパレータ３０Ａ，３０Ｂに対して奇数ビット目と偶数ビット目のビットの変換動作で同時に入力するが、それらコンパレータ３０Ａ，３０ＢはラッチクロックＣＫ３によって異なったタイミングで確定動作を行うので、その比較動作に影響はない。

１０，１１０：サンプルホールド回路
２０，１２０：Ｄ／Ａ変換回路
３０Ａ，３０Ｂ，１３０：コンパレータ
４０，１４０：逐次比較ロジック回路
５０，１５０：逐次比較レジスタ
６０，１６０：データ出力回路

Claims

入力アナログ信号をサンプリングしてホールドするサンプルホールド回路と、該サンプルホールド回路でホールドされた入力アナログ信号を比較信号と比較しその比較結果を第１の処理ロックによって確定して２値のデータとして出力するコンパレータと、該コンパレータから出力する前記データを第２の処理クロックによってリタイミングしたデジタル信号をビットを分けて格納する逐次比較レジスタと、該逐次比較レジスタに格納されたＭＳＢから現在までのデジタル信号をアナログ電圧に変換して前記比較信号として前記コンパレータに出力するＤ／Ａ変換回路と、前記逐次比較レジスタに格納されたデータをシリアルデータとして出力するデータ出力回路と、を備える逐次比較型Ａ／Ｄ変換器によるＡ／Ｄ変換方法において、
前記コンパレータとして、奇数ビット用コンパレータと偶数ビット用コンパレータを用い、
前記奇数ビット用コンパレータの比較結果と前記偶数ビット用コンパレータの比較結果の一方を前記第１の処理クロックの立上りエッジと立下りエッジの一方のエッジで確定させて第１のデータを得、該第１のデータを前記第２の処理クロックの立上りエッジと立下りエッジの一方のエッジでリタイミングして前記逐次比較レジスタの第１のアドレスに格納し、
前記奇数ビット用コンパレータの比較結果と前記偶数ビット用コンパレータの比較結果の他方を前記第１の処理クロックの立上りエッジと立下りエッジの他方のエッジで確定させて第２のデータを得、該第２のデータを前記第２の処理クロックの立上りエッジと立下りエッジの他方のエッジでリタイミングして前記逐次比較レジスタの前記第１のアドレスの下位ビット側の第２のアドレスに格納する、
ことを特徴とする逐次比較型Ａ／Ｄ変換方法。
請求項１に記載の逐次比較型Ａ／Ｄ変換方法において、
前記第２の処理クロックは、前記第１の処理クロックと同一周波数で且つ前記第１の処理クロックに対して位相が遅れていることを特徴とする逐次比較型Ａ／Ｄ変換方法。
請求項２に記載の逐次比較型Ａ／Ｄ変換方法において、
前記第２の処理クロック位相の遅れは、前記１の処理クロックに対して０度を超え１８０度未満であることを特徴とする逐次比較型Ａ／Ｄ変換方法。
入力アナログ信号をサンプリングしてホールドするサンプルホールド回路と、該サンプルホールド回路でホールドされた入力アナログ信号を比較信号と比較しその比較結果を第１の処理ロックによって確定して２値のデータとして出力するコンパレータと、該コンパレータから出力する前記データを第２の処理クロックによってリタイミングしたデジタル信号をビットを分けて格納する逐次比較レジスタと、該逐次比較レジスタに格納されたＭＳＢから現在までのデジタル信号をアナログ電圧に変換して前記比較信号として前記コンパレータに出力するＤ／Ａ変換回路と、前記逐次比較レジスタに格納されたデータをシリアルデータとして出力するデータ出力回路と、を備える逐次比較型Ａ／Ｄ変換器において、
前記コンパレータとして、奇数ビット用コンパレータと偶数ビット用コンパレータを用い、
前記奇数ビット用コンパレータの比較結果と前記偶数ビット用コンパレータの比較結果の一方を前記第１の処理クロックの立上りエッジと立下りエッジの一方のエッジで確定させて第１のデータを得、該第１のデータを前記第２の処理クロックの立上りエッジと立下りエッジの一方のエッジでリタイミングして前記逐次比較レジスタの第１のアドレスに格納し、
前記奇数ビット用コンパレータの比較結果と前記偶数ビット用コンパレータの比較結果の他方を前記第１の処理クロックの立上りエッジと立下りエッジの他方のエッジで確定させて第２のデータを得、該第２のデータを前記第２の処理クロックの立上りエッジと立下りエッジの他方のエッジでリタイミングして前記逐次比較レジスタの前記第１のアドレスの下位ビット側の第２のアドレスに格納する、
ことを特徴とする逐次比較型Ａ／Ｄ変換器。
請求項４に記載の逐次比較型Ａ／Ｄ変換器において、
前記第２の処理クロックは、前記第１の処理クロックと同一周波数で且つ前記第１の処理クロックに対して位相が遅れていることを特徴とする逐次比較型Ａ／Ｄ変換器。
請求項５に記載の逐次比較型Ａ／Ｄ変換器において、
前記第２の処理クロック位相の遅れは、前記１の処理クロックに対して０度を超え１８０度未満であることを特徴とする逐次比較型Ａ／Ｄ変換器。