KR930003447B1

KR930003447B1 - 메모리 제어회로

Info

Publication number: KR930003447B1
Application number: KR1019910004374A
Authority: KR
Inventors: 양균석; 강철석
Original assignee: 현대전자산업 주식회사; 정몽헌
Priority date: 1991-03-20
Filing date: 1991-03-20
Publication date: 1993-04-29
Also published as: KR920018588A

Abstract

내용 없음.

Description

메모리 제어회로

제1도는 종래의 메모리 제어회로의 개략적인 구성을 나타낸 블럭도.

제2도는 종래의 개선된 메모리 제어회로 구성블럭도.

제3도는 본 발명의 메모리 제어회로 구성블럭도.

제4도는 본 발명에 의한 메모리 제어회로의 일실시예 세부 구성도.

제5도는 제4도 각부의 신호 파형도.

* 도면의 주요부분에 대한 부호의 설명

11 : 시프트 레지스터부 12 : 패러랠 래치부

13,27,36 : 메모리부 21,31 : 패러랠 래치 제어부

22 : 패러랠 래치 종료 제어부 23 : 데이타 지연기

24 : 데이타 래치 클럭 지연기 25 : 어드레스 패러랠 래치부

26 : 데이타 패러랠 래치부 28,37 : 패러랠/시리얼 변환부

32 : 패러랠/시리얼 변환 제어부 33 : 어드레스 래치부

34 : 패러랠 래치부 35 : 패러랠 재래치부

본 발명은 메모리 제어회로에 관한 것으로, 특히 느린 범용 메모리 소자를 구비하고 있는 시스템에서 높은 주파수로 입력되는 워드 단위의 샘플링 데이타를 효율적으로 입출력하기 위해 데이타를 분산처리 및 제어하는 메모리 제어회로에 관한 것이다.

종래의 경우로서, 높은 샘플링 주파수로 입력되는 1비트 단위의 시리얼 데이타를 실행 특성이 느린 범용 메모리를 사용한 시스템에 기억시키기 위해서는 제1도에 개략적으로 도시한 바와 같은 메모리 제어회로를 사용하였는바, 이는 시프트 레지스터부(11)에 높은 주파수로 입력되는 1비트 단위의 데이타를 N비트(N : 임이의 특정 정수)단위로 버스 상에 적재하여 패러랠 래치부(12)에 입력시킨다. 이때 상기 시프트 레지스터부(11)에 입력되는 데이타가 N비트째 입력되었을때 상기 패러랠 래치부(12)에 패러랠 래치클럭이 인가되어 N비트의 데이타를 동시에 래치시키게 된다. 따라서 패러랠 래치부(12)는 시프트 레지스터(11)가 그 다음 N비트의 데이타를 받아 들이고 있는 동안 래치상태를 유지하게 되며, 이 시간은 실행 특성이 느린 메모리부(13)가 데이타를 기억하는데 충분한 시간이 된다. 즉, 시프트 레지스터부(11)에 입력되는 데이타의 샘프링 주기가 T인 경우 패러랠 래치부(12)의 출력 데이타 샘플링 주기는 NT로 되어 메모리부(13)의 실행조건을 크게 완화시킨다. 그러나, 이 회로는 1비트 단위의 시리얼 입력 데이타에 대해서는 효율적이라 하겠으나, 입력되는 데이타가 임의의 N비트 워드 단위의 신호(예를들면, 높은 변환 주파수의 아날로그/디지틀 변환기의 출력신호)일때에는 다음과 같은 문제점이 대두된다.

첫째, 입력신호가 M비트 워드 단위의 데이타일 경우 상기 종래의 메모리 처리회로를 M개 병렬 연결하여 처리하여야 하는데 이때 각 시프트 레지스터부와 패러랠 래치부의 상호 관계에 따른 제어가 어렵다.

둘째, 메모리의 구성상 패러랠 래치부에서 메모리부로 이어지는 데이타 버스가 서로 격자로 엇갈려 연결되는 구조가 되어 회로기판 제작상의 어려움이 발생한다.

셋째, 메모리가 병렬 구성되어 인가되는 어드레스로 입력 데이타와 같은 형태로 샘플링 주기를 늘려 주어야 하며 데이타를 메로리에 입출력 시킴에 있어서 데이타와 어드레스의 타이밍이 정확히 일치하여야 하는데 그렇지 못하면 데이타 입출력간에 에러가 발생한다.

이와 같은 문제점을 해결하기 위한 방안으로서, 본원 출원인은 선 특허출원 제90-18106호로 제2도에 도시한 바와 같은 높은 샘플링 주파수로 입력되는 M비트 워드단위의 시리얼 데이타 처리용 메모리 제어회로를 제안하였는바, 이는 어드레스 래치클럭 및 데이타 래치클럭을 출력하는 패러랠 래치제어부(21)와, 래치종료신호를 출력하는 패러랠 래치종류제어부(22)와, 상기 패러랠 래치제어(21)에 연결되어 상기 어드레스래치클럭(31)의 제어에 따라 소정비트의 워드 단위로 어드레스를 입력하여 래치시키는 어드레스 패러랠 래치부(25)와, 상기 패러랠 래치 종류제어부(22)에 연결되어 상기 래치종료신호에 의한 제어에 따라 소정비트의 워드 단위로 데이타를 입력하여 래치시키는 데이타 패러랠 래치부(26)와, 상기 패러랠 래치제어부(21)에 연결되어 상기 어드레스 래치 클럭에 의한 제어에 따라 출력데이타를 시리얼 전송형태로 변환하는 패러랠/시리얼 변환부(28)로 메모리 제어회로를 구성하고, 상기 패러랠 래치 제어부(21), 패러랠 래치 종료 제어부(22), 어드레스 패러랠 래치부(25), 및 데이타 패러래 래치부(26)에 메모리부(27)를 연결하여 상기 데이타 래치 클럭과 래치 종료 신호에 의한 제어에 따라 어드레스 및 데이타를 저장 및 입출력하도록 한다.

그러나 이 경우에 있어서는 달성코져 하는 소기의 목적을 어느정도 이루었다고 할 수는 있으나, 병렬 연결된 각 단에서의 데이타 및 어드레스 처리가 순차적으로 한 샘플릭 지연시켜 처리됨으로 해서 제2도의 패러랠 래치 제어부(21)로부터 출력되는 신호가 병렬 연결단수에 비례하여 많아지므로 회로구성을 매우 복잡하게 함은 물론 한 샘플 지연이라는 짧은시간 간격은 타이밍을 제어하는데 어려움을 주어 에러의 발생 확율이 높으며, 각 부의 구성시 많은 소자들이 소요됨(한 워드데이타의 단위 비트수 만큼 병렬 연결됨)에 따르는 문제점을 내포하고 있었다.

따라서, 상기 문제점을 제거하기 위해 안출된 본 발명의 목적은 높은 샘플링 주파수의 데이타가 워드 단위로 입력되는 경우 임의의 수만큼 병렬 연결된 각 소자를 원활히 제어하여 패러랠 변환된 데이터를 효율적으로 래치하는 메모리 제어회로를 제공함에 있다.

본 발명의 다른 목적은 래치부와 메모리부의 연결 관계를 단순화하여 회로기판 제작시의 복잡성을 배제한 메모리 제어회로를 제공함에 있다.

본 발명의 또다른 목적은 입력 데이타의 일부를 재래치함으로써 각 메모리의 어드레스 래치를 동시에 수행하도록 하여 어드레스 패러랠 래치부의 회로 구성을 간단화한 메모리 제어회로를 제공함에 있다.

상기 목적을 달성하기 위해 본 발명은 실행 특성이 느린 범용 메모리에 높은 주파수의 소정비트의 워드 단위 데이타를 입출력 시키기 위해 데이타를 분산처리 및 제어하는 메모리 제어회로에 있어서, 데이타 래치 클럭 및 입력 타이밍 제어클럭을 출력하는 패러랠 래치 제어수단, 패러럴/시리얼 변환제어수단, 상기 패러랠 래치 제어수단에 연결되어 상기 데이타 래치클럭에 의한 제어에 따라 소정비트의 워드 단위로 데이타를 래치시켜 상기 메모리에 인가하는 패러랠 래치수단, 상기 패러랠 래치 제어수단에 연결되어 상기 입력 타이밍 제어클럭에 의한 제어에 따라 분산처리된 데이타중 일부를 재래치시키는 패러랠 재래치수단, 상기 패러랠/시리얼 변환제어수단에 연결되어 상기 패러랠/시리얼 변환클럭에 의한 제어에 따라 출력 데이타를 시리얼 전송 형태로 변환하는 패러랠/시리얼 변환수단, 및 입력 어드레스 신호를 래치시켜 상기 메모리에 인가하는 어드레스 래치수단을 구비하고 있는 것을 특징으로 한다.

이하, 첨부한 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.

제3도는 본 발명에 의한 메모리 제어회로의 개략적인 구성을 나타낸 블럭도이고, 제4도는 본 발명에 의한 메모리 제어회로에 대한 일실시예 세부 회로도이며, 제5도는 제4도의 각부 신호 파형도이다.

본 발명에 의한 메모리 제3도 및 제4도에 도시한 바와 같이 입력 어드레스 라인에 어드레스 래치부(33)와 패리랠 래치 제어부(31) 및 패러랠/시리얼 변환 제어부(32)를 연결하고, 입력 데이타 라인에는 패러랠 래치부(34)를 연결한다. 그리고 래치의 시작점을 제어하는 데이타 래치클럭(44)과 어드레스 래치클럭(48)을 출력하는 패러랠 래치 제어부(31)의 어드레스 래치클럭 출력단에는 다수(N개)의 래치소자(34-1 내지 34-N)로 구성된 패러랠 래치부(34)를 연결하고, 입력 데이타 라인에 연결된 패러랠 래치부(34)를 상기 패러랠 래치 제어부의 데이타 래치클럭 출력단(44)에 연결하고, 상기 패러랠 래치제어부(31)의 입력 타이밍 제어클럭(43) 출력단 및 상기 래퍼랠 래치부(34)의 데이타(46) 출력단에 M(M＜N)개의 래치소자(35-1 내지 35-M)로 구성된 패러랠 재래치부(35)를 연결하고, 어드레스 래치부(33)와 상기 패러랠 래치 제어부(31)의 메모리 입력 제어클럭(41) 및 메모리 출력 제어클럭(42) 출력단과 상기 패러랠 래치부(34) 및 상기 패러랠 재래치부(35)에 N개의 메모리 소자(36-1 내지 36-N)로 구성된 메모리부(36)를 연결하고, 상기 패러랠/시리얼 변환제어부(32)의 패러랠/시리얼 변환제어클럭 출력단(45)과 상기 패러랠 래치부(34)와 상기 패러랠 재래치부(35) 및 메모리부(36)의 데이타(47) 출력단에 다수의 패러랠 래치소자(37-1 내지 37-N)로 구성된 패러랠/시리얼 변환부(37)를 연결하여 구성한다.

그리하여 소정비트의 워드 단위로 입력되는 어드레스는 어드레스 래치부(33)에 접속하고, 상기 어드레스 중 하위 비트를 패러랠 래치제어부(31) 및 패러랠/시리얼 변환제어부(32)에 접속하여 기본 동작 클럭으로써 이용한다. 상기 패러랠 래치제어부(31)에서는 데이타 래치클럭(44)을 출력시켜 입력단자가 오픈접속된 패러랠 래치부(34)내의 래치소자(34-1 내지 34-N)를 순차적으로 구동시키는 동시에 입력 타이밍 제어클럭(43)을 출력하여 패러랠 재래치부(35)내의 래치소자(35-1 내지 35-M)를 동시에 구동시킨다.

상기 입력 데이타 분배시 오픈접속이 가능한 이유는 패러랠 래치(34)의 출력이 데이타 래치클럭(44)의 구동 수간 이외에는 입력신호에 무관하기 때문이다. 상기 패러랠 재래치부(35)의 역할은 상기 패러랠 래치부(34)내의 래치소자(34-1 내지 34-N)로 부터 순서적으로 나오는 출력중에서 일부를 재래치 함으로써 N개의 전체 출력이 동시에 존재하는 시간적 여유를 제공하는 것으로서, 그 결과로 실행 특성이 느린 범용 메모리로 구성된 메모리부(36)에서 높은 주파수 데이타의 입출력을 가능하게 한다.

상기 패러랠 래치부(34)내의 래치소자(34-1 내지 34-N)들 중 패러랠 재래치부(35)에 연결되지 않은 나머지들은 바로 메모리부(36)로 접속된다.

패러랠 래치 제어부(31)의 어드레스 래치클럭(48)은 메모리부(36)에서 데이타를 입출력함에 있어서 패러랠 래치부(34) 및 패러랠 재래치부(35)로부터 입력되는 N단의 데이타(47)가 동시에 존재하는 존재하는 타이밍에 맞추어 어드레스를 인가함으로써 메모리부(36)내의 메모리소자(36-1 내지 36-N)의 입출력이 동시에 이루어지도록 한다.

또한, 상기 메로리부(36)에서 한 어드레스 주기동안 데이타를 입출력 함에 있어서 패러랠 래치소자(34-1 내지 34-N) 및 패러랠 재래치소자(35-1 내지 35-M)에 항상 데이타 래치 출력이 나오고 있으면 메모리부(36)가 출력모드로 놓일때는 시스템 에러가 발생하므로 이를 방지하기 위하여 패러랠 래치제어부(31)에서 메모리 입력 제어클럭(41) 및 메모리 출력 제어클럭(42)을 메모리부(36)에 인가한다.

메모리(36)에서의 데이타 입출력을 고려해보면, 임의의 어드레스에 새로운 데이타가 입력되기 전에 기존의 기억되었던 데이타를 우선 읽어내 주어야 하는데 패러랠 재래치부(35)에서 이미 인가 어드레스 주기의 반주기 만큼 지연이 있었으므로 어드레스는 그대로 인가되면 된다.

상기와 같이 메모리의 입출력을 고려한 패러랠 래치제어부(31)에서 인가되는 각 신호 형태중 특히 N=4인 경우의 메모리 제어회로의 신호파형을 제5도에 도시하고 있다.

메모리부(36)의 출력 데이타등을 다시 시리얼 전송형태로 변형 시켜주는 패러랠/시리얼 변환부(37)의 소자들(37-1 내지 37-N)은 패러랠 래치부(34)의 소자들과 같은 패러랠 래치소자들로 구성한다.

어드레스가 인가되면 출력 데이타의 샘플링 주기 이내의 메모리부(36)의 출력을 래치하고 나서 패러랠/시리얼 변환 제어부(32)의 패러랠/시리얼 변환제어클럭(45)으로써 출력 인에이블 단지를 순서적으로 구동시켜 하이 임피던스 상태에 놓이도록 하면 시리얼 출력단자를 오픈접속하는 것이 가능해지며 최종적인 데이타 출력은 입력 데이타와 같은 주기의 샘플링 주파수를 갖는 시리얼 전송신호가 된다.

이와 같이 본 발명에서는 병렬 연결된 각 단을 동시에 제어하는 구조로 되어 있어 제3도의 패러랠 래치제어부(31)로부터 출력되는 메모리 입력제어클럭(41) 및 메모리 출력 제어클럭(42) 등 각 신호가 병렬 연결 단수에 무관하게 한개씩이면 가능하여 회로 구성이 간단해지며, 제5도의 N단의 입출력 데이타(47)의 형태에서도 확인할 수 있듯이 데이타의 입력과 출력간의 시간간격이 넓어 시스템의 안정성이 확보된다.

상기와 같이 구성되어 작동하는 본 발명은 다음의 효과를 갖는다.

실행속도는 느리지만 값이 싼 메모리를 이용하여 높은 주파수 데이타의 입출력을 실현시키기 위한 입출력 래치부를 오픈 접속에 의해 소요 소자수를 최소로 줄여 입출력 회로가 간단하게 구성할 수 있으며, 어드레스 크기 및 데이타 크기가 임의로 주어져도 손쉽게 회로를 구성할 수 있으므로 특정 규격의 메모리 장치라고 하여도 구현이 용이하며, 메모리 회로 주변 소자들이 모두 게이트레벨로 구성되어 있으므로 커스컴 아이씨(Custom I.C.)화가 용이하며, 데이타의 입력과 출력단의 시간간격을 충분히 확보하여 시스템의 안정성을 제고시킨다.

또한 본 발명은 영상 신호처리에 있어서 필수적인 프레임 메모리와 필드 메모리등의 제작에 적용되며, 임의의 크기의 비트 워드단위 데이타의 고속 입출력이 요구되는 모든 메모리 장치에 손쉽게 적용할 수 있는 매우 유용한 발명이다.

Claims

실행특성이 느린 범용 메모리수단(36)에 높은 주파수의 소정 비트의 워드 단위 데이타를 입출력시키기 위해 분산처리 및 제어하는 메모리 제어회로에 있어서 ; 입력 어드레스의 제어에 따라 메모리 입력 제어클럭(41) 및 메모리 출력 제어클럭(42)과 입력 타이밍 제어클럭(43)과 패러랠 래치클럭(44)과 어드레스 래치클럭(48)을 출력하는 패러랠 래치 제어수단(31), 상기 입력 어드레스의 제어에 따라 패러랠/시리얼 변환 제어클럭(45)을 출력하는 패러랠/시리얼 변환 제어수단(32), 상기 패러랠 래치 제어수단(31)에 연결되어 상기 어드레스 래치클럭(48)의 제어에 따라 입력 어드레스를 래치하는 어드레스 래치수단(33), 상기 패러랠 래치수단(31)에 연결되어 상기 패러랠 래치클럭(44)의 제어에 따라 입력 데이타를 래치하는 패러랠 래치수단(34), 상기 패러랠 래치 제어수단(31) 및 패러랠 래치수단(34)에 연결되어 상기 입력 타이밍 제어클럭(43)의 제어에 따라 상기 패러랠 래치수단(34)의 일부 결과 데이타(46)를 재래치하는 패러랠 재래치수단(35), 상기 패러랠/시리얼 변환 제어수단(32) 및 패러랠 재래치수단(35)과 메모리수단(36)에 연결되어 상기 패러랠/시리얼 변환 제어클럭(46)의 제어에 따라 출력 데이타를 시리얼 전송 형태로 변환하는 패러랠/시리얼 변환수단(37)으로 구성되는 것을 특징으로 하는 메모리 제어회로.
제1항에 있어서, 상기 패러랠 래치 제어수단(31)에 연결되어 상기 어드레스 래치 클럭(48)으 제어에 따라 상기 메모리수단(36)이 데이타를 입출력하는 동안 해당 어드레스 신호(49)를 출력하는 어드레스 래치수단(33)은 하나의 래치 소자만으로 구성됨을 특징으로 하는 메모리 제어회로.
제1항에 있어서, 상기 패러랠 래치 제어수단(34)은 입력단자가 시리얼 입력 데이타 라인에 오픈 접속되고, 패러랠 래치제어 수단(31)의 데이타 래치 클럭(44) 출력단에 각각 연결된 다수의 래치소자(34-1 내지 34-N)로 구성됨을 특징으로 하는 메모리 제어회로.
제3항에 있어서, 상기 패러랠 재래치수단(35)은 상기 패러랠 래치제어수단(31)의 입력 타이밍 제어클럭(43) 출력단 및 상기 패러랠 래치수단(34)의 일부 래치소자(34-1 내지 34-M)에 각각 연결된 다수(M)의 래치소자(35-1 내지 35-M)로 구성됨을 특징으로 하는 메모리 제어회로.
제4항에 있어서, 상기 패러랠 래치수단(34)은 일부의 래치소자(34-1 내지 34-M)만을 상기 패러랠 재래치수단(35)의 래치소자(35-1 내지 35-M)에 연결하고 그 나머지들은 메모리수단(36)에 직접 접속함을 특징으로 하는 메모리 제어회로.
제5항에 있어서, 상기 패러랠/시리얼 변환수단(37)은 메모리 수단(36)과 패러랠/시리얼 변환제어수단(32) 및 패러랠 재래치 수단(35)에 연결된 다수(M)의 패러랠 래치소자(37-1 내지 37-M)와, 메모리 수단(36)과 패러랠/시리얼 변환제어수단(32) 및 패러랠 래치수단(34)에 연결된 다수(N-M)의 패러랠 래치소자(37-(M+1 내지 37-N)로 구성됨을 특징으로 하는 메모리 제어회로.
제6항에 있어서, 상기 패러랠 시리얼 변환수단(37)은 상기 메모리수단(36)의 출력을 래치하고 나서 출력 인에이블 단자를 순서적으로 구동시켜 시리얼 출력단자를 오픈 접속 함을 특징으로 하는 메모리 제어회로.
제4항에 있어서, 상기 패러랠 재래치수단(35)은 출력 어드레스를 인가 어드레스 주기의 반주기 만큼 지연시키는 래치소자로 구성하는 것을 특징으로 하는 메모리 제어회로.
제1항 또는 제2항에 있어서, 상기 패러랠 래치제어수단(31) 및 패러랠/시리얼 변환제어수단(32)은 입력 어드레스중 하위 비트의 어드레스를 기본 동작 클럭으로 이용하는 것을 특징으로 하는 메모리 제어회로.