JP2002185438A - Ｃｒｃ演算装置 - Google Patents
Ｃｒｃ演算装置Info
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- JP2002185438A JP2002185438A JP2000376176A JP2000376176A JP2002185438A JP 2002185438 A JP2002185438 A JP 2002185438A JP 2000376176 A JP2000376176 A JP 2000376176A JP 2000376176 A JP2000376176 A JP 2000376176A JP 2002185438 A JP2002185438 A JP 2002185438A
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Abstract
(57)【要約】
【課題】 ＲＯＭを使用せずに小さい回路規模で高速に
ＣＲＣ演算ができるようにする。 【解決手段】 外部から入力される入力データの途中Ｃ
ＲＣを計算する途中ＣＲＣ計算回路６と、入力データの
終端のデータに対して終端ＣＲＣを計算する終端ＣＲＣ
計算回路７と、途中ＣＲＣ計算回路６の計算結果を記憶
する演算結果記憶手段３とを備えている。途中ＣＲＣ計
算回路６は演算結果記憶手段３の出力と次の入力データ
とを用いて次の途中ＣＲＣを計算し、終端ＣＲＣ計算回
路７は演算結果記憶手段３の出力と終端のデータとを用
いて終端ＣＲＣを計算し、終端ＣＲＣ計算回路７の出力
を出力手段４から外部へ出力する。
ＣＲＣ演算ができるようにする。 【解決手段】 外部から入力される入力データの途中Ｃ
ＲＣを計算する途中ＣＲＣ計算回路６と、入力データの
終端のデータに対して終端ＣＲＣを計算する終端ＣＲＣ
計算回路７と、途中ＣＲＣ計算回路６の計算結果を記憶
する演算結果記憶手段３とを備えている。途中ＣＲＣ計
算回路６は演算結果記憶手段３の出力と次の入力データ
とを用いて次の途中ＣＲＣを計算し、終端ＣＲＣ計算回
路７は演算結果記憶手段３の出力と終端のデータとを用
いて終端ＣＲＣを計算し、終端ＣＲＣ計算回路７の出力
を出力手段４から外部へ出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＡＴＭ（Asynchro
nous Transfer Mode）データのような８ビットの倍数の
入力データに対してＣＲＣ演算を行うＣＲＣ演算装置に
関するものである。
nous Transfer Mode）データのような８ビットの倍数の
入力データに対してＣＲＣ演算を行うＣＲＣ演算装置に
関するものである。
【０００２】
【従来の技術】従来、この種の装置としては、例えば特
開平7-212246号公報に記載されたＣＲＣチェック方式が
あった。図７は前記公報に記載されたＣＲＣ演算装置の
構成を示すブロック図である。
開平7-212246号公報に記載されたＣＲＣチェック方式が
あった。図７は前記公報に記載されたＣＲＣ演算装置の
構成を示すブロック図である。
【０００３】図７に示すＣＲＣ演算装置は、互いにＣＰ
Ｕバス32に接続されたＣＰＵ31、ＲＡＭ33、ＲＯＭ34、
およびＩ／Ｏ（入出力装置）35から構成されている。Ｃ
ＰＵ31は、このＣＲＣ演算装置の各部を制御するととも
にＣＲＣ演算を実行する。ＲＡＭ33はＣＰＵ31の使用す
るプログラム等を格納する。ＲＯＭ34はＣＲＣ演算結果
のデータを格納している。Ｉ／Ｏ35は装置に対するデー
タの入出力を行う。
Ｕバス32に接続されたＣＰＵ31、ＲＡＭ33、ＲＯＭ34、
およびＩ／Ｏ（入出力装置）35から構成されている。Ｃ
ＰＵ31は、このＣＲＣ演算装置の各部を制御するととも
にＣＲＣ演算を実行する。ＲＡＭ33はＣＰＵ31の使用す
るプログラム等を格納する。ＲＯＭ34はＣＲＣ演算結果
のデータを格納している。Ｉ／Ｏ35は装置に対するデー
タの入出力を行う。
【０００４】以上のように構成されたＣＲＣ演算装置に
ついて、以下にその動作を説明する。
ついて、以下にその動作を説明する。
【０００５】いま、図７の装置において、ＣＲＣ演算を
行うべきデータの伝送のフレームが２５６ビット（３２
バイト）であって、最終の６ビットがＣＲＣデータとな
るものとする。ＣＲＣ検出の生成多項式は （Ｘ6＋Ｘ4＋Ｘ3＋１） …式［１］ である。
行うべきデータの伝送のフレームが２５６ビット（３２
バイト）であって、最終の６ビットがＣＲＣデータとな
るものとする。ＣＲＣ検出の生成多項式は （Ｘ6＋Ｘ4＋Ｘ3＋１） …式［１］ である。
【０００６】受信側でのＣＲＣチェックは、第１ビット
から第２５０ビットまでを前記式［１］の生成多項式で
算出し、その値と第２５１ビットから第２５６ビットま
での６ビットと比較して、一致していればデータ伝送が
正常に行われたものとする。また送信側では、逆に、第
１ビットから第２５０ビットまでのＣＲＣデータを前記
式［１］の生成多項式で算出し、その値を第２５１ビッ
トから第２５６ビットに付加して送信する。
から第２５０ビットまでを前記式［１］の生成多項式で
算出し、その値と第２５１ビットから第２５６ビットま
での６ビットと比較して、一致していればデータ伝送が
正常に行われたものとする。また送信側では、逆に、第
１ビットから第２５０ビットまでのＣＲＣデータを前記
式［１］の生成多項式で算出し、その値を第２５１ビッ
トから第２５６ビットに付加して送信する。
【０００７】図７の装置において、ＣＲＣ演算は次の手
順〜によって行われる。 ：ＣＲＣチェックデータは、予め計算した値を２
14（ＣＲＣビット長＋入力データ長＝６＋９＝１４）の
１６ｋ＋２５６バイトのデータとしてＲＯＭ34に持つも
のとする。
順〜によって行われる。 ：ＣＲＣチェックデータは、予め計算した値を２
14（ＣＲＣビット長＋入力データ長＝６＋９＝１４）の
１６ｋ＋２５６バイトのデータとしてＲＯＭ34に持つも
のとする。
【０００８】：ＣＲＣチェックの方法は、第１ビット
から第２４８ビットまでの３１バイトについては、前回
のＣＲＣチェックデータ（初期値は“０”とする）と、
受信または送信データ１バイトでアドレスを作成し、そ
のアドレスによって、ＲＯＭテーブルを参照して、ＣＲ
Ｃチェックデータを選出する。
から第２４８ビットまでの３１バイトについては、前回
のＣＲＣチェックデータ（初期値は“０”とする）と、
受信または送信データ１バイトでアドレスを作成し、そ
のアドレスによって、ＲＯＭテーブルを参照して、ＣＲ
Ｃチェックデータを選出する。
【０００９】：第２４９ビットおよび第２５０ビット
に対しては、第２４９ビット、第２５０ビットの入力デ
ータと、その前の段階までに選出されたＣＲＣチェック
データとでアドレスを作成して、そのアドレスによっ
て、ＲＯＭテーブルを参照して、ＣＲＣチェックデータ
を選出する。
に対しては、第２４９ビット、第２５０ビットの入力デ
ータと、その前の段階までに選出されたＣＲＣチェック
データとでアドレスを作成して、そのアドレスによっ
て、ＲＯＭテーブルを参照して、ＣＲＣチェックデータ
を選出する。
【００１０】この従来例のＣＲＣチェック方式では、上
述したような手順によって、送信側ではＣＲＣチェック
データを作成し付加して送信する。また、受信側ではＣ
ＲＣチェックデータを作成し、受信したＣＲＣチェック
データと比較してＣＲＣチェックを行うことができる。
述したような手順によって、送信側ではＣＲＣチェック
データを作成し付加して送信する。また、受信側ではＣ
ＲＣチェックデータを作成し、受信したＣＲＣチェック
データと比較してＣＲＣチェックを行うことができる。
【００１１】
【発明が解決しようとする課題】しかし上記の従来の構
成では、入力データの単位が３２ビット、ＣＲＣチェッ
クデータが３２ビットの場合、ＲＯＭ34のテーブルが２
32+32＝２64＝１８×１０18のアドレス空間が必要にな
り、実現が困難である。また、ＣＰＵ31がＲＯＭ34から
読み出したデータと次のデータの結合を毎回行う必要が
あり、ＣＰＵ31の処理に時間がかかるという問題があっ
た。さらに、作成したＣＲＣ演算用ＲＯＭ34の結果をす
べて確認する必要もあった。
成では、入力データの単位が３２ビット、ＣＲＣチェッ
クデータが３２ビットの場合、ＲＯＭ34のテーブルが２
32+32＝２64＝１８×１０18のアドレス空間が必要にな
り、実現が困難である。また、ＣＰＵ31がＲＯＭ34から
読み出したデータと次のデータの結合を毎回行う必要が
あり、ＣＰＵ31の処理に時間がかかるという問題があっ
た。さらに、作成したＣＲＣ演算用ＲＯＭ34の結果をす
べて確認する必要もあった。
【００１２】本発明はこのような問題を解決するために
なされたもので、ＲＯＭを使用せずに小さい回路規模で
高速にＣＲＣ演算を行うことが出来るＣＲＣ演算装置を
提供することを目的とする。
なされたもので、ＲＯＭを使用せずに小さい回路規模で
高速にＣＲＣ演算を行うことが出来るＣＲＣ演算装置を
提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明のＣＲＣ演算装置
は、所定の第１の長さを有する入力データに対して生成
多項式によってＣＲＣ演算を行うＣＲＣ演算装置であっ
て、前記入力データに対して所定の第２の長さ単位で途
中ＣＲＣを計算する途中ＣＲＣ演算手段と、前記入力デ
ータにおける前記第１の長さの終端のデータに対して終
端ＣＲＣを計算する終端ＣＲＣ演算手段と、前記途中Ｃ
ＲＣ演算手段の計算結果を記憶する演算結果記憶手段と
を備え、前記途中ＣＲＣ演算手段は前記演算結果記憶手
段の出力と次の第２の長さのデータとを用いて次の途中
ＣＲＣを計算し、前記終端ＣＲＣ演算手段は前記演算結
果記憶手段の出力と前記第１の長さの終端のデータとを
用いて終端ＣＲＣを計算することを特徴とするものであ
る。この構成により、ＲＯＭを使用せずに小さい回路規
模で高速にＣＲＣ演算を行うことが可能となる。
は、所定の第１の長さを有する入力データに対して生成
多項式によってＣＲＣ演算を行うＣＲＣ演算装置であっ
て、前記入力データに対して所定の第２の長さ単位で途
中ＣＲＣを計算する途中ＣＲＣ演算手段と、前記入力デ
ータにおける前記第１の長さの終端のデータに対して終
端ＣＲＣを計算する終端ＣＲＣ演算手段と、前記途中Ｃ
ＲＣ演算手段の計算結果を記憶する演算結果記憶手段と
を備え、前記途中ＣＲＣ演算手段は前記演算結果記憶手
段の出力と次の第２の長さのデータとを用いて次の途中
ＣＲＣを計算し、前記終端ＣＲＣ演算手段は前記演算結
果記憶手段の出力と前記第１の長さの終端のデータとを
用いて終端ＣＲＣを計算することを特徴とするものであ
る。この構成により、ＲＯＭを使用せずに小さい回路規
模で高速にＣＲＣ演算を行うことが可能となる。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。 （第１の実施の形態）
て、図面を参照しながら説明する。 （第１の実施の形態）
【００１５】図１は本発明の第１の実施の形態における
ＣＲＣ演算装置の構成図を示すブロック図ある。このＣ
ＲＣ演算装置は、入力データ記憶手段１と、ＣＲＣ演算
手段２と、演算結果記憶手段３と、出力手段４と、制御
手段（ＣＰＵ）５とを備えている。そして、ＣＲＣ演算
手段２は、途中ＣＲＣ演算回路６と、終端ＣＲＣ演算回
路７とを備えている。
ＣＲＣ演算装置の構成図を示すブロック図ある。このＣ
ＲＣ演算装置は、入力データ記憶手段１と、ＣＲＣ演算
手段２と、演算結果記憶手段３と、出力手段４と、制御
手段（ＣＰＵ）５とを備えている。そして、ＣＲＣ演算
手段２は、途中ＣＲＣ演算回路６と、終端ＣＲＣ演算回
路７とを備えている。
【００１６】入力データ記憶手段１は外部から入力され
るデータを記憶する。ＣＲＣ演算手段２は、入力データ
記憶手段１から読み出されたデータおよび演算結果記憶
手段３から読み出されたデータのＣＲＣ演算を行う。Ｃ
ＲＣ演算手段２内の途中ＣＲＣ演算回路６は、ＣＲＣ演
算の過程でＣＲＣ計算を行う。また、ＣＲＣ演算手段２
内の終端ＣＲＣ演算回路７は、ＣＲＣ演算の最後にＣＲ
Ｃ計算を行う。演算結果記憶手段３は、途中ＣＲＣ演算
回路６の計算結果を記憶する。出力手段４は終端ＣＲＣ
演算回路７の計算結果を外部へ出力する。制御手段５は
ＣＲＣ演算装置全体の動作を制御する。
るデータを記憶する。ＣＲＣ演算手段２は、入力データ
記憶手段１から読み出されたデータおよび演算結果記憶
手段３から読み出されたデータのＣＲＣ演算を行う。Ｃ
ＲＣ演算手段２内の途中ＣＲＣ演算回路６は、ＣＲＣ演
算の過程でＣＲＣ計算を行う。また、ＣＲＣ演算手段２
内の終端ＣＲＣ演算回路７は、ＣＲＣ演算の最後にＣＲ
Ｃ計算を行う。演算結果記憶手段３は、途中ＣＲＣ演算
回路６の計算結果を記憶する。出力手段４は終端ＣＲＣ
演算回路７の計算結果を外部へ出力する。制御手段５は
ＣＲＣ演算装置全体の動作を制御する。
【００１７】以上のように構成されたＣＲＣ演算装置に
ついて、以下にその動作を説明する。
ついて、以下にその動作を説明する。
【００１８】最初にＣＲＣ演算手段２の内部構成につい
て説明する。ここでは、例として前記式［１］の生成多
項式について、図２に示す一般的なＣＲＣ演算回路を使
用して説明する。
て説明する。ここでは、例として前記式［１］の生成多
項式について、図２に示す一般的なＣＲＣ演算回路を使
用して説明する。
【００１９】このＣＲＣ演算回路は、縦続接続された第
１の排他的論理和回路（以下、ＥＸ−ＯＲ回路）219、
第１乃至第３のフリップフロップ（以下、ＦＦ）216乃
至214、第２のＥＸ−ＯＲ回路218、第４のＦＦ213、第
３のＥＸ−ＯＲ回路217、第５乃至第６のＦＦ212乃至21
1を備えている。
１の排他的論理和回路（以下、ＥＸ−ＯＲ回路）219、
第１乃至第３のフリップフロップ（以下、ＦＦ）216乃
至214、第２のＥＸ−ＯＲ回路218、第４のＦＦ213、第
３のＥＸ−ＯＲ回路217、第５乃至第６のＦＦ212乃至21
1を備えている。
【００２０】第１のＥＸ−ＯＲ回路219には入力バス21
と出力バスとが接続され、入力データと出力データの排
他的論理和がバス29から第１のＦＦ216に入力される。
次に、第１のＦＦ216の出力データがバス28から第２の
ＦＦ215に入力され、その出力データがバス27から第３
のＦＦ214に入力され、さらに、その出力データがバス2
6から第２のＥＸ−ＯＲ218に入力される。第２のＥＸ−
ＯＲ218には出力バス210上のデータも入力され、それら
の排他的論理和がバス25から第４のＦＦ213に入力され
る。次に、第４のＦＦ213の出力データがバス24から第
３のＥＸ−ＯＲ回路217に入力される。第３のＥＸ−Ｏ
Ｒ回路217には出力バス210上のデータも入力され、それ
らの排他的論理和がバス23から第５のＦＦ212に入力さ
れる。そして、第５のＦＦ212の出力データがバス22か
ら第６のＦＦ211に入力され、その出力データが出力バ
ス210に出力される。ここで、バス28、27、26、24、2
2、210上のデータをそれぞれY0、Y1、Y2、Y3、Y4、Y5と
する。
と出力バスとが接続され、入力データと出力データの排
他的論理和がバス29から第１のＦＦ216に入力される。
次に、第１のＦＦ216の出力データがバス28から第２の
ＦＦ215に入力され、その出力データがバス27から第３
のＦＦ214に入力され、さらに、その出力データがバス2
6から第２のＥＸ−ＯＲ218に入力される。第２のＥＸ−
ＯＲ218には出力バス210上のデータも入力され、それら
の排他的論理和がバス25から第４のＦＦ213に入力され
る。次に、第４のＦＦ213の出力データがバス24から第
３のＥＸ−ＯＲ回路217に入力される。第３のＥＸ−Ｏ
Ｒ回路217には出力バス210上のデータも入力され、それ
らの排他的論理和がバス23から第５のＦＦ212に入力さ
れる。そして、第５のＦＦ212の出力データがバス22か
ら第６のＦＦ211に入力され、その出力データが出力バ
ス210に出力される。ここで、バス28、27、26、24、2
2、210上のデータをそれぞれY0、Y1、Y2、Y3、Y4、Y5と
する。
【００２１】このＣＲＣ演算回路では、入力データを１
ビットずつ入力していき、ＣＲＣ演算対象であるデータ
ビットが第６のＦＦ211まで抜けた時の｛Y5，Y4，Y3，Y
2，Y1，Y0｝の出力が生成されたＣＲＣのチェックデー
タになる。このＣＲＣ演算装置にデータが未入力の場合
ＣＲＣチェックデータは｛０，０，０，０，０，０｝で
ある。このＣＲＣ演算装置に１ビットのデータａ0が入
力された場合ＣＲＣのチェックデータは｛０，０，０，
０，０，a0｝であり、次の１ビットのデータa1が入力さ
れた場合ＣＲＣのチェックデータは｛０，０，０，０，
a0，a1｝である。以後、入力するビット数がわかればそ
の時のＣＲＣのチェックデータの各ビットの値は式で表
わすことが出来る。例えば７番目のデータa6まで入力さ
れたときのＣＲＣのチェックデータは｛a1，a0＋a2，a0
＋a3，a4，a5，a0＋a6｝となる。ここで、“＋"は排他
的論理和（ＥＸ−ＯＲ）である。
ビットずつ入力していき、ＣＲＣ演算対象であるデータ
ビットが第６のＦＦ211まで抜けた時の｛Y5，Y4，Y3，Y
2，Y1，Y0｝の出力が生成されたＣＲＣのチェックデー
タになる。このＣＲＣ演算装置にデータが未入力の場合
ＣＲＣチェックデータは｛０，０，０，０，０，０｝で
ある。このＣＲＣ演算装置に１ビットのデータａ0が入
力された場合ＣＲＣのチェックデータは｛０，０，０，
０，０，a0｝であり、次の１ビットのデータa1が入力さ
れた場合ＣＲＣのチェックデータは｛０，０，０，０，
a0，a1｝である。以後、入力するビット数がわかればそ
の時のＣＲＣのチェックデータの各ビットの値は式で表
わすことが出来る。例えば７番目のデータa6まで入力さ
れたときのＣＲＣのチェックデータは｛a1，a0＋a2，a0
＋a3，a4，a5，a0＋a6｝となる。ここで、“＋"は排他
的論理和（ＥＸ−ＯＲ）である。
【００２２】この各ビット毎の式を回路で構成したのが
途中ＣＲＣ演算回路６である。途中ＣＲＣ演算回路６の
構成を図３に示す。途中ＣＲＣ演算回路６は、Y5のＣＲ
Ｃ１算回路41、Y4の途中計算回路42、Y3のＣＲＣ計算回
路43、Y2のＣＲＣ計算回路44、Y1のＣＲＣ計算回路45、
およびY0のＣＲＣ計算回路46を備えている。
途中ＣＲＣ演算回路６である。途中ＣＲＣ演算回路６の
構成を図３に示す。途中ＣＲＣ演算回路６は、Y5のＣＲ
Ｃ１算回路41、Y4の途中計算回路42、Y3のＣＲＣ計算回
路43、Y2のＣＲＣ計算回路44、Y1のＣＲＣ計算回路45、
およびY0のＣＲＣ計算回路46を備えている。
【００２３】図３はa0〜a6まで入力された状態における
各計算回路の計算式を表している。この時、Y5のＣＲＣ
計算回路41、Y4の途中計算回路42、Y3のＣＲＣ計算回路
43、Y2のＣＲＣ計算回路44、Y1のＣＲＣ計算回路45、Y0
のＣＲＣ計算回路46は、それぞれ、 Y5＝ａ1 …式［２］ Y4＝a0＋a2 …式［３］ Y3＝a0＋a3 …式［４］ Y2＝ａ4 …式［５］ Y1＝a5 …式［６］ Y0＝a0＋a6 …式［７］ の計算を行い、その結果を出力する。Y0〜Y5は計算され
たＣＲＣのチェックデータとなる。
各計算回路の計算式を表している。この時、Y5のＣＲＣ
計算回路41、Y4の途中計算回路42、Y3のＣＲＣ計算回路
43、Y2のＣＲＣ計算回路44、Y1のＣＲＣ計算回路45、Y0
のＣＲＣ計算回路46は、それぞれ、 Y5＝ａ1 …式［２］ Y4＝a0＋a2 …式［３］ Y3＝a0＋a3 …式［４］ Y2＝ａ4 …式［５］ Y1＝a5 …式［６］ Y0＝a0＋a6 …式［７］ の計算を行い、その結果を出力する。Y0〜Y5は計算され
たＣＲＣのチェックデータとなる。
【００２４】図３と図２とを比較すると同じ入力に対す
るＣＲＣチェックデータは同じ結果が得られることが分
かる。ただし、最後のデータを入力する場合にはＣＲＣ
演算回路を変える必要がある。図２のＣＲＣ演算回路に
対してa0〜a6をデータ入力すると、a6はバス28上にあ
る。しかし、入力データがa0〜a6のみだとすると、ＣＲ
Ｃ演算が終わった時点ではa6は出力バス210上になけれ
ならない。この状態の演算を終端ＣＲＣ演算回路７で行
う。
るＣＲＣチェックデータは同じ結果が得られることが分
かる。ただし、最後のデータを入力する場合にはＣＲＣ
演算回路を変える必要がある。図２のＣＲＣ演算回路に
対してa0〜a6をデータ入力すると、a6はバス28上にあ
る。しかし、入力データがa0〜a6のみだとすると、ＣＲ
Ｃ演算が終わった時点ではa6は出力バス210上になけれ
ならない。この状態の演算を終端ＣＲＣ演算回路７で行
う。
【００２５】終端ＣＲＣ演算回路７の構成を図４に示
す。終端ＣＲＣ演算回路７は、Y5のＣＲＣ計算回路51、
Y4の途中計算回路52、Y3のＣＲＣ計算回路53、Y2のＣＲ
Ｃ計算回路54、Y1のＣＲＣ計算回路55、およびY0のＣＲ
Ｃ計算回路56を備えている。
す。終端ＣＲＣ演算回路７は、Y5のＣＲＣ計算回路51、
Y4の途中計算回路52、Y3のＣＲＣ計算回路53、Y2のＣＲ
Ｃ計算回路54、Y1のＣＲＣ計算回路55、およびY0のＣＲ
Ｃ計算回路56を備えている。
【００２６】入力データがa0〜a6のみの場合、Y5のＣＲ
Ｃ計算回路51、Y4のＣＲＣ計算回路52、Y3のＣＲＣ計算
回路53、Y2のＣＲＣ計算回路54、Y1のＣＲＣ計算回路5
5、Y0のＣＲＣ計算回路56は、それぞれ、 Y5＝a6＋a4＋a3＋a2＋a0 …式［８］ Y4＝a5＋a4＋a3＋a1＋a0 …式［９］ Y3＝a5＋a3＋a1＋a0 …式［１０］ Y2＝a3＋a1＋a0 …式［１１］ Y1＝a4＋a2＋a1＋a0 …式［１２］ Y0＝a5＋a3＋a2＋a1 …式［１３］ の計算を行い、その結果を出力する。これらの式は図２
でa0〜a6のデータを入力してＣＲＣ演算を行った場合に
得られる式と同じである。
Ｃ計算回路51、Y4のＣＲＣ計算回路52、Y3のＣＲＣ計算
回路53、Y2のＣＲＣ計算回路54、Y1のＣＲＣ計算回路5
5、Y0のＣＲＣ計算回路56は、それぞれ、 Y5＝a6＋a4＋a3＋a2＋a0 …式［８］ Y4＝a5＋a4＋a3＋a1＋a0 …式［９］ Y3＝a5＋a3＋a1＋a0 …式［１０］ Y2＝a3＋a1＋a0 …式［１１］ Y1＝a4＋a2＋a1＋a0 …式［１２］ Y0＝a5＋a3＋a2＋a1 …式［１３］ の計算を行い、その結果を出力する。これらの式は図２
でa0〜a6のデータを入力してＣＲＣ演算を行った場合に
得られる式と同じである。
【００２７】以上の動作をするＣＲＣ演算手段２とその
他の手段とから構成されるＣＲＣ演算装置の動作を図５
を参照しながら、以下に説明する。ここでは、例として
入力されるデータのビット幅を３２ビット、データ長を
１６０ビット、ＣＲＣ演算を行うための生成多項式を Ｘ32＋Ｘ26＋Ｘ23＋Ｘ22＋Ｘ16＋Ｘ12＋Ｘ11＋Ｘ10＋Ｘ8＋Ｘ7＋Ｘ5＋Ｘ4＋Ｘ 2 ＋Ｘ1＋１…式［１４］ とする。
他の手段とから構成されるＣＲＣ演算装置の動作を図５
を参照しながら、以下に説明する。ここでは、例として
入力されるデータのビット幅を３２ビット、データ長を
１６０ビット、ＣＲＣ演算を行うための生成多項式を Ｘ32＋Ｘ26＋Ｘ23＋Ｘ22＋Ｘ16＋Ｘ12＋Ｘ11＋Ｘ10＋Ｘ8＋Ｘ7＋Ｘ5＋Ｘ4＋Ｘ 2 ＋Ｘ1＋１…式［１４］ とする。
【００２８】〈ＣＲＣ演算動作〉 （１）まず制御手段５はＣＲＣ演算手段２内の途中ＣＲ
Ｃ演算回路６と終端ＣＲＣ演算回路７、演算結果記憶手
段３の内部のＦＦを初期化する。１６０ビットの“０”
データを３２ビットずつ入力すると５回で入力が完了す
る。
Ｃ演算回路６と終端ＣＲＣ演算回路７、演算結果記憶手
段３の内部のＦＦを初期化する。１６０ビットの“０”
データを３２ビットずつ入力すると５回で入力が完了す
る。
【００２９】（２）外部から最初の３２ビットのデータ
Ａが入力されると、入力データ記憶手段１はデータＡを
記憶する。記憶されたデータＡはＣＲＣ演算手段２内に
入力され、途中ＣＲＣ演算回路６でＣＲＣ演算が行わ
れ、この結果Ａ’が演算結果記憶手段３の入力まで到達
する。
Ａが入力されると、入力データ記憶手段１はデータＡを
記憶する。記憶されたデータＡはＣＲＣ演算手段２内に
入力され、途中ＣＲＣ演算回路６でＣＲＣ演算が行わ
れ、この結果Ａ’が演算結果記憶手段３の入力まで到達
する。
【００３０】（３）次の３２ビットのデータＢが入力さ
れると、入力データ記憶手段１はデータＢを記憶する。
また、演算結果記憶手段３はＣＲＣ演算結果Ａ’を記憶
する。記憶されたデータＢとデータＡ’はＣＲＣ演算手
段２内に入力され、途中ＣＲＣ演算回路６でＣＲＣ演算
が行われ、この結果Ｂ’が演算結果記憶手段３の入力ま
で到達する。
れると、入力データ記憶手段１はデータＢを記憶する。
また、演算結果記憶手段３はＣＲＣ演算結果Ａ’を記憶
する。記憶されたデータＢとデータＡ’はＣＲＣ演算手
段２内に入力され、途中ＣＲＣ演算回路６でＣＲＣ演算
が行われ、この結果Ｂ’が演算結果記憶手段３の入力ま
で到達する。
【００３１】（４）次の３２ビットのデータＣが入力さ
れると、入力データ記憶手段１はデータＣを記憶する。
また、演算結果記憶手段３はＣＲＣ演算結果Ｂ’を記憶
する。記憶されたデータＣとデータＢ’はＣＲＣ演算手
段２内に入力され、途中ＣＲＣ演算回路６でＣＲＣ演算
が行われ、この結果Ｃ’が演算結果記憶手段３の入力ま
で到達する。
れると、入力データ記憶手段１はデータＣを記憶する。
また、演算結果記憶手段３はＣＲＣ演算結果Ｂ’を記憶
する。記憶されたデータＣとデータＢ’はＣＲＣ演算手
段２内に入力され、途中ＣＲＣ演算回路６でＣＲＣ演算
が行われ、この結果Ｃ’が演算結果記憶手段３の入力ま
で到達する。
【００３２】（５）次の３２ビットのデータＤが入力さ
れると、入力データ記憶手段１はデータＤを記憶する。
また、演算結果記憶手段３はＣＲＣ演算結果Ｃ’を記憶
する。記憶されたデータＤとデータＣ’はＣＲＣ演算手
段２内に入力され、途中ＣＲＣ演算回路６でＣＲＣ演算
が行われ、この結果Ｄ’が演算結果記憶手段３の入力ま
で到達する。
れると、入力データ記憶手段１はデータＤを記憶する。
また、演算結果記憶手段３はＣＲＣ演算結果Ｃ’を記憶
する。記憶されたデータＤとデータＣ’はＣＲＣ演算手
段２内に入力され、途中ＣＲＣ演算回路６でＣＲＣ演算
が行われ、この結果Ｄ’が演算結果記憶手段３の入力ま
で到達する。
【００３３】（６）最後の３２ビットのデータＥが入力
されると、入力データ記憶手段１はデータＥを記憶す
る。また、演算結果記憶手段３はＣＲＣ演算結果Ｄ’を
記憶する。記憶されたデータＥとデータＤ’はＣＲＣ演
算手段２内に入力されるが、最後のデータが入力される
と、終端ＣＲＣ演算回路７でＣＲＣ演算が行われ、この
結果Ｅ''が出力手段４まで到達する。Ｅ''はこのまま出
力手段４から出力される。
されると、入力データ記憶手段１はデータＥを記憶す
る。また、演算結果記憶手段３はＣＲＣ演算結果Ｄ’を
記憶する。記憶されたデータＥとデータＤ’はＣＲＣ演
算手段２内に入力されるが、最後のデータが入力される
と、終端ＣＲＣ演算回路７でＣＲＣ演算が行われ、この
結果Ｅ''が出力手段４まで到達する。Ｅ''はこのまま出
力手段４から出力される。
【００３４】＜送信側でＣＲＣチェックデータを付加す
る場合＞出力手段４から出力されたＣＲＣチェックデー
タをデータに付加して、送信を行う。
る場合＞出力手段４から出力されたＣＲＣチェックデー
タをデータに付加して、送信を行う。
【００３５】＜受信側で受信したＣＲＣチェックデータ
をチェックする場合＞出力手段４から出力されたＣＲＣ
チェックデータと、受信したＣＲＣチェックデータとを
比較して、一致していたら受信したデータは正しいと判
断し、異なっていたら受信したデータには誤りがあると
判断する。
をチェックする場合＞出力手段４から出力されたＣＲＣ
チェックデータと、受信したＣＲＣチェックデータとを
比較して、一致していたら受信したデータは正しいと判
断し、異なっていたら受信したデータには誤りがあると
判断する。
【００３６】このように、本発明の第１の実施の形態に
よれば、途中ＣＲＣ計算回路６と終端ＣＲＣ計算回路７
とを有するＣＲＣ演算手段２と、途中ＣＲＣ計算回路６
の計算結果を記憶する演算結果記憶手段３とを備え、途
中ＣＲＣ計算回路６は演算結果記憶手段３の出力と次の
入力データとを用いて次の途中ＣＲＣを計算し、終端Ｃ
ＲＣ計算回路７は演算結果記憶手段３の出力と終端のデ
ータとを用いて終端ＣＲＣを計算するように構成したこ
とにより、ＲＯＭを使用せずに小さい回路規模で高速に
ＣＲＣ演算を行うことができるものである。
よれば、途中ＣＲＣ計算回路６と終端ＣＲＣ計算回路７
とを有するＣＲＣ演算手段２と、途中ＣＲＣ計算回路６
の計算結果を記憶する演算結果記憶手段３とを備え、途
中ＣＲＣ計算回路６は演算結果記憶手段３の出力と次の
入力データとを用いて次の途中ＣＲＣを計算し、終端Ｃ
ＲＣ計算回路７は演算結果記憶手段３の出力と終端のデ
ータとを用いて終端ＣＲＣを計算するように構成したこ
とにより、ＲＯＭを使用せずに小さい回路規模で高速に
ＣＲＣ演算を行うことができるものである。
【００３７】（第２の実施の形態）第１の実施の形態の
ＣＲＣ演算装置は、入力データが３２ビットで割り切れ
る場合の構成例であった。ＡＴＭのデータは８ビット単
位であるため、３２ビットで割り切れるとは限らない。
そこで、本発明の第２の実施の形態では、入力データの
ビット数を３２で除算した剰余が８、１６、２４のいず
れかになることから、８ビット用、１６ビット用、２４
ビット用の終端ＣＲＣ演算回路と、終端ＣＲＣ演算出力
選択回路とを付加し、適切な終端ＣＲＣ演算回路の出力
を選択するように構成した。
ＣＲＣ演算装置は、入力データが３２ビットで割り切れ
る場合の構成例であった。ＡＴＭのデータは８ビット単
位であるため、３２ビットで割り切れるとは限らない。
そこで、本発明の第２の実施の形態では、入力データの
ビット数を３２で除算した剰余が８、１６、２４のいず
れかになることから、８ビット用、１６ビット用、２４
ビット用の終端ＣＲＣ演算回路と、終端ＣＲＣ演算出力
選択回路とを付加し、適切な終端ＣＲＣ演算回路の出力
を選択するように構成した。
【００３８】図７は、本発明の第２の実施の形態におけ
るＣＲＣ演算装置の構成を示す図である。この図におい
て、図１と同一または対応する構成要素には図１で使用
した符号と同一の符号を付した。
るＣＲＣ演算装置の構成を示す図である。この図におい
て、図１と同一または対応する構成要素には図１で使用
した符号と同一の符号を付した。
【００３９】このＣＲＣ演算装置は、入力データ記憶手
段１と、ＣＲＣ演算手段２と、演算結果記憶手段３と、
出力手段４と、制御手段（ＣＰＵ）５と、終端ＣＲＣ演
算出力選択回路11とを備えている。そして、ＣＲＣ演算
手段２は、途中ＣＲＣ演算回路６と、終端ＣＲＣ演算回
路７と、８ビット用終端ＣＲＣ演算回路８と、１６ビッ
ト用終端ＣＲＣ演算回路９と、２４ビット用終端ＣＲＣ
演算回路10とを備えている。
段１と、ＣＲＣ演算手段２と、演算結果記憶手段３と、
出力手段４と、制御手段（ＣＰＵ）５と、終端ＣＲＣ演
算出力選択回路11とを備えている。そして、ＣＲＣ演算
手段２は、途中ＣＲＣ演算回路６と、終端ＣＲＣ演算回
路７と、８ビット用終端ＣＲＣ演算回路８と、１６ビッ
ト用終端ＣＲＣ演算回路９と、２４ビット用終端ＣＲＣ
演算回路10とを備えている。
【００４０】このＣＲＣ演算装置において、入力データ
記憶手段１、演算結果記憶手段３、出力手段４、制御手
段（ＣＰＵ）５、途中ＣＲＣ演算回路６、および終端Ｃ
ＲＣ演算回路７は、それぞれ第１の実施の形態における
同名の構成要素と同じ構成と機能を有している。
記憶手段１、演算結果記憶手段３、出力手段４、制御手
段（ＣＰＵ）５、途中ＣＲＣ演算回路６、および終端Ｃ
ＲＣ演算回路７は、それぞれ第１の実施の形態における
同名の構成要素と同じ構成と機能を有している。
【００４１】８ビット用終端ＣＲＣ演算回路８は、入力
データのビット数を３２で除算した剰余が８のときに、
終端ＣＲＣを計算する。同様に、１６ビット用終端ＣＲ
Ｃ演算回路９は、入力データのビット数を３２で除算し
た剰余が１６のときに、終端ＣＲＣを計算し、２４ビッ
ト用終端ＣＲＣ演算回路10は、入力データのビット数を
３２で除算した剰余が２４のときに、終端ＣＲＣを計算
する。終端ＣＲＣ演算出力選択回路11は、上記（６）の
後で、終端ＣＲＣ演算回路７、８ビット用終端ＣＲＣ演
算回路８、１６ビット用終端ＣＲＣ演算回路９、または
２４ビット用終端ＣＲＣ演算回路10の出力の内いずれか
一つを選択して出力手段４へ送る。これ以外の構成要素
の動作は第１の実施の形態と同じである。
データのビット数を３２で除算した剰余が８のときに、
終端ＣＲＣを計算する。同様に、１６ビット用終端ＣＲ
Ｃ演算回路９は、入力データのビット数を３２で除算し
た剰余が１６のときに、終端ＣＲＣを計算し、２４ビッ
ト用終端ＣＲＣ演算回路10は、入力データのビット数を
３２で除算した剰余が２４のときに、終端ＣＲＣを計算
する。終端ＣＲＣ演算出力選択回路11は、上記（６）の
後で、終端ＣＲＣ演算回路７、８ビット用終端ＣＲＣ演
算回路８、１６ビット用終端ＣＲＣ演算回路９、または
２４ビット用終端ＣＲＣ演算回路10の出力の内いずれか
一つを選択して出力手段４へ送る。これ以外の構成要素
の動作は第１の実施の形態と同じである。
【００４２】つまり、本発明の第２の実施の形態では、
入力データのビット数が３２で割り切れる場合には、第
１の実施の形態と同じく終端ＣＲＣ演算回路７の出力が
出力手段４から出力され、剰余が８または１６または２
４の場合には、それぞれ８ビット用終端ＣＲＣ演算回路
８の出力または１６ビット用終端ＣＲＣ演算回路９の出
力または２４ビット用終端ＣＲＣ演算回路10の出力が出
力手段４から出力されることになる。
入力データのビット数が３２で割り切れる場合には、第
１の実施の形態と同じく終端ＣＲＣ演算回路７の出力が
出力手段４から出力され、剰余が８または１６または２
４の場合には、それぞれ８ビット用終端ＣＲＣ演算回路
８の出力または１６ビット用終端ＣＲＣ演算回路９の出
力または２４ビット用終端ＣＲＣ演算回路10の出力が出
力手段４から出力されることになる。
【００４３】このように、本発明の第２の実施の形態に
よれば、第１の実施の形態に対して、８ビット用終端Ｃ
ＲＣ演算回路８、１６ビット用終端ＣＲＣ演算回路９、
および２４ビット用終端ＣＲＣ演算回路10をＣＲＣ演算
手段２に付加し、さらに、それらの出力を適切に選択す
る終端ＣＲＣ演算出力選択回路11を付加したことによ
り、ＲＯＭを使用せずに小さい回路規模で高速にＣＲＣ
演算を行うことができ、かつ入力データが３２で割り切
れない場合であっても、ＲＯＭを使用せずに小さい回路
規模で高速にＣＲＣ演算を行うことができる。
よれば、第１の実施の形態に対して、８ビット用終端Ｃ
ＲＣ演算回路８、１６ビット用終端ＣＲＣ演算回路９、
および２４ビット用終端ＣＲＣ演算回路10をＣＲＣ演算
手段２に付加し、さらに、それらの出力を適切に選択す
る終端ＣＲＣ演算出力選択回路11を付加したことによ
り、ＲＯＭを使用せずに小さい回路規模で高速にＣＲＣ
演算を行うことができ、かつ入力データが３２で割り切
れない場合であっても、ＲＯＭを使用せずに小さい回路
規模で高速にＣＲＣ演算を行うことができる。
【００４４】以上説明した本発明の実施の形態のＣＲＣ
演算装置は、移動体通信の移動機装置、基地局装置、無
線制御局装置、およびデジタル交換機装置などに用いる
ことができる。
演算装置は、移動体通信の移動機装置、基地局装置、無
線制御局装置、およびデジタル交換機装置などに用いる
ことができる。
【００４５】
【発明の効果】以上説明したように、本発明は、所定の
第１の長さを有する入力データに対して所定の第２の長
さ単位で途中ＣＲＣを計算する途中ＣＲＣ演算手段と、
前記入力データにおける前記第１の長さの終端のデータ
に対して終端ＣＲＣを計算する終端ＣＲＣ演算手段と、
前記途中ＣＲＣ演算手段の計算結果を記憶する演算結果
記憶手段とを備え、前記途中ＣＲＣ演算手段は前記演算
結果記憶手段の出力と次の第２の長さのデータとを用い
て次の途中ＣＲＣを計算し、前記終端ＣＲＣ演算手段は
前記演算結果記憶手段の出力と前記第１の長さの終端の
データとを用いて終端ＣＲＣを計算することにより、Ｒ
ＯＭを使用せずに小さい回路規模で高速にＣＲＣ演算を
行うことができるという優れた効果を有するＣＲＣ演算
装置を提供することができるものである。
第１の長さを有する入力データに対して所定の第２の長
さ単位で途中ＣＲＣを計算する途中ＣＲＣ演算手段と、
前記入力データにおける前記第１の長さの終端のデータ
に対して終端ＣＲＣを計算する終端ＣＲＣ演算手段と、
前記途中ＣＲＣ演算手段の計算結果を記憶する演算結果
記憶手段とを備え、前記途中ＣＲＣ演算手段は前記演算
結果記憶手段の出力と次の第２の長さのデータとを用い
て次の途中ＣＲＣを計算し、前記終端ＣＲＣ演算手段は
前記演算結果記憶手段の出力と前記第１の長さの終端の
データとを用いて終端ＣＲＣを計算することにより、Ｒ
ＯＭを使用せずに小さい回路規模で高速にＣＲＣ演算を
行うことができるという優れた効果を有するＣＲＣ演算
装置を提供することができるものである。
【図１】本発明の第１の実施の形態のＣＲＣ演算装置の
構成を示す図、
構成を示す図、
【図２】一般的なＣＲＣ演算回路の構成を示す図、
【図３】本発明の第１の実施の形態における途中ＣＲＣ
演算回路の構成を示す図、
演算回路の構成を示す図、
【図４】本発明の第１の実施の形態における終端ＣＲＣ
演算回路の構成を示す図、
演算回路の構成を示す図、
【図５】本発明の第１の実施の形態におけるＣＲＣ演算
の流れを示す図、
の流れを示す図、
【図６】本発明の第２の実施の形態のＣＲＣ演算装置の
構成を示す図、
構成を示す図、
【図７】従来のＣＲＣ演算装置の構成を示す図である。
１ 入力データ記憶手段 ２ ＣＲＣ演算手段 ３ 演算結果記憶手段 ４ 出力手段 ５ 制御手段 ６ 途中ＣＲＣ演算回路 ７ 終端ＣＲＣ演算回路 ８ ８ビット終端ＣＲＣ演算回路 ９ １６ビット終端ＣＲＣ演算回路 10 ２４ビット終端ＣＲＣ演算回路 11 終端ＣＲＣ演算出力選択回路
Claims (7)
- 【請求項１】 所定の第１の長さを有する入力データに
対して生成多項式によってＣＲＣ演算を行うＣＲＣ演算
装置であって、前記入力データに対して所定の第２の長
さ単位で途中ＣＲＣを計算する途中ＣＲＣ演算手段と、
前記入力データにおける前記第１の長さの終端のデータ
に対して終端ＣＲＣを計算する終端ＣＲＣ演算手段と、
前記途中ＣＲＣ演算手段の計算結果を記憶する演算結果
記憶手段とを備え、前記途中ＣＲＣ演算手段は前記演算
結果記憶手段の出力と次の第２の長さのデータとを用い
て次の途中ＣＲＣを計算し、前記終端ＣＲＣ演算手段は
前記演算結果記憶手段の出力と前記第１の長さの終端の
データとを用いて終端ＣＲＣを計算することを特徴とす
るＣＲＣ演算装置。 - 【請求項２】 前記終端ＣＲＣ演算手段は前記第２の長
さ単位でＣＲＣ計算を行うことを特徴とする請求項１記
載のＣＲＣ演算装置。 - 【請求項３】 前記第１の長さが前記第２の長さで割り
切れない場合に、その剰余に相当する長さを単位として
終端のＣＲＣ演算を行う終端ＣＲＣ演算手段を備えたこ
とを特徴とする請求項２記載のＣＲＣ演算装置。 - 【請求項４】 請求項１に記載のＣＲＣ演算装置を備え
たことを特徴とする移動体通信移動機装置。 - 【請求項５】 請求項１に記載のＣＲＣ演算装置を備え
たことを特徴とする移動体通信基地局装置。 - 【請求項６】 請求項１に記載のＣＲＣ演算装置を備え
たことを特徴とする移動体通信無線制御局装置。 - 【請求項７】 請求項１に記載のＣＲＣ演算装置を備え
たことを特徴とするデジタル交換機装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000376176A JP2002185438A (ja) | 2000-12-11 | 2000-12-11 | Ｃｒｃ演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000376176A JP2002185438A (ja) | 2000-12-11 | 2000-12-11 | Ｃｒｃ演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002185438A true JP2002185438A (ja) | 2002-06-28 |
Family
ID=18845076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000376176A Pending JP2002185438A (ja) | 2000-12-11 | 2000-12-11 | Ｃｒｃ演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002185438A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005208902A (ja) * | 2004-01-22 | 2005-08-04 | Fujitsu Ltd | データ保証制御装置 |
| US8352835B2 (en) | 2009-06-10 | 2013-01-08 | International Business Machines Corporation | Data verification using checksum sidefile |
| US8468423B2 (en) | 2011-09-01 | 2013-06-18 | International Business Machines Corporation | Data verification using checksum sidefile |
| WO2014115277A1 (ja) * | 2013-01-24 | 2014-07-31 | 株式会社日立製作所 | ストレージ装置およびストレージ装置制御方法 |
-
2000
- 2000-12-11 JP JP2000376176A patent/JP2002185438A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005208902A (ja) * | 2004-01-22 | 2005-08-04 | Fujitsu Ltd | データ保証制御装置 |
| JP4497940B2 (ja) * | 2004-01-22 | 2010-07-07 | 富士通株式会社 | データ保証制御装置 |
| US8352835B2 (en) | 2009-06-10 | 2013-01-08 | International Business Machines Corporation | Data verification using checksum sidefile |
| US8468423B2 (en) | 2011-09-01 | 2013-06-18 | International Business Machines Corporation | Data verification using checksum sidefile |
| US8473816B2 (en) | 2011-09-01 | 2013-06-25 | International Business Machines Corporation | Data verification using checksum sidefile |
| WO2014115277A1 (ja) * | 2013-01-24 | 2014-07-31 | 株式会社日立製作所 | ストレージ装置およびストレージ装置制御方法 |
| JP6046750B2 (ja) * | 2013-01-24 | 2016-12-21 | 株式会社日立製作所 | ストレージ装置およびストレージ装置制御方法 |
| US9720767B2 (en) | 2013-01-24 | 2017-08-01 | Hitachi, Ltd. | Storage apparatus and storage apparatus control method |
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