JP2000182372A - メモリ装置 - Google Patents

メモリ装置

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Abstract

(57)【要約】 【目的】コア部がスタンバイ状態である期間にレジスタ
へ情報を記憶する機能を持つ同期型のメモリ装置におい
て、スタンバイ時の消費電力を低減する。 【構成】レジスタ4への書込みデータが入力される端子
1aおよびレジスタへの書込みコマンドが入力される端
子1bについては、常に同期クロックckに応答してラ
ッチを行うが、一方、データdをラッチするラッチ部2
aとレジスタ4との間に位置するバッファ部3について
は、コマンドが判定されてレジスタ4への書込みコマン
ドであることが検出される(イネーブルE)までは、ス
タンバイ状態とする制御を行う。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、スタンバイ時に、
レジスタなどコアのメモリセル以外のストレージにデー
タを格納するメモリ装置に関する。
【0002】
【従来の技術】メモリ装置は、その省電力化の要求によ
って、不使用時には消費電力を低減するように構成され
ているものがある。
【0003】図7はその一例である。図において300
はメモリ装置であり、301はメモリセルを含むコア
部、302はコア部以外の領域として、たとえば外部と
の入出力を行う機能を備えた周辺部である。ここでコア
部301は、スタンバイ状態(省電力状態)になると、
記憶内容の保持動作(たとえばDRAMならセルフリフ
レッシュ動作)のみを行うように制御される。また、同
様に周辺部302は、アクティブ状態への復帰コマンド
を判定する判定部303を残して、それ以外の部分には
電力を供給しないように(スタンバイ状態)構成されて
いる。
【0004】このような形式のメモリ装置は、判定部3
03で復帰コマンドが識別されれば、コア部301、周
辺部302ともにアクティブ状態へと復帰される。
【0005】
【発明が解決しようとする課題】一方、図8に示すよう
に、周辺部302内に設けられた端子310、周辺回路
311(入出力回路など)の他にレジスタ312(コア
部のメモリセル以外のストレージ)を設ける態様が知ら
れている。このレジスタ312は、コア部301がスタ
ンバイ状態の間に情報が記憶されるように構成されてい
る。レジスタ312に記憶される内容は、例えば、コア
部301がアクティブ状態へ復帰した後の動作を示す情
報が記憶されるものであり、グラフィックメモリなどで
使用されるスペシャルモードレジスタセット(SMR
S:special mode resistor set )として知られている
ものが代表的である。
【0006】ところが、このようなメモリが、SDRA
M(Synchronous Dynamic Random Access Memory )に代
表される同期式メモリであれば、図7に示した例のよう
に、コマンドを判定する部分(判定部303)以外をス
タンバイ状態とする構成では、レジスタに正確な値を取
り込むことはできない。
【0007】すなわち、同期式のメモリ装置は、スタン
バイ状態であっても図9に示すようにクロックckに同
期して各入力端子の信号をラッチするため、もし判定部
303のラッチ回路だけを常に動作させておき、それ以
外の周辺部302のラッチ回路はスタンバイとする構成
であれば、判定部303以外の周辺部302に入力され
たデータは、判定部303でコマンドが判定される期間
iを経過した後、ようやくラッチが可能になる。
【0008】しかし図9に示すように、その時刻では既
に取得対象のデータの有効性が保証されない時刻(次の
データ期間へ移行)になっており、レジスタ312に記
憶するべきデータを消失してしまうのである。この問題
は、コマンドの判定のために複数段の論理処理を行う場
合、特に顕著(期間iが長い)である。
【0009】このため、同期式のメモリ装置で、コア部
301のスタンバイ中にレジスタ312へ情報を格納す
るタイプでは、周辺部302全体を常にアクティブ状態
とする必要があり、周辺部302の消費電力はコア部3
01のアクティブ/スタンバイ状態に関わらず減少する
ことができなかった。
【0010】本発明は、このようなメモリ装置におい
て、スタンバイ時における周辺部302の消費電力の低
減を図ることを目的とする。
【0011】
【課題を解決するための手段】本発明は、上記課題を解
決するため、コマンドおよびデータそれぞれのラッチ回
路については、コア部のアクティブ/スタンバイ状態に
関わらず、同期クロックによるラッチを行わせるが、一
方、ラッチされたコマンドを判定して活性化コマンドを
検出するまでは、データのラッチ部よりも後段の少なく
ともバッファ回路については、スタンバイ状態を維持す
るものである。
【0012】図1は本発明の原理を説明する図である。
【0013】図1において、1aはデータ入力端子、1
bはコマンド入力端子、2a,2bはそれぞれ入力され
たデータおよびコマンドを同期クロックckによってラ
ッチするラッチ部、3はバッファ部、4は入力されたデ
ータ(動作モードなど)が記憶されるレジスタ、5はコ
ア部がスタンバイ状態である場合にバッファ部をスタン
バイ状態とするとともに、前記ラッチされたコマンドを
判定し、そのコマンドがレジスタ書き込み時の活性化命
令(レジスタへのデータ書き込み命令やレジスタ書き込
みのための回路を活性化する命令など)であるか否かを
検知してコア部がスタンバイ状態であってもバッファを
アクティブ状態にする判定部である。
【0014】図2は本発明の動作を説明するための図で
ある。
【0015】図2はコア部(図示しない)がスタンバイ
状態である場合の態様を説明するものであり、ラッチタ
イミングT1の時点ではバッファ部3は制御部5によっ
てコア部と同じくスタンバイ状態に制御されている。な
お、本発明で述べるコア部とは、少なくともメモリセル
アレイを備えたものであり、スタンバイ状態にはメモリ
セルの保持動作がなされる部分を指す。
【0016】本発明では同期クロックckに基づくラッ
チタイミング(T1〜T4)よってデータd,コマンド
cがラッチされる。ラッチされたデータLdおよびコマ
ンドLcは、次のラッチタイミングまではその値が保持
される。
【0017】ここで、ラッチタイミングT2でラッチさ
れたコマンドLcが、レジスタ書込み時の活性化命令
(例えばレジスタへの書き込みを指示する命令)であっ
た場合を考える。
【0018】まず、判定部5はラッチされたコマンドL
cについて、時刻taから判定を開始する。
【0019】判定部5によって、入力されたコマンドが
活性化命令であることが検出されるとバッファ部に対し
てイネーブルEを出力する。(時刻tb)イネーブルE
が出力される時刻tbでは、既にデータ入力端子1aに
ついては前のデータ期間が終了しているが、前述したよ
うに、ラッチ回路2aは次のラッチタイミングT3まで
は前の入力データを保持しているため、ラッチ回路2a
の後段に設けられたバッファ回路3については、時刻t
b以降(>T3)にアクティブ状態に制御されても時刻
T2でラッチされたデータを取得でき、それをレジスタ
4へ供給することができるのである。
【0020】すなわち本発明は、バッファ部においては
コマンド判定後であっても、データが有効であることか
ら、これをアクティブ/スタンバイ制御し、それによっ
て、消費電力を低減するのである。
【0021】なお、バッファ部のスタンバイ状態は、バ
ッファ部へデータが入力されないように制御すること
で、入力に応じたバッファ部の出力駆動を行わせない
(電力消費小)ことで実現することができる。また、そ
の他にもバッファ部の内部論理を固定(ラッチ)するこ
とで、出力駆動を行わせないようにしたり、更には、バ
ッファ回路への電力供給を停止することでも同様にスタ
ンバイ状態を実現することができる。
【0022】バッファ部としては、例えばフリップフロ
ップ構成を有しており、入力バッファとしての機能を持
つものが採用できる。
【0023】レジスタには、コア部がアクティブ状態へ
復帰した時の動作モードを記憶することができる。
【0024】また、本発明は例えば同期型ダイナミック
ランダムアクセスメモリに使用することができる。
【0025】
【発明の実施の形態】図3は本発明の実施の形態を示す
図である。
【0026】図において100はデータdが入力される
データ入力端子、110はデータdをラッチするラッチ
回路、121〜124はコマンドc1〜c4が入力され
るコマンド入力端子、131〜134はコマンドc1〜
c4をそれぞれラッチするラッチ回路である。なお、図
示していないが入力端子100,121〜124と、ラ
ッチ回路110,131〜134との間には、静電保護
回路やレベルコンバータが設けられることもある。
【0027】140はコマンドを判定するデコーダ、1
50はデコーダ140の出力または、コア部(図示せ
ず)のアクティブ/スタンバイを示す信号にしたがって
イネーブルE1を発生するOR回路である。
【0028】160はインバータ、161はエンハンス
メント型pチャネルトランジスタ、162はエンハンス
メント型nチャネルトランジスタであり、イネーブルE
1によってトランジスタ161および162の導通/非
導通が制御される。
【0029】163および164はインバータであり、
相互に接続することで、バッファ165を構成してい
る。このバッファ165は、コア部がアクティブであれ
ばコア部の、コア部がスタンバイ状態であればレジスタ
193の入力バッファとして機能する。
【0030】170〜172はデコーダ140の判定出
力を遅延してイネーブルE2を生成するインバータであ
る。
【0031】180はインバータ、181はエンハンス
メント型pチャネルトランジスタ、182はエンハンス
メント型nチャネルトランジスタであり、イネーブルE
2によってトランジスタ181および182の導通/非
導通が制御される。
【0032】190および191はインバータであり、
相互に接続されてレジスタ192を構成する。なお、レ
ジスタ192の出力は、レジスタ192に記憶された情
報を参照する回路(例えば命令デコーダなど)へと接続
される。
【0033】図4はラッチ回路110,131〜134
の具体構成であり、200および201はスイッチ、2
02,203および204,205はフリップフロップ
を構成するインバータである。図4に示すように本実施
形態のラッチ回路は、スイッチ200,201がラッチ
タイミングT1〜T4に基づいて生成されるワンショッ
トパルスPおよび/Pによって相補的にゲーティングさ
れる。入力は、スイッチ200の導通,スイッチ201
の非導通によってインバータ202,203で構成され
たフリップフロップにサンプルされ、スイッチ200の
非導通,スイッチ201の導通によってそれがホールド
される。なお、インバータ204,205で構成された
フリップフロップは、上記サンプル時に出力がフローテ
ィング状態になるのを防止するために用意されている。
【0034】また、図5はデコーダ140の具体構成で
あり、210は4入力のAND回路、211はAND回
路210の出力を受けて所定の出力期間の後にAND回
路をリセットするタイマー回路である。
【0035】本実施形態の場合、デコーダ140はラッ
チ出力Lc1,Lc3,Lc4が論理H、Lc2が論理
Lである場合にそれをレジスタ書込みコマンドとして判
定して論理Hのコマンド検知出力をなす。(このため、
Lc2はAND回路210に対して反転入力される)ま
た、タイマー回路211によって出力期間がカウントさ
れた後は、デコーダ140の出力を論理Lにリセットす
るように構成されている。
【0036】以下、図3においてコア部がスタンバイ状
態である時の動作を図6に示すタイミングチャートに基
づいて説明する。(なお、本実施形態では、データやコ
マンドの入力端子100,121〜124はこれらが専
用に設けられているわけではなく、コア部がアクティブ
状態である期間はアドレスやデータの入力端子として機
能する) 図6においてckは同期クロック、T1〜T4はラッチ
タイミング、dは端子100に入力されるデータ信号、
c1〜c4は端子121〜124に入力されるコマンド
信号、Ldはラッチ回路110の出力、Lc1〜Lc4
はラッチ回路131〜134の出力、E1はバッファイ
ネーブル、E2はレジスタイネーブル、Bはバッファ1
65の出力をそれぞれ示している。
【0037】図6において、ラッチタイミングT1より
前の時点では、コマンド信号c1〜c4はコマンドとし
て検知されておらず(デコーダ140の出力:論理
L)、一方、図示しないコア部がスタンバイ状態(論理
L)であるため、OR回路150は論理L出力を行う。
したがって、トランジスタ161,162は非導通とな
り、バッファ165の入力には信号変化が起きない。
【0038】したがって、ラッチタイミングT1以前に
データ入力端子100に入力変化が起きても、バッファ
165はそれに応じた出力変化を行わない。(バッファ
165はスタンバイ状態) 一般に電子回路は、出力に信号変化が生じない場合、定
常電流が消費されているだけであり、したがって、その
間は消費電力は低減されている。
【0039】特に、バッファ回路をCMOS回路で構成
していれば、出力を駆動しない場合は実質的に電力消費
は起きないので、低消費電力化に有利である。
【0040】次に、ラッチタイミングT2でラッチされ
たコマンドc1〜c4がレジスタへの書き込みコマンド
であった場合を説明する。
【0041】まず、ラッチタイミングT2でデータdお
よびコマンドc1〜c4がラッチされ、ラッチ回路10
0、131〜134は、ラッチ出力であるLdおよびL
c1〜Lc4を出力する。(時刻Ta) なお、ラッチ回路100、131〜134は図4で示し
たように次のラッチタイミングT3が入来するまで、そ
の値を保持するように構成されている。
【0042】デコーダ140ではラッチ出力Lc1〜L
c4の組合せ論理をデコードし、レジスタへの書き込み
コマンドであることを検知すると、論理H出力を行う。
また、OR回路150はデコーダ140のH出力を受け
て、H出力のバッファイネーブルE1を出力する。(時
刻tb) この時点でラッチタイミングT2でラッチされた入力デ
ータdの有効期間は過ぎており、データ入力端子100
の値は不定になっているが、ラッチ回路110は依然と
してラッチタイミングT2でラッチされた値を保持して
いる。
【0043】したがって、バッファイネーブルE1によ
って、トランジスタ162およびトランジスタ161が
導通すると、ラッチタイミングT2でラッチされた値が
バッファ165へ転送される。(バッファ165のアク
ティブ状態) バッファ165は、ラッチ出力Ldに基づいてバッファ
出力Bを出力する。(時刻tc) なお、バッファイネーブルE1はデコーダ140の出力
期間を経過した後は論理Lになり、バッファ163は再
びラッチ出力Ldから切り離され、スタンバイ状態へと
戻るが、その出力Bは直前の状態で保持状態にある。
【0044】一方、デコーダ140のコマンド判定出力
は、遅延回路を構成するインバータ170〜172を介
して時刻tdにレジスタイネーブルE2を出力する。
【0045】レジスタイネーブルE2は、トランジスタ
181,182を導通させて、レジスタ193に出力B
をサンプルさせ、デコーダ140の出力期間が経過の後
(時刻te)にトランジスタ181,182を非導通に
して、バッファ出力Bをホールドする。
【0046】これによって、レジスタ193にはラッチ
タイミングT2で入力されたデータdが記憶されるので
ある。
【0047】以上説明したように、本実施形態によれ
ば、バッファについてはコア部と同様にアクティブ/ス
タンバイの制御を行ってもレジスタに正しい値がセット
でき、したがってコア部のスタンバイ状態での消費電力
を低減することができる。
【0048】なお、本実施形態ではバッファ165はフ
リップフロップ型の入力バッファ回路を例示したが、そ
の他、例えば論理処理を行う回路などであっても良い。
ようするにバッファ部はラッチ部とレジスタとの間に介
在していることが重要なのである。
【0049】また、バッファ165のスタンバイ状態
は、本実形形態のように入力変化がバッファに伝えられ
ないようにして出力駆動による消費電力の増加を抑える
方法のほか、バッファの論理状態をラッチ回路などで固
定することで、バッファの入力が変化してもバッファ出
力が変化しないようにしてもよいし、更には、バッファ
自体を電源から切り離してもよい。そしてこれらスタン
バイの手法は、バッファ部をCMOS回路で構成した場
合に消費電力低減効果が高いことは、前述の通りであ
る。
【0050】
【発明の効果】以上説明したように、本発明によれば、
同期式のメモリにおいてコア部がスタンバイ状態の期間
に(レジスタに情報を格納するため)周辺部を常にアク
ティブ状態にする必要がなくなり、少なくともバッファ
においては消費電力を低減できることから、スタンバイ
時のデバイス全体の消費電力を低減することができる。
【0051】
【図面の簡単な説明】
【図1】本発明の原理を説明する図
【図2】本発明の原理動作を説明するタイミングチャー
【図3】本発明の実施形態を説明する図
【図4】本発明の実施形態におけるラッチ回路を説明す
る図
【図5】本発明の実施形態におけるデコーダを説明する
【図6】本発明の実施形態の動作を説明するタイミング
チャート
【図7】従来のメモリ装置の全体構成を説明する図
【図8】従来のメモリ装置の一部構成を説明する図
【図9】従来のメモリ装置の動作を説明するタイミング
チャート
【符号の説明】
1a,1b入力端子 2a,2bラッチ部 3バッファ部 4レジスタ 5判定部
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5B015 HH04 JJ03 KB32 KB35 KB42 KB43 KB84 KB91 NN03 5B024 AA01 BA21 BA29 CA07 CA27 5B025 AA07 AD01 AD04 AD15 AE06

Claims (7)

    【特許請求の範囲】
  1. 【請求項1】アクティブ状態、スタンバイ状態の制御が
    なされるコア部と、 コマンド信号端子、データ信号端子となる複数の端子
    と、 前記複数の端子にそれぞれ入力されるコマンド信号及び
    データ信号を前記アクティブ状態および前記スタンバイ
    状態の両方の期間で、同期クロックによって同時にラッ
    チするラッチ部と、 ラッチされた前記データ信号を受けるバッファ部と、 前記バッファ部を介した前記データ信号を記憶するレジ
    スタと、 前記コア部が前記スタンバイ状態である期間に、前記バ
    ッファ部をスタンバイ状態にする制御を行うとともに、
    ラッチされた前記コマンド信号を判定して、同スタンバ
    イ状態の期間に前記バッファ部を前記スタンバイ状態か
    ら前記アクティブ状態へと復帰させ、前記レジスタへの
    前記データ信号の入力を可能とする判定部とを備えるこ
    とを特徴とするメモリ装置。
  2. 【請求項2】前記バッファ部のスタンバイ状態は、前記
    バッファ部へのデータ入力を禁止することでなすことを
    特徴とする請求項1記載のメモリ装置。
  3. 【請求項3】前記バッファ部のスタンバイ状態は、前記
    バッファ部内部の論理状態を固定することでなすことを
    特徴とする請求項1記載のメモリ装置。
  4. 【請求項4】前記バッファ部のスタンバイ状態は、前記
    バッファ部への電力供給を停止することでなすことを特
    徴とする請求項1記載のメモリ装置。
  5. 【請求項5】前記バッファ部は、フリップフロップであ
    ることを特徴とする請求項1記載のメモリ装置。
  6. 【請求項6】前記レジスタには、前記メモリ装置の動作
    モードが記憶されることを特徴とする請求項1記載のメ
    モリ装置。
  7. 【請求項7】前記メモリ装置は、同期型ダイナミックラ
    ンダムアクセスメモリであることを特徴とする請求項1
    記載のメモリ装置。
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