JP2000182372A - メモリ装置 - Google Patents

メモリ装置

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Abstract

(57)【要約】 【目的】コア部がスタンバイ状態である期間にレジスタ
へ情報を記憶する機能を持つ同期型のメモリ装置におい
て、スタンバイ時の消費電力を低減する。 【構成】レジスタ４への書込みデータが入力される端子
１ａおよびレジスタへの書込みコマンドが入力される端
子１ｂについては、常に同期クロックｃｋに応答してラ
ッチを行うが、一方、データｄをラッチするラッチ部２
ａとレジスタ４との間に位置するバッファ部３について
は、コマンドが判定されてレジスタ４への書込みコマン
ドであることが検出される（イネーブルＥ）までは、ス
タンバイ状態とする制御を行う。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、スタンバイ時に、
レジスタなどコアのメモリセル以外のストレージにデー
タを格納するメモリ装置に関する。
【０００２】
【従来の技術】メモリ装置は、その省電力化の要求によ
って、不使用時には消費電力を低減するように構成され
ているものがある。
【０００３】図７はその一例である。図において３００
はメモリ装置であり、３０１はメモリセルを含むコア
部、３０２はコア部以外の領域として、たとえば外部と
の入出力を行う機能を備えた周辺部である。ここでコア
部３０１は、スタンバイ状態（省電力状態）になると、
記憶内容の保持動作（たとえばＤＲＡＭならセルフリフ
レッシュ動作）のみを行うように制御される。また、同
様に周辺部３０２は、アクティブ状態への復帰コマンド
を判定する判定部３０３を残して、それ以外の部分には
電力を供給しないように（スタンバイ状態）構成されて
いる。
【０００４】このような形式のメモリ装置は、判定部３
０３で復帰コマンドが識別されれば、コア部３０１、周
辺部３０２ともにアクティブ状態へと復帰される。
【０００５】
【発明が解決しようとする課題】一方、図８に示すよう
に、周辺部３０２内に設けられた端子３１０、周辺回路
３１１（入出力回路など）の他にレジスタ３１２（コア
部のメモリセル以外のストレージ）を設ける態様が知ら
れている。このレジスタ３１２は、コア部３０１がスタ
ンバイ状態の間に情報が記憶されるように構成されてい
る。レジスタ３１２に記憶される内容は、例えば、コア
部３０１がアクティブ状態へ復帰した後の動作を示す情
報が記憶されるものであり、グラフィックメモリなどで
使用されるスペシャルモードレジスタセット（ＳＭＲ
Ｓ：special mode resistor set ）として知られている
ものが代表的である。
【０００６】ところが、このようなメモリが、ＳＤＲＡ
Ｍ(Synchronous Dynamic Random Access Memory ）に代
表される同期式メモリであれば、図７に示した例のよう
に、コマンドを判定する部分（判定部３０３）以外をス
タンバイ状態とする構成では、レジスタに正確な値を取
り込むことはできない。
【０００７】すなわち、同期式のメモリ装置は、スタン
バイ状態であっても図９に示すようにクロックｃｋに同
期して各入力端子の信号をラッチするため、もし判定部
３０３のラッチ回路だけを常に動作させておき、それ以
外の周辺部３０２のラッチ回路はスタンバイとする構成
であれば、判定部３０３以外の周辺部３０２に入力され
たデータは、判定部３０３でコマンドが判定される期間
ｉを経過した後、ようやくラッチが可能になる。
【０００８】しかし図９に示すように、その時刻では既
に取得対象のデータの有効性が保証されない時刻（次の
データ期間へ移行）になっており、レジスタ３１２に記
憶するべきデータを消失してしまうのである。この問題
は、コマンドの判定のために複数段の論理処理を行う場
合、特に顕著（期間ｉが長い）である。
【０００９】このため、同期式のメモリ装置で、コア部
３０１のスタンバイ中にレジスタ３１２へ情報を格納す
るタイプでは、周辺部３０２全体を常にアクティブ状態
とする必要があり、周辺部３０２の消費電力はコア部３
０１のアクティブ／スタンバイ状態に関わらず減少する
ことができなかった。
【００１０】本発明は、このようなメモリ装置におい
て、スタンバイ時における周辺部３０２の消費電力の低
減を図ることを目的とする。
【００１１】
【課題を解決するための手段】本発明は、上記課題を解
決するため、コマンドおよびデータそれぞれのラッチ回
路については、コア部のアクティブ／スタンバイ状態に
関わらず、同期クロックによるラッチを行わせるが、一
方、ラッチされたコマンドを判定して活性化コマンドを
検出するまでは、データのラッチ部よりも後段の少なく
ともバッファ回路については、スタンバイ状態を維持す
るものである。
【００１２】図１は本発明の原理を説明する図である。
【００１３】図１において、１ａはデータ入力端子、１
ｂはコマンド入力端子、２ａ，２ｂはそれぞれ入力され
たデータおよびコマンドを同期クロックｃｋによってラ
ッチするラッチ部、３はバッファ部、４は入力されたデ
ータ（動作モードなど）が記憶されるレジスタ、５はコ
ア部がスタンバイ状態である場合にバッファ部をスタン
バイ状態とするとともに、前記ラッチされたコマンドを
判定し、そのコマンドがレジスタ書き込み時の活性化命
令（レジスタへのデータ書き込み命令やレジスタ書き込
みのための回路を活性化する命令など）であるか否かを
検知してコア部がスタンバイ状態であってもバッファを
アクティブ状態にする判定部である。
【００１４】図２は本発明の動作を説明するための図で
ある。
【００１５】図２はコア部（図示しない）がスタンバイ
状態である場合の態様を説明するものであり、ラッチタ
イミングＴ１の時点ではバッファ部３は制御部５によっ
てコア部と同じくスタンバイ状態に制御されている。な
お、本発明で述べるコア部とは、少なくともメモリセル
アレイを備えたものであり、スタンバイ状態にはメモリ
セルの保持動作がなされる部分を指す。
【００１６】本発明では同期クロックｃｋに基づくラッ
チタイミング（Ｔ１〜Ｔ４）よってデータｄ，コマンド
ｃがラッチされる。ラッチされたデータＬｄおよびコマ
ンドＬｃは、次のラッチタイミングまではその値が保持
される。
【００１７】ここで、ラッチタイミングＴ２でラッチさ
れたコマンドＬｃが、レジスタ書込み時の活性化命令
（例えばレジスタへの書き込みを指示する命令）であっ
た場合を考える。
【００１８】まず、判定部５はラッチされたコマンドＬ
ｃについて、時刻ｔａから判定を開始する。
【００１９】判定部５によって、入力されたコマンドが
活性化命令であることが検出されるとバッファ部に対し
てイネーブルＥを出力する。（時刻ｔｂ）イネーブルＥ
が出力される時刻ｔｂでは、既にデータ入力端子１ａに
ついては前のデータ期間が終了しているが、前述したよ
うに、ラッチ回路２ａは次のラッチタイミングＴ３まで
は前の入力データを保持しているため、ラッチ回路２ａ
の後段に設けられたバッファ回路３については、時刻ｔ
ｂ以降（＞Ｔ３）にアクティブ状態に制御されても時刻
Ｔ２でラッチされたデータを取得でき、それをレジスタ
４へ供給することができるのである。
【００２０】すなわち本発明は、バッファ部においては
コマンド判定後であっても、データが有効であることか
ら、これをアクティブ／スタンバイ制御し、それによっ
て、消費電力を低減するのである。
【００２１】なお、バッファ部のスタンバイ状態は、バ
ッファ部へデータが入力されないように制御すること
で、入力に応じたバッファ部の出力駆動を行わせない
（電力消費小）ことで実現することができる。また、そ
の他にもバッファ部の内部論理を固定（ラッチ）するこ
とで、出力駆動を行わせないようにしたり、更には、バ
ッファ回路への電力供給を停止することでも同様にスタ
ンバイ状態を実現することができる。
【００２２】バッファ部としては、例えばフリップフロ
ップ構成を有しており、入力バッファとしての機能を持
つものが採用できる。
【００２３】レジスタには、コア部がアクティブ状態へ
復帰した時の動作モードを記憶することができる。
【００２４】また、本発明は例えば同期型ダイナミック
ランダムアクセスメモリに使用することができる。
【００２５】
【発明の実施の形態】図３は本発明の実施の形態を示す
図である。
【００２６】図において１００はデータｄが入力される
データ入力端子、１１０はデータｄをラッチするラッチ
回路、１２１〜１２４はコマンドｃ１〜ｃ４が入力され
るコマンド入力端子、１３１〜１３４はコマンドｃ１〜
ｃ４をそれぞれラッチするラッチ回路である。なお、図
示していないが入力端子１００，１２１〜１２４と、ラ
ッチ回路１１０，１３１〜１３４との間には、静電保護
回路やレベルコンバータが設けられることもある。
【００２７】１４０はコマンドを判定するデコーダ、１
５０はデコーダ１４０の出力または、コア部（図示せ
ず）のアクティブ／スタンバイを示す信号にしたがって
イネーブルＥ１を発生するＯＲ回路である。
【００２８】１６０はインバータ、１６１はエンハンス
メント型ｐチャネルトランジスタ、１６２はエンハンス
メント型ｎチャネルトランジスタであり、イネーブルＥ
１によってトランジスタ１６１および１６２の導通／非
導通が制御される。
【００２９】１６３および１６４はインバータであり、
相互に接続することで、バッファ１６５を構成してい
る。このバッファ１６５は、コア部がアクティブであれ
ばコア部の、コア部がスタンバイ状態であればレジスタ
１９３の入力バッファとして機能する。
【００３０】１７０〜１７２はデコーダ１４０の判定出
力を遅延してイネーブルＥ２を生成するインバータであ
る。
【００３１】１８０はインバータ、１８１はエンハンス
メント型ｐチャネルトランジスタ、１８２はエンハンス
メント型ｎチャネルトランジスタであり、イネーブルＥ
２によってトランジスタ１８１および１８２の導通／非
導通が制御される。
【００３２】１９０および１９１はインバータであり、
相互に接続されてレジスタ１９２を構成する。なお、レ
ジスタ１９２の出力は、レジスタ１９２に記憶された情
報を参照する回路（例えば命令デコーダなど）へと接続
される。
【００３３】図４はラッチ回路１１０，１３１〜１３４
の具体構成であり、２００および２０１はスイッチ、２
０２，２０３および２０４，２０５はフリップフロップ
を構成するインバータである。図４に示すように本実施
形態のラッチ回路は、スイッチ２００，２０１がラッチ
タイミングＴ１〜Ｔ４に基づいて生成されるワンショッ
トパルスＰおよび／Ｐによって相補的にゲーティングさ
れる。入力は、スイッチ２００の導通，スイッチ２０１
の非導通によってインバータ２０２，２０３で構成され
たフリップフロップにサンプルされ、スイッチ２００の
非導通，スイッチ２０１の導通によってそれがホールド
される。なお、インバータ２０４，２０５で構成された
フリップフロップは、上記サンプル時に出力がフローテ
ィング状態になるのを防止するために用意されている。
【００３４】また、図５はデコーダ１４０の具体構成で
あり、２１０は４入力のＡＮＤ回路、２１１はＡＮＤ回
路２１０の出力を受けて所定の出力期間の後にＡＮＤ回
路をリセットするタイマー回路である。
【００３５】本実施形態の場合、デコーダ１４０はラッ
チ出力Ｌｃ１，Ｌｃ３，Ｌｃ４が論理Ｈ、Ｌｃ２が論理
Ｌである場合にそれをレジスタ書込みコマンドとして判
定して論理Ｈのコマンド検知出力をなす。（このため、
Ｌｃ２はＡＮＤ回路２１０に対して反転入力される）ま
た、タイマー回路２１１によって出力期間がカウントさ
れた後は、デコーダ１４０の出力を論理Ｌにリセットす
るように構成されている。
【００３６】以下、図３においてコア部がスタンバイ状
態である時の動作を図６に示すタイミングチャートに基
づいて説明する。（なお、本実施形態では、データやコ
マンドの入力端子１００，１２１〜１２４はこれらが専
用に設けられているわけではなく、コア部がアクティブ
状態である期間はアドレスやデータの入力端子として機
能する） 図６においてｃｋは同期クロック、Ｔ１〜Ｔ４はラッチ
タイミング、ｄは端子１００に入力されるデータ信号、
ｃ１〜ｃ４は端子１２１〜１２４に入力されるコマンド
信号、Ｌｄはラッチ回路１１０の出力、Ｌｃ１〜Ｌｃ４
はラッチ回路１３１〜１３４の出力、Ｅ１はバッファイ
ネーブル、Ｅ２はレジスタイネーブル、Ｂはバッファ１
６５の出力をそれぞれ示している。
【００３７】図６において、ラッチタイミングＴ１より
前の時点では、コマンド信号ｃ１〜ｃ４はコマンドとし
て検知されておらず（デコーダ１４０の出力：論理
Ｌ）、一方、図示しないコア部がスタンバイ状態（論理
Ｌ）であるため、ＯＲ回路１５０は論理Ｌ出力を行う。
したがって、トランジスタ１６１，１６２は非導通とな
り、バッファ１６５の入力には信号変化が起きない。
【００３８】したがって、ラッチタイミングＴ１以前に
データ入力端子１００に入力変化が起きても、バッファ
１６５はそれに応じた出力変化を行わない。（バッファ
１６５はスタンバイ状態） 一般に電子回路は、出力に信号変化が生じない場合、定
常電流が消費されているだけであり、したがって、その
間は消費電力は低減されている。
【００３９】特に、バッファ回路をＣＭＯＳ回路で構成
していれば、出力を駆動しない場合は実質的に電力消費
は起きないので、低消費電力化に有利である。
【００４０】次に、ラッチタイミングＴ２でラッチされ
たコマンドｃ１〜ｃ４がレジスタへの書き込みコマンド
であった場合を説明する。
【００４１】まず、ラッチタイミングＴ２でデータｄお
よびコマンドｃ１〜ｃ４がラッチされ、ラッチ回路１０
０、１３１〜１３４は、ラッチ出力であるＬｄおよびＬ
ｃ１〜Ｌｃ４を出力する。（時刻Ｔａ） なお、ラッチ回路１００、１３１〜１３４は図４で示し
たように次のラッチタイミングＴ３が入来するまで、そ
の値を保持するように構成されている。
【００４２】デコーダ１４０ではラッチ出力Ｌｃ１〜Ｌ
ｃ４の組合せ論理をデコードし、レジスタへの書き込み
コマンドであることを検知すると、論理Ｈ出力を行う。
また、ＯＲ回路１５０はデコーダ１４０のＨ出力を受け
て、Ｈ出力のバッファイネーブルＥ１を出力する。（時
刻ｔｂ） この時点でラッチタイミングＴ２でラッチされた入力デ
ータｄの有効期間は過ぎており、データ入力端子１００
の値は不定になっているが、ラッチ回路１１０は依然と
してラッチタイミングＴ２でラッチされた値を保持して
いる。
【００４３】したがって、バッファイネーブルＥ１によ
って、トランジスタ１６２およびトランジスタ１６１が
導通すると、ラッチタイミングＴ２でラッチされた値が
バッファ１６５へ転送される。（バッファ１６５のアク
ティブ状態） バッファ１６５は、ラッチ出力Ｌｄに基づいてバッファ
出力Ｂを出力する。（時刻ｔｃ） なお、バッファイネーブルＥ１はデコーダ１４０の出力
期間を経過した後は論理Ｌになり、バッファ１６３は再
びラッチ出力Ｌｄから切り離され、スタンバイ状態へと
戻るが、その出力Ｂは直前の状態で保持状態にある。
【００４４】一方、デコーダ１４０のコマンド判定出力
は、遅延回路を構成するインバータ１７０〜１７２を介
して時刻ｔｄにレジスタイネーブルＥ２を出力する。
【００４５】レジスタイネーブルＥ２は、トランジスタ
１８１，１８２を導通させて、レジスタ１９３に出力Ｂ
をサンプルさせ、デコーダ１４０の出力期間が経過の後
（時刻ｔｅ）にトランジスタ１８１，１８２を非導通に
して、バッファ出力Ｂをホールドする。
【００４６】これによって、レジスタ１９３にはラッチ
タイミングＴ２で入力されたデータｄが記憶されるので
ある。
【００４７】以上説明したように、本実施形態によれ
ば、バッファについてはコア部と同様にアクティブ／ス
タンバイの制御を行ってもレジスタに正しい値がセット
でき、したがってコア部のスタンバイ状態での消費電力
を低減することができる。
【００４８】なお、本実施形態ではバッファ１６５はフ
リップフロップ型の入力バッファ回路を例示したが、そ
の他、例えば論理処理を行う回路などであっても良い。
ようするにバッファ部はラッチ部とレジスタとの間に介
在していることが重要なのである。
【００４９】また、バッファ１６５のスタンバイ状態
は、本実形形態のように入力変化がバッファに伝えられ
ないようにして出力駆動による消費電力の増加を抑える
方法のほか、バッファの論理状態をラッチ回路などで固
定することで、バッファの入力が変化してもバッファ出
力が変化しないようにしてもよいし、更には、バッファ
自体を電源から切り離してもよい。そしてこれらスタン
バイの手法は、バッファ部をＣＭＯＳ回路で構成した場
合に消費電力低減効果が高いことは、前述の通りであ
る。
【００５０】
【発明の効果】以上説明したように、本発明によれば、
同期式のメモリにおいてコア部がスタンバイ状態の期間
に（レジスタに情報を格納するため）周辺部を常にアク
ティブ状態にする必要がなくなり、少なくともバッファ
においては消費電力を低減できることから、スタンバイ
時のデバイス全体の消費電力を低減することができる。
【００５１】
【図面の簡単な説明】
【図１】本発明の原理を説明する図
【図２】本発明の原理動作を説明するタイミングチャー
ト
【図３】本発明の実施形態を説明する図
【図４】本発明の実施形態におけるラッチ回路を説明す
る図
【図５】本発明の実施形態におけるデコーダを説明する
図
【図６】本発明の実施形態の動作を説明するタイミング
チャート
【図７】従来のメモリ装置の全体構成を説明する図
【図８】従来のメモリ装置の一部構成を説明する図
【図９】従来のメモリ装置の動作を説明するタイミング
チャート
【符号の説明】
１ａ，１ｂ入力端子 ２ａ，２ｂラッチ部 ３バッファ部 ４レジスタ ５判定部
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B015 HH04 JJ03 KB32 KB35 KB42 KB43 KB84 KB91 NN03 5B024 AA01 BA21 BA29 CA07 CA27 5B025 AA07 AD01 AD04 AD15 AE06

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】アクティブ状態、スタンバイ状態の制御が
    なされるコア部と、 コマンド信号端子、データ信号端子となる複数の端子
    と、 前記複数の端子にそれぞれ入力されるコマンド信号及び
    データ信号を前記アクティブ状態および前記スタンバイ
    状態の両方の期間で、同期クロックによって同時にラッ
    チするラッチ部と、 ラッチされた前記データ信号を受けるバッファ部と、 前記バッファ部を介した前記データ信号を記憶するレジ
    スタと、 前記コア部が前記スタンバイ状態である期間に、前記バ
    ッファ部をスタンバイ状態にする制御を行うとともに、
    ラッチされた前記コマンド信号を判定して、同スタンバ
    イ状態の期間に前記バッファ部を前記スタンバイ状態か
    ら前記アクティブ状態へと復帰させ、前記レジスタへの
    前記データ信号の入力を可能とする判定部とを備えるこ
    とを特徴とするメモリ装置。
  2. 【請求項２】前記バッファ部のスタンバイ状態は、前記
    バッファ部へのデータ入力を禁止することでなすことを
    特徴とする請求項１記載のメモリ装置。
  3. 【請求項３】前記バッファ部のスタンバイ状態は、前記
    バッファ部内部の論理状態を固定することでなすことを
    特徴とする請求項１記載のメモリ装置。
  4. 【請求項４】前記バッファ部のスタンバイ状態は、前記
    バッファ部への電力供給を停止することでなすことを特
    徴とする請求項１記載のメモリ装置。
  5. 【請求項５】前記バッファ部は、フリップフロップであ
    ることを特徴とする請求項１記載のメモリ装置。
  6. 【請求項６】前記レジスタには、前記メモリ装置の動作
    モードが記憶されることを特徴とする請求項１記載のメ
    モリ装置。
  7. 【請求項７】前記メモリ装置は、同期型ダイナミックラ
    ンダムアクセスメモリであることを特徴とする請求項１
    記載のメモリ装置。
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