KR100278903B1 - 래치 동작의 앞당겨진 타이밍에 의해 고속 동작을 달성하는반도체 기억 장치 - Google Patents

래치 동작의 앞당겨진 타이밍에 의해 고속 동작을 달성하는반도체 기억 장치 Download PDF

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Abstract

본 발명에 따라 내부 회로를 가진 반도체 기억 장치는, 입력 커맨드 신호를 디코드하여 디코드된 커맨드 신호를 공급하는 커맨드 디코더와, 이 커맨드 디코더보다 빠르게 동작하고 입력 커맨드 신호를 디코드하여 어드레스 래치 신호를 공급하는 어드레스 래치 신호 발생 회로와, 디코드된 커맨드 신호에 기초하여 내부 회로를 제어하는 제어 회로를 구비한다. 이 반도체 기억 장치는 어드레스 래치 신호에 응답하여 어드레스 신호를 래치하는 어드레스 입력 회로를 추가로 구비한다.

Description

래치 동작의 앞당겨진 타이밍에 의해 고속 동작을 달성하는 반도체 기억 장치
본 발명은 일반적으로 반도체 기억 장치에 관한 것이며 특히, 어드레스 신호 및 데이터 신호가 래치되는 타이밍의 조정에 관한 것이다.
도 1은 관련 반도체 장치의 커맨드 입력 및 어드레스 입력 부분을 나타낸 블록도이다.
도 1에 도시된 바와 같이, 커맨드 입력 신호 /CAS(colunm adress strobe), /RAS(row address strobe), /CS(chip select), 및 /WE(write enable)는 입력 버퍼(201~204)를 통해 입력된다. 입력 버퍼(201~204)는 전류 미러형 버퍼로서, 입력 신호와 기준 전압 레벨을 비교하여 하이(HIGH) 레벨 출력 또는 로우(LOW) 레벨 출력을 생성한다.
입력 버퍼(201~204)로부터의 출력된 커맨드 신호는 각각 동기용 버퍼(205~208)에 공급되는데, 이 동기용 버퍼에서 커맨드 신호와 클록 신호 CLK 사이의 동기가 설정된다. 클록 신호 CLK와 동기된 커맨드 신호는 동기용 버퍼(205~208)에서 커맨드 디코더(209)에 공급된다.
커맨드 디코더(209)는 커맨드 신호 /CAS, /RAS, /CS 및 /WE를 디코드하여 커맨드 디코드 신호를 출력한다. 예컨대, 커맨드 신호 /CAS, /RAS, /CS 및 /WE가 각각 로우(LOW), 하이(HIGH), 로우 및 하이가 되면 데이터 판독 동작이 선택되고, 커맨드 디코드 신호는 데이터 판독 동작을 나타내게 된다. 예컨대, 커맨드 신호 /CAS, /RAS, /CS 및 /WE가 각각 로우, 하이, 로우 및 로우가 되면 데이터 기록 동작이 선택되고 커맨드 디코드 신호는 이 데이터 기록 동작을 나타낸다.
데이터 기록 동작 또는 데이터 판독 동작이 지시되면, 어드레스 입력 회로(210)는 커맨드 디코더(209)에서 공급된 커맨드 디코드 신호에 의해 트리거(trigger)된 타이밍에서 어드레스 신호를 래치(latch)한다. 어드레스 입력 회로(210)에 의해 래치된 어드레스는 내부 회로에 공급된다. 제어 회로(211)는 커맨드 디코더(209)로부터 공급된 커맨드 디코드 신호에 의해 지시된 동작을 달성하기 위해 내부 회로를 제어한다. 도 1에서, 커맨드 디코더(209)로부터 어드레스 입력 회로(210) 및 제어 회로(211)까지의 신호 라인은 단순화된 방식으로 나타난다. 실제로는, 다수의 신호 라인이 이들 경로를 위해 제공된다.
커맨드 디코더(209)는 비교적 간단한 구조의 논리 회로를 사용하여 구현되어 있지만, 커맨드 신호 사이에 스큐(skew)의 영향을 감소시키도록 설계된다. 이 때문에, 커맨드 디코더(209)에서 비교적 큰 신호 지연이 발생하는 문제점이 생긴다. 2-입력 NAND 회로가 커맨드 디코더(209)에 사용되고 제1 입력 신호와 제2 입력 신호를 수신하는데, 제2 신호는, 제1 신호가 하이에서 로우로 변화하는 타이밍과 동일한 타이밍에서 로우에서 하이로 변화한다고 가정한다. 만일 제1 입력 신호가 하이에서 로우로 변화하는데 있어서 예측하지 않은 지연이 발생하면, 제1 및 제2 입력 신호 모두는 짧은 시간 기간 동안 동시에 하이 레벨을 유지한다. 따라서, NAND 회로는 결국 오류 신호 레벨을 출력하게 된다. 이러한 문제점을 해결하기 위해, NAND 회로의 트랜지스터의 게이트 폭을 협소하게 제조하고, 그에 따라 신호 레벨에서의 변화를 늦춘다. 이것에 의해 오류 신호가 짧은 시간 기간 동안 출력되는 것이 방지된다.
커맨드 디코더(209)에서의 신호 지연이, 신호 스큐를 대처하기 위한 상술된 방법에 의해 연장되면, 어드레스 입력 회로(210)가 어스레스 신호를 래치하는 타이밍이 또한 지연된다. 어드레스 신호가 래치되고 동기화될 때까지 데이터 기록/판독 동작은 개시될 수 없다. 따라서, 커맨드 디코더(209)에서의 지연은 반도체 기억 장치의 동작 속도를 증대하는 것을 방해한다.
따라서, 고속 동작을 달성하기 위해 어드레스 신호 입력의 타이밍을 앞당길 수 있는 반도체 기억 장치가 요망된다.
유사한 문제점이 어드레스 신호 디코드의 타이밍, 용장 판정의 타이밍, 데이터 신호 래치, 및 버스트 길이 제어에 대한 타이밍에 관해서도 발생한다.
따라서, 고속 동작을 달성하기 위해서 이들 타이밍을 앞당기는 반도체 기억 장치가 또한 요망된다.
도 1은 종래 반도체 장치의 커맨드 입력 및 어드레스 입력 부분을 나타내는 블록도.
도 2는 본 발명에 따른 반도체 기억 장치의 블록도.
도 3은 도 2의 어드레스 래치 신호 발생 회로의 일예를 나타내는 회로도.
도 4는 도 2의 동기용 버퍼의 일예를 나타내는 회로도.
도 5는 도 2의 커맨드 디코더의 일예를 나타내는 회로도.
도 6은 본 발명에 따른 반도체 기억 장치의 제2 실시예를 나타내는 블록도.
도 7은 디코드가 어드레스 신호에 대해 수행되는 위치를 나타내는 종래 구성의 블록도.
도 8은 본 발명에 따른 반도체 기억 장치의 제3 실시예를 나타내는 블록도.
도 9는 어드레스 디코드 동작의 상세를 나타내는 종래 구성의 블록도.
도 10은 본 발명에 따른 반도체 기억 장치의 제4 실시예를 나타내는 블록도.
도 11은 데이터 획득 동작과 관련된 종래 구성을 나타내는 블록도.
도 12는 본 발명에 따른 반도체 기억 장치의 제5 실시예를 나타내는 블록도.
도 13는 본 발명에 따른 반도체 기억 장치의 제6 실시예를 나타내는 블록도.
도 14는 도 13의 어드레스 래치 신호 발생 회로의 회로 구성을 나타내는 회로도.
도 15의 (a)∼(h)는 도 13 및 도 14에 도시된 구성의 동작을 설명하기 위한 타이밍도.
도 16은 본 발명에 따른 반도체 기억 장치의 제7 실시예를 나타내는 블록도.
도 17은 도 16에 도시된 어드레스 래치 신호 발생 회로의 회로 구성을 나타내는 회로도.
도 18의 (a)∼(h)는 도 16 및 도 17에 도시된 구성의 동작을 설명하기 위한 타이밍도.
도 19는 어드레스 입력 회로의 회로 구조를 나타내는 회로도.
도 20은 도 7 내지 도 10에 도시된 제어 회로의 회로 구성을 나타내는 회로도.
도 21은 도 11∼13 및 도 16에 도시된 데이터 획득 회로의 회로 구성을 나타내는 회로도.
도 22는 도 11∼13 및 도 16에 도시된 데이터 기록 회로의 회로 구성을 나타내는 회로도.
〈도면의 주요 부분에 대한 부호의 설명〉
11-1∼11-4 : 입력 버퍼
12-1∼12-4 : 동기용 버퍼
13 : 커맨드 디코더
14 : 어드레스 래치 신호 발생 회로
15 : 어드레스 입력 회로
16 : 제어 회로
17 : 내부 회로
18 : 입출력 버퍼
따라서, 본 발명의 일반적인 목적은 상기한 요망을 충족시킬 수 있는 반도체 기억 장치를 제공하는 것이다.
본 발명의 다른 특정된 목적은 고속 동작을 달성하기 위해 어드레스 신호 입력의 타이밍을 앞당길 수 있는 반도체 기억 장치를 제공하는 것이다.
본 발명에 따라 상기한 목적을 달성하기 위해서, 내부 회로를 갖는 반도체 기억 장치는, 입력 커맨드 신호를 디코드하여 디코드된 커맨드 신호를 공급하는 커맨드 디코더와, 커맨드 디코더보다 빠르게 동작하고 입력 커맨드 신호를 디코드하여 어드레스 래치 신호를 공급하는 어드레스 래치 신호 발생 회로와, 디코드된 커맨드 신호에 기초하여 내부 회로를 제어하는 제어 회로와, 어드레스 래치 신호에 응답하여 어드레스 신호를 래치하는 어드레스 입력 회로를 구비한다.
상술된 반도체 기억 장치에 있어서, 어드레스 래치 신호 발생 회로는 커맨드 디코더와 별개로 제공되고, 커맨드 디코더보다 빠르게 동작한다. 따라서, 어드레스 신호 래치의 타이밍은, 커맨드 디코더가 이와 같은 타이밍을 지시하는 시점보다 앞당겨진다.
본 발명의 다른 측면에 따라, 상술한 반도체 기억 장치에 있어서, 커맨드 디코더는 제1 속도로 동작하는 논리 회로를 포함하고, 어드레스 래치 신호 발생 회로는 제1 속도보다 빠른 제2 속도로 동작하는 논리 회로를 포함한다.
상술된 반도체 기억 장치에 있어서, 트랜지스터의 동작 속도는 커맨드 디코더에서보다 어드레스 래치 신호 발생 회로에서 더 빠르다. 따라서, 어드레스 신호 래치의 타이밍은 커맨드 디코더가 이러한 타이밍을 지시하는 시점보다 앞당겨진다.
본 발명의 또다른 측면에 따라, 상술된 반도체 기억 장치는, 반도체 기억 장치의 외부로부터 입력 커맨드 신호를 각각 수신하는 입력 버퍼와, 이들 입력 버퍼로부터 입력 커맨드 신호를 각각 수신하고 입력 커맨드 신호를 클록 신호와 동기하여 커맨드 디코더에 공급하는 제1 동기용 버퍼와, 어드레스 래치 신호 발생 회로로부터 어드레스 래치 신호를 수신하고 이 어드레스 래치 신호를 클록 신호와 동기하여 어드레스 입력 회로에 공급하는 제2 동기용 버퍼를 포함하고, 어드레스 래치 신호 발생 회로는 입력 버퍼로부터 직접 입력 커맨드 신호를 수신한다.
상술한 반도체 기억 장치에 있어서, 클록 신호와의 동기를 설정하는 타이밍이 기준으로서 이용되면, 어드레스 래치 신호가 어드레스 입력 회로에 입력되는 타이밍은 디코드된 커맨드 신호가 제어 회로에 입력되는 타이밍보다 앞선다.
본 발명의 다른 측면에 따라 상술된 반도체 기억 장치에 있어서, 제1 속도는, 커맨드 디코더가 커맨드 입력 신호를 디코드할 때 스큐가 입력 커맨드 신호로부터 충분히 제거되도록 설정된다.
상술된 반도체 기억 장치에 있어서, 스큐 제거 조치(anti-skew measure)는 커맨드 디코더 내에서 수행되어 반도체 기억 장치의 오류 동작이 방지된다.
본 발명의 다른 측면에 따라 상술된 반도체 기억 장치에 있어서, 제2 속도는 스큐를 충분히 제거하기에 적어도 필요한 속도보다 빠르다.
상술된 반도체 기억 장치에 있어서, 스큐 제거 조치는 커맨드 디코더에 대해 적절히 제공되는 반면, 어드레스 래치 신호 발생 회로에 대해서는 제공되지 않으며 따라서, 속도 제한으로부터 자유롭다. 그러므로, 어드레스 입력의 타이밍은 앞당겨진 시점에 생성되고 동시에, 반도체 기억 장치의 오류 동작이 방지될 수 있다.
또한, 상기한 본 발명의 목적을 달성하기 위해서, 반도체 기억 장치는 입력 커맨드 신호를 디코드하여, 반도체 기억 장치의 동작을 제어하는 디코드된 커맨드 신호를 공급하는 커맨드 디코더와, 입력 커맨드 신호를 디코드하여, 어드레스를 래치하는데 사용되는 어드레스 래치 신호를 공급하는 어드레스 래치 신호 발생 회로를 구비하며, 이 어드레스 래치 신호 발생 회로는 커맨드 디코더보다 빠른 속도로 동작한다.
상술된 반도체 기억 장치에 있어서, 어드레스 래치 신호 발생 회로는 커맨드 디코더와 별개로 제공되고, 커맨드 디코더보다 빠르게 동작한다. 그러므로, 어드레스 신호 래치의 타이밍은 커맨드 디코더가 이러한 타이밍을 지시하는 시점보다 앞당겨진다.
본 발명의 또다른 측면에 따라, 상술된 반도체 기억 장치에 있어서, 커맨드 디코더는, 커맨드 입력 신호를 디코드할 때 커맨드 입력 신호로부터 스큐를 충분히 제거하기 위한 속도로 동작하며, 어드레스 래치 신호 발생 회로는 스큐를 충분히 제거하기에 적어도 필요한 속도보다 빠른 속도로 동작한다.
상술된 반도체 기억 장치에 있어서, 스큐 제거 조치는 커맨드 디코더에 대해서 적절하게 제공되는 반면 어드레스 래치 신호 발생 회로에 대해서는 제공되지 않으며, 따라서 스큐 제한으로부터 자유롭다. 그러므로, 어드레스 입력 신호의 타이밍은 앞당지는 동시에, 반도체 기억 장치의 오류 동작이 방지될 수 있다.
상술된 반도체 기억 장치에 있어서, 스큐 제거 조치는 커맨드 디코더에 대해 적절히 제공되는 반면, 어드레스 래치 신호 발생 회로에 대해서는 제공되지 않으며 따라서, 속도 제한으로부터 자유롭다. 그러므로, 어드레스 입력의 타이밍은 앞당겨지는 동시에, 반도체 기억 장치의 오류 동작이 방지될 수 있다.
추가로, 본 발명의 상기 목적을 달성하기 위해, 반도체 기억 장치는, 클록 신호와 동기된 후의 입력 커맨드 신호를 수신하고 이 입력 커맨드 신호를 디코드하여, 반도체 기억 장치를 제어하는 디코드된 커맨드 신호를 공급하는 커맨드 디코더와, 클록 신호와 동기되기 전의 입력 커맨드 신호를 수신하고 이 입력 커맨드 신호를 디코드하여, 어드레스를 래치하는데 사용되는 어드레스 래치 신호를 공급하는 어드레스 래치 신호 발생 회로를 구비한다.
상술된 반도체 기억 장치에 있어서, 클록 신호와의 동기는 커맨드 디코더의 전단에서 설정되는 반면, 어드레스 래치 신호 발생 회로의 후단에서 설정된다. 따라서, 클록 신호와의 동기를 설정하는 타이밍이 기준으로서 사용되면, 어드레스 래치 신호가 어드레스 입력 회로에 입력되는 타이밍은 디코드된 커맨드 신호가 제어 회로에 입력되는 타이밍보다 앞당겨진다.
본 발명의 다른 목적은, 고속 동작을 달성하기 위해 어드레스 신호 디코드의 타이밍, 용장 판정의 타이밍, 데이터 신호 래치의 타이밍, 및 버스트 길이 제어의 타이밍을 앞당기는 반도체 기억 장치를 제공하는 것이다.
상기한 목적의 일부를 달성하기 위해, 반도체 기억 장치는 입력 커맨드 신호를 디코드하여 디코드된 커맨드 신호를 공급하는 커맨드 디코더와, 입력 어드레스 신호를 디코드하여 디코드된 어드레스 신호를 공급하는 어드레스 디코더와, 디코드된 커맨드 신호중 적어도 하나의 신호에 응답하여, 어드레스 디코더로부터 공급된 디코드된 어드레스 신호를 래치하는 어드레스 입력 회로를 구비한다.
상술된 반도체 기억 장치에 있어서, 어드레스 디코더는 어드레스 입력 회로의 전단에 제공되어, 어드레스 신호 래치의 타이밍이 기준으로서 사용될 때 어드레스 디코더에서의 디코드 처리를 위해 요구되는 타이밍이 무시될 수 있다. 즉, 어드레스 출력 회로로부터 출력된 어드레스 데이터는 지연이 발생하는 일 없이 내부 회로로 즉시 공급될 수 있다. 이것에 의해, 데이터 기록 동작 및 데이터 판독 동작이 종래의 타이밍보다 앞당겨진 타이밍에서 실행될 수 있어서 반도체 기억 장치의 동작 속도를 높일 수 있다.
본 발명의 다른 측면에 따라, 반도체 기억 장치는, 입력 커맨드 신호를 디코드하여 디코드된 커맨드 신호를 공급하는 커맨드 디코더와, 입력 어드레스 신호를 디코드하여 디코드된 어드레스 신호를 공급하는 어드레스 디코더와, 커맨드 디코더보다 빠른 속도로 동작하고, 입력 커맨드 신호를 디코드하여 어드레스 래치 신호를 공급하는 어드레스 래치 신호 발생 회로와, 어드레스 래치 신호에 응답하여 어드레스 디코더로부터 공급된 디코드된 어드레스 신호를 래치하는 어드레스 입력 회로를 구비한다.
상술된 반도체 기억 장치에 있어서, 어드레스 디코더는 어드레스 입력 회로의 전단에 제공되어, 어드레스 디코더에서의 디코드 처리에 필요한 타이밍이 무시될 수 있다. 또한, 어드레스 래치 신호 발생 회로는 별개로 제공되고, 커맨드 디코더보다 빠르게 동작한다. 그러므로, 어드레스 신호 래치의 타이밍은, 커맨드 디코더가 이러한 타이밍을 지시하는 시점보다 앞당겨진다.
본 발명의 다른 측면에 따라 반도체 기억 장치는, 입력 커맨드 신호를 디코드하여 디코드된 커맨드 신호를 공급하는 커맨드 디코더와, 입력 어드레스 신호를 수신하는 버퍼와, 디코드된 커맨드 신호중 적어도 하나의 신호에 응답하여, 버퍼로부터 공급된 입력 어드레스 신호를 래치하는 어드레스 입력 회로와, 버퍼로부터 입력 어드레스 신호를 수신하여, 입력 어드레스 신호가 용장 어드레스를 나타내는지를 판정하는 용장 판정 유닛과, 어드레스 입력 회로로부터의 입력 어드레스 신호 및 용장 판정 유닛으로부터의 용장 판정 결과를 수신하고, 이 용장 판정 결과에 따라 입력 어드레스 신호를 디코드하여 디코드된 어드레스 신호를 공급하는 어드레스 디코더를 구비한다.
상술된 반도체 기억 장치에 있어서, 어드레스 신호의 용장 판정은 어드레스 입력 회로의 동작보다 적어도 늦지 않게 수행된다. 즉, 어드레스 신호의 용장 판정은 어드레스 신호 회로가 커맨드 디코더로부터의 트리거에 기초해 어드레스 신호를 래치하기 전에 완료될 수 있으며, 비교적 긴 시간 지연을 갖는다. 따라서, 디코드된 어드레스 신호가 출력되는 타이밍은 시기에 맞춰 앞당겨질 수 있다.
본 발명의 다른 측면에 따라, 상술된 반도체 기억 장치에 있어서, 어드레스 디코더는, 어드레스 입력 회로로부터의 입력 어드레스 신호 및 용장 판정 유닛으로부터의 용장 판정 결과를 수신하고, 이 용장 판정 결과에 따라 입력 어드레스 신호를 디코드하여 프리디코드된 어드레스 신호를 공급하는 어드레스 프리디코더와, 프리디코드된 어드레스 신호를 디코드하여 디코드된 어드레스 신호를 공급하는 디코더를 포함한다.
상술된 반도체 기억 장치에 있어서, 어드레스 신호의 용장 판정은 어드레스 입력 회로의 동작보다 적어도 늦지 않게 수행된다. 즉, 어드레스 신호의 용장 판정 및 프리디코드 동작은, 어드레스 입력 회로가 커맨드 디코더로부터의 트리거에 기초해 어드레스 신호를 래치하기 전에 완료될 수 있으며, 비교적 긴 시간 지연을 갖는다. 따라서, 디코드된 어드레스 신호가 출력되는 타이밍은 시간적으로 앞당겨질 수 있다.
본 발명의 다른 측면에 따라, 내부 회로를 갖는 반도체 기억 장치는, 입력 코맨드 신호를 디코드하여 디코드된 커맨드 신호를 공급하는 커맨드 디코더와, 커맨드 디코더보다 빠르게 동작하고, 입력 커맨드 신호를 디코드하여 데이터 획득 신호를 공급하는 데이터 획득 신호 발생 회로와, 디코드된 커맨드 신호에 기초하여 내부 회로를 제어하는 제어 회로와, 입력 데이터 신호를 수신하고 데이터 획득 신호에 응답하여 그 출력에 입력 데이터 신호를 공급하는 데이터 획득 회로를 구비한다.
상술된 반도체 기억 장치에서, 데이터 획득 신호 발생 회로는 커맨드 디코더와는 별개로 제공되며, 커맨드 디코더보다 빠르게 동작한다. 따라서, 데이터 신호 획득의 타이밍은 커맨드 디코더가 이러한 타이밍을 지시하는 시점보다 앞당겨진다.
본 발명의 다른 측면에 따라, 상술된 반도체 기억 장치는, 데이터 획득 회로로부터 공급된 입력 데이터 신호를 내부 회로에 기록하는 데이터 기록 회로를 추가로 구비하고, 제어 회로는 디코드된 커맨드 신호에 기초하여 데이터 기록 회로를 추가로 제어한다.
상기한 디바이스에서, 데이터 기록 회로는 제어 회로에 의해 제어되고, 스큐 제거 조치가 커맨드 디코더에 적절히 제공되는 한 어떠한 오류 동작도 발생하지 않는다. 이 때문에, 데이터 획득 신호 발생 회로는 스큐 제거 사항을 고려하지 않는 고속의 논리 회로의 사용으로 이익을 얻을 수 있다.
본 발명의 다른 측면에 따라, 반도체 기억 장치는, 이 반도체 기억 장치의 외부로부터 공급된 버스트 개시 어드레스를 래치하는데 사용되는 버스트 개시 어드레스 래치 펄스를 클록 신호와 동기시켜 공급하는 제1 회로와, 버스트 개시 어드레스에 연속하여 내부적으로 발생되는 내부 어드레스를 래치하는데 사용되는 내부 발생 어드레스 래치 펄스를 클록 신호와 동기시켜 공급하는 제2 회로를 구비하며, 이 제2 회로는 내부 발생 어드레스 래치 펄스가 발생되는 기간을 나타내는 기간 지시 신호를 발생시키는 버스트 길이 제어 회로와, 상기 기간 지시 신호를 클록 신호에 동기시킴으로써 내부 발생 어드레스 래치 펄스를 발생시키는 동기 회로를 포함한다.
상기한 반도체 기억 장치에 있어서, 버스트 길이 제어 회로는 동기 회로의 전단에 배치되고, 내부 발생 어드레스 래치 펄스는 클록 동기 바로 다음 타이밍에서 공급된다.
본 발명의 다른 측면에 따라, 상술된 반도체 장치에 있어서, 버스트 길이 제어 회로는 입력 커맨드 신호 및 다른 신호에 기초하여 기간 지시 신호를 발생시키는 논리 회로를 포함하고, 이 다른 신호는 버스트 기간의 종료의 나타내는 신호와, 입력 커맨드 신호에 의해 반도체 기억 장치에 대해 설정된 액티브 상태를 나타내는 신호를 포함한다.
상술된 반도체 기억 장치에 있어서, 버스트 길이 제어 회로는 간단한 논리 회로에 기초하여 구현될 수 있다.
본 발명의 다른 측면에 따라, 상술된 반도체 기억 장치에 있어서, 제1 회로는 입력 커맨드 신호가 신호 레벨의 소정의 조합을 나타낼 때 버스트 개시 신호를 발생시키는 논리 회로와, 버스트 개시 신호를 클록 신호와 동기시킴으로써 버스트 개시 어드레스 래치 펄스를 발생시키는 동기 회로를 포함한다.
상술된 반도체 기억 장치에 있어서, 버스트 개시 어드레스 래치 펄스를 발생시키는 회로는 간단한 논리 회로에 기초하여 구현될 수 있다.
본 발명의 다른 목적 및 특징은 첨부된 도면을 참조한 이하 상세한 설명에서 명백하다.
이하, 본 발명의 실시예가 도면을 참조하여 설명된다.
도 2는 본 발명에 따른 반도체 기억 장치를 나타내는 블록도이다.
도 2의 반도체 기억 장치(10)는 입력 버퍼(11-1∼11-4), 동기용 버퍼(12-1∼12-5), 커맨드 디코더(13), 어드레스 래치 신호 발생 회로(14), 어드레스 입력 회로(15), 제어 회로(16), 내부 회로(17) 및 데이터 입출력 버퍼(18)를 구비한다.
커맨드 입력 신호 /CAS, /RAS, /CA 및 /WE는 입력 버퍼(11-1∼11-4)에 입력된다. 입력 버퍼(11-1∼11-4)는 전류 미러형 버퍼이며, 입력 신호와 기준 전압 레벨을 비교하여 하이 레벨 출력 또는 로우 레벨 출력을 생성한다.
입력 버퍼(11-1∼11-4)로부터 출력된 커맨드 신호는 동기용 버퍼(12-1∼12-4)에 각각 제공된다. 또한, 입력 버퍼(11-1∼11-4)로부터의 각 커맨드 신호 /CAS, /RAS, /CA 및 /WE는 어드레스 래치 신호 발생 회로에 공급된다.
동기용 버퍼(12-1∼12-4)는 각 커맨드 신호와 클록 신호 CLK와의 사이에 동기를 설정하고, 동기화된 커맨드 신호는 커맨드 디코더(13)에 공급된다. 컨맨드 디코더(13)는 커맨드 디코드 신호를 출력하기 위해 커맨드 신호 /CAS, /RAS, /CA 및 /WE를 디코드한다. 제어 회로(16)는 커맨드 디코더(13)로부터 공급된 커맨드 신호에 따라 내부 회로(17)를 제어한다.
어드레스 래치 신호 발생 회로(14)는 스큐 제거 조치를 실행하지 않음으로써 신호 레벨의 변화가 고속으로 달성될 수 있도록 하는 논리 회로이다. 커맨드 신호 /CAS, /RAS 및 /CA가 데이터 판독 동작 또는 데이터 기록 동작을 나타내면, 어드레스 래치 신호 발생 회로(14)는 어드레스 래치 신호를 동기용 버퍼(12-5)에 공급한다. 동기용 버퍼(12-5)는 어드레스 래치 신호를 클록 신호 CLK와 동기시키고, 이 동기된 어드레스 래치 신호를 어드레스 입력 회로(15)에 전송한다. 어드레스 입력 회로(15)는 동기용 버퍼(12-5)로부터의 어드레스 래치 신호에 의해 트리거된 타이밍에서 어드레스 신호를 래치하고, 내부 회로에 이 어드레스 신호를 공급한다.
내부 회로(17)는 메모리 셀 어레이, 워드 디코더, 컬럼 디코더, 감지 증폭기 등으로 구성되어 있다. 제어 회로(16)의 제어 하에서, 내부 회로(17)는 어드레스 입력 회로(15)에서 공급된 어드레스 신호에 기초하여 지시된 어드레스를 액세스한다. 데이터 판독/기록 동작은 액세스된 어드레스와 데이터 입출력 버퍼(18) 사이에서 수행된다.
상술된 바와 같이, 본 발명은 동작 제어를 위해 커맨드 디코더(13)와는 별개로 어드레스를 입력하기 위해, 어드레스 래치 신호 발생 회로(14)를 제공한다. 어드레스 래치 신호 발생 회로(14)는 커맨드 신호를 디코드하여, 어드레스 래치 신호를 발생시키는데, 이 어드레스 래치 신호는 동기용 버퍼(12-5)에 의해 클록 신호 CLK와 동기된다. 클록 신호 CLK와의 동기를 설정하는 타이밍이 개시를 표시하는 타이밍으로서 간주되면 커맨드 디코더(13)는, 그 위치된 경로를 따라 지연 소자로서 기능하는 반면, 어드레스 래치 신호는 어드레스 래치 신호 발생 회로(14)가 위치된 경로를 따라 동기용 버퍼(12-5)로부터 어드레스 입력 회로(15)에 직접 공급된다. 동기 설정의 타이밍으로부터 시간을 카운트해 본 결과, 본 발명은 종래에 비해 어드레스 입력 회로(15)에서 어드레스 입력의 타이밍을 앞당길 수 있었다.
어드레스 입력의 타이밍이 앞당겨질 수 있는 이유는, 어드레스 래치 신호 발생 회로(14)가 고속 논리 회로로 구성되어 있기 때문이다. 마찬가지로, 어드레스 래치 신호 발생 회로(14)가 동기용 버퍼(12-5)의 전단에 제공될 수 있는 이유는, 어드레스 래치 신호 발생 회로(14)가 신속한 신호 변화를 달성하는 고속 논리 회로이기 때문이다. 상기 설명에서는, 클록 신호 CLK와의 동기 설정의 타이밍을 개시 타이밍으로 사용함으로써 어드레스 신호 입력의 타이밍이 어떻게 앞당겨질 수 있는지를 설명하였다. 그러나, 실제로는, 어드레스 래치 신호 발생 회로(14)가 동기용 버퍼(12-5)의 후단에 제공될 수 있다. 이 경우에도, 반도체 기억 장치는 어드레스 입력 타이밍이 앞선다고 하는 동일한 개선을 달성할 수 있다.
어드레스 래치 신호 발생 회로(14)는 어떠한 스큐 제거 조치를 고려하지 않는다. 어드레스 래치 신호 발생 회로(14)는, 데이터 판독/기록 동작이 지시되지 않는 경우라도 어드레스 래치 신호를 잘못하여 발생시킨다. 그러나, 이 경우 어드레스 입력 회로(15)가 잘못하여 무의미한 어드레스 데이터를 래치하고 내부 회로(17)에 동일한 것을 공급하더라도 제어 회로(16)는 데이터 판독 동작 또는 데이터 기록 동작을 수행하지 않는다. 바꾸어 말하면, 내부 회로(17)의 동작이 제어 회로(16)에 의해 제어되어, 커맨드 디코더(13)가 스큐 제거 조치를 수행하는 한 오류 동작은 발생하지 않는다. 이 때문에, 스큐의 영향을 무시하는 고속 논리 회로가 어드레스 입력을 래치하는데 사용될 수 있다.
도 3은 도 2에 도시된 어드레스 래치 신호 발생 회로(14)의 일예를 나타내는 회로도이다.
도 3의 어드레스 래치 신호 발생 회로(14)는 충분히 넓은 게이트를 갖는 트랜지스터를 사용하는 NAND 회로(21)를 포함한다. NAND 회로(21)는 도 2의 입력 버퍼(11-1∼11-3)로부터 신호 CASZ, RASX 및 CSZ를 수신한다. 여기에서 신호 CASZ는 커맨드 입력 신호 /CAS의 반전 신호이며, 신호 RASX는 커맨드 입력 신호 /RAS와 동일한 논리값을 가진다. 게다가, 신호 CSZ는 커맨드 입력 신호 /CS의 반전 신호이다. 신호 CASZ, RASX, 및 CSZ는 하이가 되고, NAND 회로(21)는 어드레스 래치 신호 S1을 로우로 변화시킨다.
도 4는 도 2의 동기용 버퍼(12-5)의 일예를 나타내는 회로도이다. 도 2의 동기용 버퍼(12-1∼12-4)는 동기용 버퍼(12-5)와 동일한 구성을 가진다.
동기용 버퍼(12-5)는 클록 동기 회로(31), 래치 회로(32), 및 래치 리셋 회로(33)를 포함한다.
클록 동기 회로(31)는 PMOS 트랜지스터(40∼46), NMOS 트랜지스터(47∼57) 및 인버터(58∼60)를 포함한다. 래치 회로(32)는 PMOS 트랜지스터(61), NMOS 트랜지스터(62) 및 인버터(63,64)를 포함한다. 래치 리셋 회로(33)는 PMOS 트랜지스터(71∼73), NMOS 트랜지스터(74,75), 커패시터(76), 인버터(77∼84) 및 NAND 회로(85)를 포함한다.
클록 동기 회로(31)는 어드레스 래치 신호 발생 회로(14)로부터 클록 신호 CLK 및 어드레스 래치 신호 S1를 수신하고, 어드레스 래치 신호가 로우일 때 클록 신호 CLK와 동기시켜 출력 신호 S2 및 S3를 각각 로우 및 하이로 변화시킨다. 래치 회로(32)에서 인버터(63,64)로 구성된 래치는 클록 동기 회로(31)로부터 공급된 신호 S2 및 S3를 래치하고, 하이 신호 S4를 출력한다. 이러한 방식에서, 동기용 버퍼(12-5)는 어드레스 래치 신호 S4를 출력한다.
래치 리셋 회로(33)는 신호 S4가 하이로 변화된 후 소정의 시간 기간의 종료에서 신호 S5 및 S6를 각각 로우 및 하이로 변화시킨다. 소정의 시간 기간은 인버터(77∼83) 및 커패시터(76)로 구성된 지연 라인의 지연 시간에 의해 결정된다. 클록 동기 회로(31)에서, NMOS 트랜지스터(56) 및 PMOS 트랜지스터(46)는 이 시점에 의해 오프되어, 클록 신호 CLK는 회로에 입력되지 않는다. 래치 회로(32)에서, 신호 S5 및 S6은 PMOS 트랜지스터(61) 및 NMOS 트랜지스터(62)를 각각 온으로 하여 인버터(63,64)로 구성된 래치는 신호 S4로서 로우 신호를 래치한다.
요약하면, 도 4의 동기용 버퍼(12-5)는 도 3에 도시된 어드레스 래치 신호 발생 회로(14)로부터의 어드레스 래치 신호 S1가 로우로 변화할 때 어드레스 래치 신호 S4를 클록 신호 CLK와 동기시켜 하이로 변화시키고 또한, 소정의 시간 기간이 경과한 후 어드레스 래치 신호 S4를 다시 로우로 변화시킨다.
도 5는 도 2에 도시된 커맨드 디코더(13)의 일예를 나타내는 회로도이다.
도 5의 커맨드 디코더(13)는 NAND 회로(91~100) 및 인버터(101~110)를 포함한다. NAND 회로(91~100)중 하나의 회로와 인버터(101~110)중 그 대응하는 하나의 회로로 된 각 쌍은 AND 회로를 구성하고, 이 AND 회로는 커맨드 디코더(13)에 대한 입력 신호가 신호 레벨의 적절한 조합을 나타낼 때에만 하이 출력을 발생시킨다.
NAND 회로(91~100)는 비교적 협소한 게이트 폭을 가진 트랜지스터로 구성되어, 입력 신호 사이에 스큐(타이밍 변위)가 발생하는 경우에도 오류 출력이 나타나지 않는 것을 보장하는 적절한 조치가 취해진다.
커맨드 디코더(13)로의 입력 신호는 커맨드 입력 신호가 입력 버퍼(11-1∼11-4)에 의해 버퍼링되고 동기용 버퍼(12-1~12-4)에 의해 동기화된 후, 획득된다. 신호 RASCX는 커맨드 입력 신호 /RAS와 동일한 논리를 가지며, 신호 RASCZ는 커맨드 입력 신호 /RAS에 대해 반전된 논리를 갖는다. 동일한 토큰에 의해, 문자 "X"로 끝나는 신호는 대응하는 커맨드 입력 신호와 동일한 논리를 가지며, 문자 "Z"로 끝나는 신호는 대응하는 커맨드 입력 신호에 대해 반전된 논리를 갖는다.
도 5의 커맨드 디코더(13)에서, 예컨대 신호 C1은 데이터 판독 동작이 지시될 때에만 하이가 되고 신호 C9는 데이터 기록 동작 동안만 하이가 된다. 신호 C1~C10는 도 2의 제어 회로(16)에 공급되어, 제어 회로(16)는 내부 회로(17)가 지시된 동작을 수행하도록 제어한다.
도 2의 반도체 장치에서, 입력 버퍼(11-1∼11-4), 어드레스 입력 회로(15), 제어 회로(16), 내부 회로(17), 및 데이터 입출력 버퍼(18)는 일반적인 종래 기술의 범위 내에 있으며 그 설명은 생략한다.
도 6은 본 발명에 따른 반도체 기억 장치의 제2 실시예를 나타내는 블록도이다.
도 6은 도 2의 반도체 기억 장치에서, 디코드가 어드레스 신호에 관하여 수행되는 위치를 나타낸다. 도 6에서, 도 1의 구성요소와 동일한 요소는 동일한 참조부호에 의해 지시되며, 그 설명을 생략한다.
도 6의 반도체 기억 장치(10A)는, 도 2의 반도체 기억 장치에 추가하여 입력 버퍼(11-5), 동기용 버퍼(12-6), 어드레스 디코더(120)를 포함한다.
입력 버퍼(11-5)는 전류 미러형 버퍼이며, 어드레스 입력 신호중 하나와 기준 전압 레벨을 비교하여 하이 레벨 출력 또는 로우 레벨 출력을 생성한다. 입력 버퍼(11-5)로부터 출력된 어드레스 신호는 동기용 버퍼(12-6)에 공급되며, 여기에서 동기는 어드레스 신호와 클록 신호 CLK 사이에 설정된다. 클록 신호 CLK와 동기화된 어드레스 신호는 동기용 버퍼(12-6)에서 어드레스 디코더(120)에 공급된다.
어드레스 디코더(120)는 어드레스 신호를 디코드하고, 디코드된 어드레스 신호를 어드레스 입력 회로(15)에 공급한다. 어드레스 입력 신호(15)는 어드레스 래치 신호 발생 회로(14)에 의해 발생된 어드레스 래치 신호에 기초하여 디코드된 어드레스 신호를 래치한다. 도 1에 관련하여 설명된 바와 같이, 어드레스 래치 신호 발생 회로(14)는 고속 논리 회로로 구성되어 있다.
도 7은 디코드가 어드레스 신호에 대해 실행되는 위치를 나타내는 종래 구성을 나타내는 블록도이다. 도 7은 도 6의 구성과 비교된다.
도 7의 종래 구성에 있어서, 어드레스 디코더(214)는 어드레스 입력 회로(210)의 후단에 배치된다. 즉, 어드레스 입력 회로(210)는 입력 버퍼(212) 및 동기용 버퍼(213)를 통해 입력 어드레스 신호를 수신한다. 그 다음, 어드레스 신호는 어드레스 입력 회로(210)로부터 어드레스 디코더(214)에 공급되며, 이 어드레스 디코더에서 어드레스 신호가 디코드된다. 이러한 구성 때문에, 어드레스 입력 회로(210)가 어드레스 신호를 래치하는 타이밍과, 어드레스 데이터가 내부 회로(17)에 공급되는 타이밍 사이에 시간 갭이 발생하며, 이 시간 갭은 어드레스 디코더(214)에 의해 실행되는 디코드 처리에 요구되는 시간 기간과 동일하다.
도 6의 구성에서, 어드레스 디코더(120)는 어드레스 입력 회로(15)의 전단에 제공되어, 어드레스 디코더(120)에 의한 디코드 처리에 요구되는 시간이 무시될 수 있다. 즉, 어드레스 입력 회로(15)로부터 출력된 어드레스 데이터가 어떠한 지연도 발생하는 일 없이 즉시 내부 회로(17)에 공급된다. 이는 데이터 기록 동작 및 데이터 판독 동작을 앞당길 수 있게 하여, 반도체 기억 장치의 더 높은 동작 속도가 달성된다.
입력 버퍼(11-5), 동기용 버퍼(12-6), 및 어드레스 디코더(120)는, 종래에 사용된 입력 버퍼(122), 동기용 버퍼(213), 및 어드레스 디코더(214)와 동일한 구성을 갖는다. 따라서, 그 설명은 생략한다.
도 6에 도시된 것과 같은 어드레스 입력 회로의 전단에 어드레스 디코더를 배치하는 구성은 단독으로 즉, 다른 실시예와의 결합 없이도 사용될 수 있다.
도 8은 본 발명에 따른 반도체 기억 장치의 제3 실시예를 나타낸다.
도 8은 어드레스 디코더가 어드레스 입력 회로의 전단에 배치되는 구성이 단독으로 사용될 경우를 나타낸다. 도 8에서, 도 1 및 도 2의 구성요소와 동일한 요소는 동일한 참조 부호에 의해 지시되며, 그 설명을 생략한다.
도 8에서는, 도 2의 어드레스 래치 신호 발생 회로(14)는 제공되지 않기 때문에, 어드레스 입력 회로(210)가 어드레스 신호를 래치하는 타이밍은 도 1 또는 도 7에 도시된 종래 구성에서 사용되는 것과 동일하다. 그러나, 도 7의 구성에서 어드레스 디코더(214)가 어드레스 입력 회로(210) 다음에 제공되는 것과는 대조적으로, 도 8의 구성에서는 어드레스 디코더(120)가 어드레스 입력 회로(210)의 전단에 제공된다.
이러한 구성으로 인해, 어드레스 디코더(120)에 의한 디코드 처리에 요구되는 시간이 무시될 수 있다. 즉, 어드레스 입력 회로(210)으로부터 출력된 어드레스 데이터는 어떠한 시간 지연이 발생하는 일 없이 즉시 내부 회로(17)에 공급될 수 있다. 이는, 데이터 기록 동작 및 데이터 판독 동작을 도 7의 구성에서보다 앞당겨진 타이밍에서 실행할 수 있도록 함으로써, 반도체 기억 장치의 고속 동작이 달성된다.
도 9는 어드레스 디코드 동작의 상세 구성을 나타낸 종래 구성의 블록도이다. 도 9에서, 도 7과 동일한 구성요소는 동일한 참조부호에 의해 지시되며 그 설명을 생략한다.
도 9의 반도체 기억 장치에 있어서, 용장 판정 유닛(215)은 어드레스 디코드시에 용장 판정을 행할 목적으로 제공된다. 일반적으로, 반도체 기억 장치에는 결함 메모리 셀에 대한 대체 셀로서 기능하는 용장 메모리 셀이 제공된다. 메모리 셀이 결합을 가질 때 퓨즈 차단(fuse cut)을 통한 결선 논리 조작에 의해, 결함 메모리 셀에 대한 대체용으로 기능하는 용장 메모리 셀이, 결함이 있는 메모리 셀에 대한 액세스가 시도될 때 액세스될 수 있다.
도 9에서, 어드레스 입력 회로(210)에 의해 래치된 어드레스 신호는 용장 판정 유닛(215) 및 프리디코더(pre-decoder)(216)에 공급된다. 공급된 어드레스가, 대응하는 용장 메모리 셀에 의해 대체되어야 하는 메모리 셀을 나타내는 어드레스일 때, 용장 판정 유닛(215)은 그 내부에서 실행되는 논리 연산에 의해, 용장 판정 신호 Comx를 액티브로 한다. 즉, 용장 판정 신호 Comx는 용장 메모리 셀이 액세스될 때 액티브되며, 통상 메모리 셀이 액세스될 때 인액티브(inactive)된다. 용장 판정 신호 Comx는 프리디코더(216)에 공급된다.
어드레스 신호 및 용장 판정 신호 Comx에 추가로, 프리디코더(216)는 또한 제어 회로(211)로부터 어드레스 제어 신호 Cdepz를 수신한다. 어드레스 제어 신호 Cdepz는 펄스로 구성되어 있으며, 펄스의 타이밍에 의해, 프리디코더(216)가 어드레스 신호를 출력해야 하는 타이밍이 지시된다. 용장 판정 신호 Comx가 인액티브일 때 즉, 용장 메모리 셀보다는 통상 메모리 셀이 액세스될 때 프리디코더(216)는 공급된 어드레스 신호를 프리디코드하며, 프리디코드된 어드레스를 어드레스 제어 신호 Cdepz에 의해 지시된 타이밍에서 어드레스 디코더(214)에 출력한다. 용장 판정 신호 Comx가 액티브일 때 즉, 용장 메모리 셀이 액세스될 때 프리디코더(216)는 어드레스 제어 신호 Cdepz에 의해 지시된 타이밍에서 어드레스 디코더(214)에 용장 어드레스를 출력한다.
도 9의 종래 구성에 있어서, 용장 판정 유닛(215)은 먼저 용장 판정 신호 Comx를 발생시킨 다음, 프리디코더(216)가 어드레스 제어 신호 Cdepz에 의해 지시된 타이밍에서 통상 어드레스 및 용장 어드레스를 출력한다. 따라서, 어드레스 제어 신호 Cdepz에 의해 지시된 타이밍은 용장 판정 신호 Comx가 발생되는 타이밍보다 늦을 필요가 있다. 또한 용장 판정 신호 Comx를 안정화시키기 위해, 용장 판정 신호 Comx와 어드레스 제어 신호 Cdepz의 타이밍은 소정의 타이밍 마진에 의해 서로 분리되어야 한다.
즉, 통상 어드레스 또는 용장 어드레스는 용장 판정 유닛(215)이 용장 판정 신호 Comx를 발생시키는 것을 대기한 후에 어드레스 디코더(214)에 공급되는데, 이 모든 동작은, 어드레스 입력 회로(210)가 어드레스 신호를 래치한 후에 이루어진다. 용장 판정 신호 Comx의 발생을 대기해야만 하는 필요성은 반도체 기억 장치의 동작을 고속으로 하는 것을 방해한다.
도 10은 본 발명에 따른 반도체 기억 장치의 제4 실시예를 나타내는 블록도이다. 도 10에서, 도 9와 동일한 구성요소는 동일한 참조부호에 의해 지시되며, 그 설명을 생략한다.
도 10의 반도체 기억 장치(10C)는 어드레스 신호가 입력 버퍼(11-5)에 입력된 다음 동기용 버퍼(12-6)에 입력되면, 어드레스 신호를 용장 판정 유닛(121) 및 어드레스 입력 회로(210)에 공급한다. 용장 판정 유닛(121)은 논리 연산을 실행하고, 공급된 어드레스가 용장 메모리 셀의 어드레스로 대체되어야 할 때 용장 판정 신호 Comx를 액티브로 한다. 용장 판정 신호 Comx는 프리디코더(216)에 공급된다. 어드레스 입력 회로(210), 용장 판정 유닛(121), 및 프리디코더(216)의 구성은 도 9의 어드레스 입력 회로(210), 용장 판정 유닛(121), 및 프리디코더(216)와 각각 동일하다.
도 10의 구성에서, 어드레스 신호의 용장 판정은 적어도 어드레스 입력 회로(210)의 동작보다 늦지 않게 실행되며, 어드레스 신호의 용장 판정은 어드레스 입력 회로(210)가 커맨드 디코더(209)로부터의 트리거에 근거해 어드레스 신호를 래치하는 동안 완료될 수 있으며 비교적 긴 시간 지연을 갖는다. 그러므로, 어드레스 신호가 어드레스 입력 회로(210)에서 프리디코더(216)로 공급되는 시간에 의해 용장 판정 신호 Comx는 이미 안정화되어, 프리디코더(216)는 통상 어드레스 또는 용장 어드레스를 즉시 출력할 수 있다. 다시 말해, 용장 판정 신호 Comx의 타이밍이 앞당겨지기 때문에 어드레스 제어 신호 Cdepz가 앞당겨진 타이밍으로 설정되어 통상 어드레스 또는 용장 어드레스의 출력을 앞당길 수 있다.
도 11은 데이터 획득 동작과 관련된 조래 구성을 나타내는 블록도이다. 도 11에서, 도 1의 구성요소와 동일한 부분은 동일한 참조부호에 의해 지시되며, 그 설명을 생략한다.
도 11의 반도체 기억 장치에 있어서, 입력 버퍼(221) 및 동기용 버퍼(222)를 통해 공급된 데이터 신호는, 데이터 획득 회로(223)가 제어 회로(220)에 의해 이 데이터 신호를 수신하도록 촉구될 때 데이터 획득 회로(223)에 의해 수신된다. 그런 후, 래치된 데이터 신호는 데이터 기록 회로(224)에 제공되다. 데이터 기록 회로(224)는 제어 회로(220)으로부터 공급된 제어 신호에 따라 내부 회로에 공급된 데이터를 기록한다.
도 11에 도시된 구성에서, 데이터 기록 회로(224)는 그 동작을 개시하기 전에, 데이터 획득 회로(223)가 데이터를 수신하는 것을 대기해야만 한다. 이 대기 시간은, 반도체 기억 장치의 동작 속도의 고속화를 방해한다.
도 12는 본 발명에 따른 반도체 기억 장치의 제5 실시예를 나타내는 블록도이다. 도 12에서, 도 11과 동일한 구성요소는 동일한 참조부호에 의해 지시되며 그 설명을 생략한다.
도 12의 반도체 기억 장치(10D)에는, 도 2의 반도체 기억 장치(10)에 어드레스 래치 신호 발생 회로(14)가 제공되는 것과 유사한 방식으로, 커맨드 디코더(13)와 분리된 데이터 획득 신호 발생 회로(130)가 제공된다. 데이터 획득 신호 발생 회로(130)에 의해 발생된 데이터 획득 신호는 동기용 버퍼(12-8)를 통해 데이터 획득 회로(223)에 공급된다. 데이터 획득 회로(223)는, 데이터 획득 신호가 데이터 획득 회로의 동작을 위한 적절한 타이밍을 지시할 때 입력 버퍼(11-6) 및 동기용 버퍼(12-7)를 통해 공급된 데이터 신호를 수신한다.
데이터 획득 신호 발생 회로(130)는 스큐를 제거하기 위한 방식으로 설계되지 않는다. 그러므로, 데이터 기록 동작이 지시되지 않더라도 데이터 획득 신호 발생 회로(130)가 데이터 획득 신호를 잘못하여 출력하는 경우가 발생한다. 그러나, 이 경우 데이터 획득 회로(223)가 데이터 기록 회로(224)에 획득된 오류 데이터를 잘못하여 공급하더라도 제어 회로(131)가 데이터 기록 동작을 지시하지 않기 때문에 동작적인 문제는 발생하지 않는다. 즉, 데이터 기록 회로(224)는 제어 회로(131)에 의해 제어되어, 적절한 스큐 조치가 커맨드 디코더(13)에서 적절하게 실행되는 한 오류 동작은 발생하지 않는다. 이 때문에, 고속 논리 회로는 스큐의 존재를 고려하지 않으면서 데이터 획득 타이밍을 한정하는데 사용될 수 있다.
도 13은 본 발명에 따른 반도체 기억 장치의 제6 실시예를 나타내는 블록도이다. 도 13에서, 도 2, 도 6 및 도 12와 동일한 구성요소는 동일한 참조부호에 의해 지시되며, 그 설명을 생략한다.
도 13의 반도체 기억 장치(10E)에는 버스트 길이를 제어하는 기능이 부여된다. 어드레스 래치 신호 발생 회로(14A) 및 어드레스 입력 회로(15A)는 도 2에 도시된 어드레스 래치 신호 발생 회로(14) 및 어드레스 입력 회로(15)의 위치에 각각 제공된다. 여기에서, 어드레스 래치 신호 발생 회로(14A) 및 어드레스 입력 회로(15A)는 버스트 길이를 제어하는 기능을 갖추고 있다. 반도체 기억 장치(10E)를 도시한 도 13에는, 도 12의 데이터 획득 시스템의 구성이 또한 참조로 도시된다. 제어 회로(13) 및 제어 회로(131)는 각각 도 2에 도시된 제어 회로(16) 및 도 12에 도시된 제어 회로(131)와 동일하다. 도 13의 반도체 기억 장치(10E)는 어드레스 카운터(140)를 추가로 포함한다.
도 14는 어드레스 래치 신호 발생 회로(14A)의 회로 구성을 나타내는 회로도이다.
어드레스 래치 신호 발생 회로(14A)는 인버터(141~145), 동기용 버퍼(146, 147), NAND 회로(148,149) 및 NOR 회로(150)를 포함한다.
어드레스 래치 신호 발생 회로(14A)는 커맨드 신호 /RAS, /CAS, /CS 및 칩-액티브 신호 CSEX를 수신한다. 칩-액티브 신호 CSEX는 액티브 커맨드가 설정될 때 액티브되며, 종래 기술에서 통상적으로 사용된다.
도 15의 (a)~(h)는 도 13 및 도 14에 도시된 구성의 동작을 설명하기 위한 타이밍도를 나타낸다. 도 13, 도 14 및 도 15의 (a)~(h)를 참조하여, 버스트 길이 제어 동작이 차후 설명된다.
도 15의 (a)~(h)에 도시된 바와 같이, 컨맨드 신호 /RAS, /CAS 및 /CS가 각각 로우, 하이 및 로우이며, 칩-액티브 신호 CSEX는 로우로 변화된다(즉, 비활성화된다). 또한, 커맨드 신호 /RAS, /CAS 및 /CS가 각각 하이, 로우 및 로우일 때 판독/기록 커맨드가 설정되어 버스트 개시 신호가 동기용 버퍼(146)에 공급된다. 동기용 버퍼(146)는 클록 신호 CLK와 동기시켜 버스트 개시 신호를 출력한다. 이와같이, 어드레스 래치 신호 발생 회로(14A)는 버스트 개시 어드레스 래치 신호 EXTAPZ를 발생시키며, 이 신호는 버스트 개시 어드레스를 래치하는데 사용된다. 또한, 어드레스 래치 신호 발생 회로(14A)는, 내부적으로 발생된 어드레스를 래치하는데 사용되는 내부 발생 어드레스 래치 신호 INTPZ를 발생시킨다.
도 13에 도시된 바와 같이, 버스트 개시 어드레스 래치 신호 EXTAPZ 및 내부 발생 어드레스 래치 신호 INTPZ는 어드레스 입력 회로(15A)에 공급된다. 버스트 개시 어드레스 래치 신호 EXTAPZ를 사용함으로써, 어드레스 입력 회로(15A)는 어드레스 신호가 입력 버퍼(11-5) 및 동기용 버퍼(12-6)를 통해 공급될 때 어드레스 신호를 버스트 개시 어드레스로서 래치한다.
어드레스 카운터(140)는 어드레스 입력 회로(15A)로부터 버스트 개시 어드레스를 수신하고, 버스트 개시 어드레스로부터 시작하는 연속적인 어드레스를 발생시킨다. 이들 연속적인 어드레스는 어드레스 입력 회로(15A)에 내부 발생 어드레스로서 공급된다. 어드레스 입력 회로(15A)는 내부 발생 어드레스 래치 신호 INTPZ에 기초하여 어드레스 카운터(140)로부터 연속적으로 공급된 내부 발생 어드레스를 래치한다.
도 15의 (a)~(h)는 버스트 길이가 4로 설정된 경우를 나타낸다. 이 경우에, 어드레스 카운터(140)는 신호 ENDZ를 로우로 변화시키고, 신호 ENDZ를 어드레스 래치 신호 발생 회로(14A)에 공급한다. 신호 ENDZ의 이러한 변화는, 어드레스가 첫번째 어드레스로서 버스트 개시 어드레스를 시작으로 카운터될 때 4번째 어드레스 이후에, 내부 발생 어드레스 래치 신호 INTPZ의 발생을 억제하기 위한 것이다. 신호 ENDZ에서의 변화로 인해, 도 14에 도시된 NAND 게이트(149)는 폐쇄되고, 도 15의 (h)에 나타난 바와 같이 내부 발생 어드레스 래치 신호 INTPZ는 4번째 어드레스 이후에 즉시 종료한다. 여기에서, 내부 발생 어드레스 래치 신호 INTPZ는 펄스가 버스트 개시 어드레스에 관해 더이상 발생되지 않도록 제어된다.
이와 같이, 어드레스 입력 회로(15A)는 앞서 설정된 버스트 길이에 따라 내부 회로(17)에 연속적인 어드레스를 순차적으로 공급한다. 도 4에서, 인버터(144,145), NAND 회로(149), 및 NOR 회로(150)는 함께 버스트 길이 제어 회로(151)를 구성한다. 버스트 길이 제어 회로(151)는 내부 발생 어드에스 래치 신호 INTPZ의 펄스의 갯수, 즉 버스트 길이를 제어한다. 여기에서, 인버터(144,145)는 버스트 개시 어드레스 래치 신호 EXTAPZ의 타이밍을 내부 발생 어드레스 래치 신호 INTPZ의 타이밍에 정렬시킬 목적으로 제공된다.
상술된 바와 같은 버스트 길이를 제어하는 매카니즘은 종래에 사용되고 있는 것과 동일한 것이다. 그러나, 종래에는 어드레스 래치 신호 발생 회로(14A)가 도 1에 도시된 구성과 동일한 방식으로 커맨드 디코더(13)에 포함되어 있어서, 비교적 큰 시간 지연을 가진 커맨드 디코더는 버스트 개시 어드레스 래치 신호 EXTAPZ 및 내부 발생 어드레스 래치 신호 INTPZ를 발생시킨다. 도 13에 도시된 어드레스 입력 회로(15A) 및 어드레스 카운터(140)는 종래 기술에서 사용되는 것과 동일하다. 이들 구성은 종래 기술의 범위 내에 있기 때문에, 그 설명을 생략한다.
도 16은 본 발명에 따른 반도체 기억 장치의 제7 실시예를 나타내는 블록도이다. 도 16에서, 도 13과 동일한 구성요소는 동일한 참조부호에 의해 지시되며, 그 설명을 생략한다. 도 16의 반도체 장치 구성에서, 어드레스 래치 신호 발생 회로(14B)는 도 13에 도시된 어드레스 래치 신호 발생 회로(14A)에 대신해서 제공된다.
도 17은 어드레스 래치 신호 발생 회로(14B)의 회로 구성을 나타내는 회로도이다. 어드레스 래치 신호 발생 회로(14B)는 인버터(161~165), NAND 회로(166, 167) 및 동기용 버퍼(168,169)를 포함한다.
도 17의 어드레스 래치 신호 발생 회로(14B)는 커맨드 신호 /RAS, /CAS, 및 /CS를 수신하고, 신호 ENDZ 및 칩-액티브 신호 CSEX를 추가로 수신한다. 이들 수신된 신호에 기초하여, 어드레스 래치 신호 발생 회로(14B)는 버스트 개시 어드레스 신호 EXTAPZ 및 내부 발생 어드레스 래치 신호 INTPZ를 출력한다. 도 17에 도시된 어드레스 래치 신호 발생 회로(14B)의 동작은 출력 신호의 타이밍이 더 이르다는 점을 제외하고, 기본적으로 도 14에 도시된 어드레스 래치 신호 발생 회로(14A)의 동작과 동일하다.
도 18의 (a)~(h)는 도 16 및 도 17에 도시된 구성의 동작을 설명하기 위한 타이밍도이다.
도 18의 (f)~(h)에 도시된 신호 타이밍은 도 15의 (f)~(h)에 도시된 대응하는 타이밍과 비교하여 그 시간이 앞선다. 즉, 버스트 개시 어드레스 래치 신호 EXTAPZ, 신호 ENDZ, 및 내부 발생 어드레스 래치 신호 INTPZ는 상술된 실시예에서보다 앞당겨진 타이밍을 갖는다. 도 18의 (f)~(h)에서, 상술된 실시예(도 15의 (f)~(h))의 타이밍이 비교를 위해 점선으로 도시되어 있다. 도면에 도시된 바와 같이, 버스트 개시 어드레스 래치 신호 EXTAPZ, 신호 ENDZ 및 내부 발생 어드레스 래치 신호 INTPZ의 타이밍은 시간 마진 T만큼 앞당겨진다.
도 17에서, 인버터(164,165) 및 NAND 회로(167)는 함께 버스트 길이 제어 회로(170)를 구성한다. 버스트 길이 제어 회로(170)는, 버스트 개시 어드레스로서 기능하는 제1 어드레스 이후의 제2 내지 제4 어드레스에 대해 내부 발생 어드레스 래치 신호의 3개의 펄스를 발생시킬 수 있다. 이는 도 18의 (a)~(h)에 도시되어 있으며, 버스트 길이가 4인 경우이다.
버스트 길이 제어 회로(151)가 동기용 버퍼(146,147)의 후단에 제공되는 도 14의 구성과 비교하면, 도 17의 버스트 길이 제어 회로(170)는 동기를 설정하는 기능을 하는 동기용 버퍼(169)의 전단에 배치되고, 그에 따라 버스트 개시 어드레스 래치 신호 INTPZ는 앞당겨진 타이밍에서 발생된다. 이는, 클록 동기의 설정에서 버스트 어드레스의 래치에 걸친 시간 기간을 짧게 함으로써 반도체 기억 장치의 동작 속도를 향상시킬 수 있다.
도 16을 참조하면, 어드레스 래치 신호 발생 회로(14B)는 커맨드 디코더(13) 내에 포함될 수 있으며, 비교적 긴 지연을 갖는 논리 회로로 구성될 수 있다. 이러한 경우, 도 17의 구성이 채용될 수 있음이 명백하다. 어드레스 래치 신호 발생 회로(14B)가 커맨드 디코더(13)보다 빠른 논리 회로로 구성되어 있는 구성과 비교하여, 이 구성은 버스트 개시 어드레스 래치 신호 EXTAPZ 및 내부 발생 어드레스 래치 신호 INTPZ의 앞당겨진 타이밍에 대한 약간의 이익을 상실한다. 그러나, 도 14에 도시된 구성과 비교하면, 버스트 개시 어드레스 래치 신호 EXTAPZ 및 내부 발생 어드레스 래치 신호 INTPZ의 타이밍은, 버스트 길이 제어 회로가 동기용 버퍼 전단에 배치되어 있기 때문에 여전히 앞선다.
다음으로, 상기 다양한 실시예과 관련하여 몇개의 구성요소를 설명한다.
도 19는 어드레스 입력 회로의 회로(예컨대, 도 2의 어드레스 입력 회로(15)) 구성을 나타내는 회로도이다. 도 19는 어드레스 신호중 하나의 비트만을 수신하는 회로 구조를 나타낸다. 다수의 어드레스 신호에 대해, 도 19에 도시된 것과 동일한 구성이 이들 어드레스 신호 각각에 대해 제공된다.
어드레스 입력 회로는 인버터(301~305) 및 전송 게이트(306)을 포함한다. 전송 게이트(306)는 NMOS 트랜지스터 및 PMOS 트랜지스터로 구성되어 있다. 인버터(304,305)는 함께 래치를 구성한다.
인버터(301)는 반도체 기억 장치의 외부로부터 어드레스 신호를 수신한다. 인버터(303)는 예컨대, 도 2의 동기용 버퍼(12-5)로부터 공급된 어드레스 래치 신호인, 제어 신호를 수신한다. 인버터(303)에 입력된 제어 신호가 하이가 되면 전송 게이트(306)는 개방되어, 어드레스 신호가 인버터(304,305)로 구성된 래치에 도달한다. 따라서, 어드레스 신호는 어드레스 입력 회로에서 래치된다.
이와 같이, 어드레스 입력 회로는, 임의의 타이밍에서 촉구될 때 어드레스 신호를 래치한다. 어드레스 입력 회로는, 입력된 어드레스 신호가 변화하더라도 다음 제어 신호가 입력될 때까지 래치된 어드레스 신호를 유지한다.
도 20은 도 7 내지 도 10에 도시된 제어 회로(211)의 회로 구조를 나타내는 회로도이다.
도 20의 제어 회로는 인버터(311~323), NAND 회로(324~328)를 포함한다. NAND 회로(324,325)는 함께 래치를 형성하며, 이 래치는 예컨대 도 10의 커맨드 디코더(209)로부터 제어 신호를 수신한다.
초기 상태에서, 커맨드 디코더로부터의 제어 신호는 하이이고, 래치의 출력(NAND 회로(324)의 출력)은 로우이기 때문에, 제어 회로의 출력(인버터(323)의 출력)은 로우이다. 제어 신호가 하이에서 로우로 변화되면, 래치의 출력은 하이로 변화된다. 이러한 래치의 출력에서 하이가 되는 변화는 몇개의 지연 소자를 통해 전파되고, NAND 회로(328)의 출력에서 로우가 되는 변화를 나타낸다. 이 시간까지, 제어 신호는 이미 하이로 회복되어, NAND 회로(328)의 출력은 래치의 출력을 로우로 변화시킨다. 이러한 방식으로, 제어 신호의 로우 펄스는 래치의 입력에 도달하고 래치의 출력은 하이로 변화하여, 제어 회로의 출력이 된다. 피드백 신호(즉, NAND 회로(328)의 출력)의 지연 시간에 의해 규정된 임의의 시간 기간 후에 래치 출력은 로우로 회복되어, 제어 회로의 출력이 된다.
상기 언급된 시간 기간은 신호 lat3z 및 lat4z에 의해 조정된다. 신호 lat3z 및 lat4z가 하이가 되면, 인버터(314)의 출력만이, NAND 회로(328)의 출력에서 로우가 되는 변화의 타이밍과 관련된다. 신호 lat3z 및 lat4z가 각각 하이 및 로우가 되면, NAND 회로(326)의 출력이, NAND 회로(328)의 출력에서 로우가 되는 변화의 타이밍에 관련된 단 하나의 인자가 된다. NAND 회로(327)의 출력은, 신호 lat3z 및 lat4z가 모두 로우가 될 때 단 하나의 관련 인자가 된다. 이러한 방식으로, 신호 lat3z 및 lat4z는 함께, 피드백 신호(NAND 회로(328)의 출력)가 로우로 변화할 때를 결정하며, 이것에 의해 래치의 출력의 펄스 폭이 규정된다. 다시 말해, 신호 lat3z 및 lat4z는 제어 회로의 출력의 펄스 폭을 규정한다.
이와 같이, 제어 회로는 적절한 펄스 폭 및 타이밍을 갖는 그 출력을 공급한다. 출력의 타이밍은 또한 지연 소자의 갯수(인버터(320~323)의 수)에 의해 조정될 수 있다. 도 10에서, 예컨대 제어 신호의 출력은 프리디코더(216)에 어드레스 제어 신호 Cdepz로서 공급된다.
도 21은 도 11-13 및 도 16에 도시된 데이터 획득 회로(223)의 회로 구성을 나타내는 회로도이다. 도 21은 데이터 신호의 하나의 비트만을 수신하는 회로 구조를 나타낸다. 다수의 데이터 신호에 대해, 도 21에 도시된 것과 동일한 구성이 이들 데이터 신호 각각에 대해 제공된다.
도 21의 데이터 획득 회로(223)는 인버터(331~335) 및 전송 게이트(336)를 포함한다. 전송 게이트(336)는 PMOS 트랜지스터 및 NMOS 트랜지스터로 구성되어 있다. 인버터(331)는 예컨대, 도 12의 실시예에 도시된 동기용 버퍼(12-8)로부터 제공된 제어 신호를 수신한다. 제어 신호가 하이로 변화되면 전송 게이트는 개방되어 전송 게이트를 통해 데이터 신호가 전송될 수 있다. 이와 같이, 데이터 획득 회로(223)는 데이터를 수신한다.
도 22는 도 11-13 및 도 16에 도시된 데이터 기록 회로(224)의 회로 구성을 나타내는 회로도이다. 도 22는 데이터 신호중 하나의 비트만을 수신하는 회로 구조를 나타낸다. 다수의 데이터 신호에 대해 도 22에 도시된 것과 동일한 구성이 이들 데이터 신호 각각에 대해 제공된다.
도 22의 데이터 기록 회로(224)는 인버터(341~346) 및 전송 게이트(347)를 포함한다. 전송 게이트(347)는 PMOS 트랜지스터 및 NMOS 트랜지스터로 구성되어 있다. 인버터(341)는 데이터 획득 회로(223)에 의해 데이터 신호가 입력될 때 데이터 신호를 수신한다. 인버터(342)는 도 12의 실시예의 제어 회로(131)로부터 제공된 제어 신호를 수신한다. 제어 신호가 로우로 변화될 때 전송 게이트는 개방되어, 인버터(344,345)로 구성된 래치가 공급된 데이터 신호를 래치한다.
이러한 방식으로, 데이터 기록 회로(224)는 데이터 신호를 제어 신호에 의해 지시된 타이밍에서 래치하고, 데이터 기록의 목적을 위해 데이터 신호를 내부 회로에 제공한다.
추가로, 본 발명은 이들 실시예에 한정되지 않으며, 다양한 변형 및 수정이 본 발명의 범위를 벗어나지 않고 만들어 질 수 있다.
본 발명에 의하면, 종래 반도체 기억 장치보다 고속으로 동작하는 반도체 기억 장치가 제공된다.

Claims (17)

  1. 내부 회로를 갖는 반도체 기억 장치에 있어서,
    입력 커맨드 신호를 디코드하여 디코드된 커맨드 신호를 공급하는 커맨드 디코더와,
    상기 커맨드 디코더보다 빠르게 동작하고, 상기 입력 커맨드 신호를 디코드하여 어드레스 래치 신호를 공급하는 어드레스 래치 신호 발생 회로와,
    상기 디코드된 커맨드 신호에 기초하여 상기 내부 회로를 제어하는 제어 회로와,
    상기 어드레스 래치 신호에 응답하여 어드레스 신호를 래치하는 어드레스 입력 회로를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 커맨드 디코더는 제1 속도로 동작하는 논리 회로를 포함하고, 상기 어드레스 래치 신호 발생 회로는 상기 제1 속도보다 빠른 제2 속도로 동작하는 논리 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항에 있어서, 상기 반도체 기억 장치의 외부로부터 입력 커맨드 신호를 각각 수신하는 입력 버퍼와,
    상기 입력 버퍼로부터 입력 커맨드 신호를 각각 수신하고, 상기 입력 커맨드 신호를 클록 신호와 동기시켜 커맨드 디코더에 공급하는 제1 동기용 버퍼와,
    상기 어드레스 래치 신호 발생 회로로부터 어드레스 래치 신호를 수신하고, 이 어드레스 래치 신호를 상기 클록 신호와 동기시켜 어드레스 입력 회로에 공급하는 제2 동기용 버퍼를 추가로 구비하고,
    상기 어드레스 래치 신호 발생 회로는 상기 입력 버퍼로부터 직접 입력 커맨드 신호를 수신하는 것을 특징으로 하는 반도체 기억 장치.
  4. 제2항에 있어서, 상기 제1 속도는, 상기 커맨드 디코더가 커맨드 입력 신호를 디코드할 때 스큐가 입력 커맨드 신호로부터 충분히 제거되도록 설정되는 것을 특징으로 하는 반도체 기억 장치.
  5. 제4항에 있어서, 상기 제2 속도는 스큐를 충분히 제거하기에 적어도 필요한 속도보다 빠른 것을 특징으로 하는 반도체 기억 장치.
  6. 입력 커맨드 신호를 디코드하여, 반도체 기억 장치의 동작을 제어하는 디코드된 커맨드 신호를 공급하는 커맨드 디코더와,
    상기 입력 커맨드 신호를 디코드하여, 어드레스를 래치하는데 사용되는 어드레스 래치 신호를 공급하는 어드레스 래치 신호 발생 회로를 구비하며,
    상기 어드레스 래치 신호 발생 회로는 상기 커맨드 디코더보다 빠른 속도로 동작하는 것을 특징으로 하는 반도체 기억 장치.
  7. 제6항에 있어서, 상기 커맨드 디코더는 커맨드 입력 신호를 디코드할 때 커맨드 입력 신호로부터 스큐를 충분히 제거하기 위한 속도로 동작하며, 상기 어드레스 래치 신호 발생 회로는 스큐를 충분히 제거하기에 적어도 필요한 속도보다 빠른 속도로 동작하는 것을 특징으로 하는 반도체 기억 장치.
  8. 클록 신호와 동기된 후의 입력 커맨드 신호를 수신하고 이 입력 커맨드 신호를 디코드하여, 반도체 기억 장치를 제어하는 디코드된 커맨드 신호를 공급하는 커맨드 디코더와,
    클록 신호와 동기되기 전의 입력 커맨드 신호를 수신하고 이 입력 커맨드 신호를 디코드하여, 어드레스를 래치하는데 사용되는 어드레스 래치 신호를 공급하는 어드레스 래치 신호 발생 회로를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  9. 입력 커맨드 신호를 디코드하여 디코드된 커맨드 신호를 공급하는 커맨드 디코더와,
    입력 어드레스 신호를 디코드하여 디코드된 어드레스 신호를 공급하는 어드레스 디코더와,
    상기 디코드된 커맨드 신호중 적어도 하나의 신호에 응답하여, 상기 어드레스 디코더로부터 공급된 디코드된 어드레스 신호를 래치하는 어드레스 입력 회로를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  10. 입력 커맨드 신호를 디코드하여 디코드된 커맨드 신호를 공급하는 커맨드 디코더와,
    입력 어드레스 신호를 디코드하여 디코드된 어드레스 신호를 공급하는 어드레스 디코더와,
    상기 커맨드 디코더보다 빠른 속도로 동작하고, 상기 입력 커맨드 신호를 디코드하여 어드레스 래치 신호를 공급하는 어드레스 래치 신호 발생 회로와,
    상기 어드레스 래치 신호에 응답하여 상기 어드레스 디코더로부터 공급된 디코드된 어드레스 신호를 래치하는 어드레스 입력 회로를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  11. 입력 커맨드 신호를 디코드하여 디코드된 커맨드 신호를 공급하는 커맨드 디코더와,
    입력 어드레스 신호를 수신하는 버퍼와,
    상기 디코드된 커맨드 신호중 적어도 하나의 신호에 응답하여, 상기 버퍼로부터 공급된 입력 어드레스 신호를 래치하는 어드레스 입력 회로와,
    상기 버퍼로부터 입력 어드레스 신호를 수신하여, 이 입력 어드레스 신호가 용장 어드레스를 나타내는지를 판정하는 용장 판정 유닛과,
    상기 어드레스 입력 회로로부터의 입력 어드레스 신호 및 상기 용장 판정 유닛으로부터의 용장 판정 결과를 수신하고, 이 용장 판정 결과에 따라 입력 어드레스 신호를 디코드하여 디코드된 어드레스 신호를 공급하는 어드레스 디코더를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  12. 제11항에 있어서, 상기 어드레스 디코더는,
    상기 어드레스 입력 회로로부터의 입력 어드레스 신호 및 상기 용장 판정 유닛으로부터의 용장 판정 결과를 수신하고, 이 용장 판정 결과에 따라 입력 어드레스 신호를 디코드하여 프리디코드된 어드레스 신호를 공급하는 어드레스 프리디코더와,
    상기 프리디코드된 어드레스 신호를 디코드하여 디코드된 어드레스 신호를 공급하는 디코더를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  13. 내부 회로를 갖는 반도체 기억 장치에 있어서,
    입력 코맨드 신호를 디코드하여 디코드된 커맨드 신호를 공급하는 커맨드 디코더와,
    상기 커맨드 디코더보다 빠르게 동작하고, 상기 입력 커맨드 신호를 디코드하여 데이터 획득 신호를 공급하는 데이터 획득 신호 발생 회로와,
    상기 디코드된 커맨드 신호에 기초하여 내부 회로를 제어하는 제어 회로와,
    입력 데이터 신호를 수신하고 상기 데이터 획득 신호에 응답하여 그 출력에 상기 입력 데이터 신호를 공급하는 데이터 획득 회로를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  14. 제13항에 있어서, 상기 데이터 획득 회로로부터 공급된 입력 데이터 신호를 상기 내부 회로에 기록하는 데이터 기록 회로를 추가로 구비하고, 상기 제어 회로는 디코드된 커맨드 신호에 기초하여 상기 데이터 기록 회로를 추가로 제어하는 것을 특징으로 하는 반도체 기억 장치.
  15. 반도체 기억 장치의 외부로부터 공급된 버스트 개시 어드레스를 래치하는데 사용되는 버스트 개시 어드레스 래치 펄스를 클록 신호와 동기시켜 공급하는 제1 회로와,
    상기 버스트 개시 어드레스에 연속하여 내부적으로 발생되는 내부 어드레스를 래치하는데 사용되는 내부 발생 어드레스 래치 펄스를 클록 신호와 동기시켜 공급하는 제2 회로를 구비하며,
    상기 제2 회로는, 상기 내부 발생 어드레스 래치 펄스가 발생되는 기간을 나타내는 기간 지시 신호를 발생시키는 버스트 길이 제어 회로와,
    상기 기간 지시 신호를 클록 신호에 동기시킴으로써 내부 발생 어드레스 래치 펄스를 발생시키는 동기 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  16. 제15항에 있어서, 상기 버스트 길이 제어 회로는 입력 커맨드 신호 및 다른 신호에 기초하여 기간 지시 신호를 발생시키는 논리 회로를 포함하며, 상기 다른 신호는 버스트 기간의 종료의 나타내는 신호와, 입력 커맨드 신호에 의해 반도체 기억 장치에 대해 설정된 액티브 상태를 나타내는 신호를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  17. 제15항에 있어서, 상기 제1 회로는,
    상기 입력 커맨드 신호가 신호 레벨의 소정의 조합을 나타낼 때 버스트 개시 신호를 발생시키는 논리 회로와,
    상기 버스트 개시 신호를 클록 신호와 동기시킴으로써 버스트 개시 어드레스 래치 펄스를 발생시키는 동기 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치.
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