KR100403343B1 - 램버스 디램 - Google Patents

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KR100403343B1 KR10-2001-0056507A KR20010056507A KR100403343B1 KR 100403343 B1 KR100403343 B1 KR 100403343B1 KR 20010056507 A KR20010056507 A KR 20010056507A KR 100403343 B1 KR100403343 B1 KR 100403343B1
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Abstract

본 발명은 램버스 디램에 관한 것으로, 상부 메모리 뱅크와 하부 메모리 뱅크 중 액세스되는 메모리 뱅크의 데이타 리드/라이트 제어신호만 동작하도록 제어하므로써 전력 소모를 줄이고 래이아웃 면적을 최적화시킨 램버스 디램에 관한 것이다. 이를 위한 본 발명의 램버스 디램은 다수개의 단위 메모리 뱅크를 구비한 상부 및 하부 메모리 뱅크부와, 상기 상부 메모리 뱅크부로 상부 데이타 라이트 제어신호와 상부 데이타 리드 제어신호를 발생하고 상기 하부 메모리 뱅크부로 하부 데이타 라이트 제어신호와 하부 데이타 리드 제어신호를 발생하여 데이타 리드/라이트 동작시 상기 상부 메모리 뱅크부와 상기 하부 메모리 뱅크부가 각각 독립적으로 동작되도록 제어하는 데이타 리드/라이트 제어신호 발생부를 구비한 것을 특징으로 한다.

Description

램버스 디램{RAMBUS DRAM}
본 발명은 램버스(Rambus) 디램(DRAM)에 관한 것으로, 특히 상부 메모리 뱅크(Bank)와 하부 메모리 뱅크 중 액세스(Access)되는 메모리 뱅크의 데이타 리드/라이트 제어신호만 동작하도록 제어하므로써 전력 소모를 줄이고 래이아웃(Layout)면적을 줄일 수 있는 램버스 디램에 관한 것이다.
도 1은 종래 기술에 따른 램버스 디램의 블록도로서, 다수개의 메모리 뱅크를 구비한 상부 메모리 뱅크부(1) 및 하부 메모리 뱅크부(4)와, 상기 상부 및 하부 메모리 뱅크부(1)(4)로 데이타 리드/라이트 제어신호를 발생하는 데이타 리드/라이트 제어신호 발생부(7)가 도시되어 있다.
상기 상부 메모리 뱅크부(1)는 데이타 입/출력 핀(DQA)을 통해 수신된 데이타 신호에 의해 제어되는 9개의 단위 메모리 뱅크들(S1-S9)로 구성된 DQA 메모리 뱅크부(2)와, DQB 핀을 통해 수신된 데이타 신호에 의해 제어되는 9개의 단위 메모리 뱅크들(S1-S9)로 구성된 DQB 메모리 뱅크부(3)가 구비되어 있다.
마찬가지로, 상기 하부 메모리 뱅크부(4)는 DQA 핀을 통해 수신된 데이타 신호에 의해 제어되는 9개의 단위 메모리 뱅크들(S1-S9)로 구성된 DQA 메모리 뱅크부(5)와, DQB 핀을 통해 수신된 데이타 신호에 의해 제어되는 9개의 단위 메모리 뱅크들(S1-S9)로 구성된 DQB 메모리 뱅크부(6)가 구비되어 있다.
도 1에 도시된 종래의 데이타 리드/라이트 제어신호 발생부(7)는 데이타 라이트 동작시 데이타 라이트 제어신호(writeD0123)(writeD4567)를 상부 및 하부 메모리 뱅크부(1)(4)에 구분없이 36개의 단위 메모리 뱅크로 발생하여 동시에 동작시키게 된다. 그리고, 데이타 리드 동작에서도 상부 및 하부 메모리 뱅크부(1)(4)에 구분없이 데이타 리드 제어신호(loadRDpipe)를 36개의 각 메모리 뱅크로 발생시켜 상부 및 하부 메모리 뱅크를 동시에 동작시키게 된다. 이러한 동작으로 인해, 종래의 램버스 디램은 많은 전력을 소모한다.
도 2a는 도 1에 도시된 각 단위 메모리 뱅크의 데이타 라이트 제어신호(writeD0123)에 의해 제어되는 데이타 라이트 전달 회로도로서, 4개의 래치부(11)와 1개의 제어부(12)로 구성된다.
상기 4개의 래치부(11)는 입력 패드(도시되지 않음)를 통해 수신된 데이타를 래치하여 메모리셀(도시되지 않음)로 전송하며, 상기 제어부(12)는 라이트 데이타 제어신호(writeD0123)를 수신하여 상기 4개의 래치부(11)의 동작을 제어하는 신호를 발생한다.
도 2b는 도 1에 도시된 각 단위 메모리 뱅크의 데이타 라이트 제어신호(writeD4567)에 의해 제어되는 데이타 라이트 전달 회로도로서, 8개의 래치부(13)와 1개의 제어부(14)로 구성된다.
상기 8개의 래치부(13)는 패드(도시되지 않음)를 통해 수신된 데이타를 래치시켜 메모리셀(도시되지 않음)로 전송하며, 상기 제어부(14)는 데이타 라이트 제어신호(writeD4567)를 수신하여 상기 8개의 래치부(13)의 동작을 제어하는 신호를 발생한다.
도 3a는 도 1에 도시된 각 메모리 뱅크의 데이타 리드 제어신호(loadRDpip)에 의해 제어되는 데이타 리드 전달 회로도로서, 8개의 래치부(15)와 1개의 제어부(16)로 구성딘다.
상기 8개의 래치부(15)는 메모리셀(도시되지 않음)로부터 수신된 데이타를 패드(도시되지 않음)로 전송하며, 상기 제어부(16)는 데이타 리드 제어신호(loadRDpipe)를 수신하여 상기 8개의 래치부(15)의 동작을 제어하는 신호를 발생한다.
도 3b는 도 1에 도시된 각 메모리 뱅크의 데이타 리드 제어신호(drainRDpipe)에 의해 제어되는 데이타 리드 전달 회로도로서, 8개의 래치부(17)와 1개의 제어부(16)로 구성된다.
상기 8개의 래치부(17)는 메모리셀(도시되지 않음)로부터 수신된 데이타를 래치시켜 패드(도시되지 않음)로 전송하며, 상기 제어부(16)는 데이타 리드 제어신호(drainRDpipe)를 수신하여 상기 8개의 래치부(17)의 동작을 제어하는 신호를 발생한다.
도 4a 종래의 데이타 라이트 제어신호의 파형도로서, 외부 클럭(rclk), 상부 메모리 인에이블 클럭(sclk_en_top), 하부 메모리 인에이블 클럭(sclk_en_bot), 프리 데이타 라이트 신호(writeD0123_pre), 프리 데이타 라이트 신호(writeD4567_pre), 데이타 라이트 제어신호(writeD0123) 및 데이타 라이트 제어신호(writeD4567)가 도시되어 있다.
상기 데이타 라이트 제어신호(writeD0123) 및 데이타 라이트 제어신호(writeD4567)의 첫번째 클럭은 상부 메모리 뱅크를 동작하기 위한 신호이고, 두번째 클럭은 하부 메모리 뱅크를 동작하기 위한 신호이다. 상기 상부 메모리 인에이블 클럭(sclk_en_top)과 하부 메모리 인에이블 클럭(sclk_en_bot)이 겹치는 구간(5-c)에서 상기 데이타 라이트 제어신호(writeD0123) 및 데이타 라이트 제어신호(writeD4567)에 의해 상부 및 하부 메모리 뱅크가 동시에 동작된다.
도 4b는 종래의 데이타 라이트 제어신호 발생 회로도로서, 데이타 라이트 제어신호(writeD0123) 발생부(21)와 데이타 라이트 제어신호(writeD4567) 발생부(23)를 나타낸 것이다.
상기 데이타 라이트 제어신호(writeD0123) 발생부(21)는 제 1 프리 데이타 라이트 발생부(22)와 직렬로 연결된 2개의 인버터(23)(24)로 구성된다. 상기 제 1 프리 데이타 라이트 발생부(22)는 프리 데이타 라이트 신호(writeD0123_pre)를 발생하며, 상기 2개의 인버터(23)(24)는 상기 프리 데이타 라이트 신호(writeD0123_pre)를 수신하여 데이타 라이트 제어신호(writeD0123)를 발생한다.
상기 데이타 라이트 제어신호(writeD4567) 발생부(25)는 제 2 프리 데이타 라이트 발생부(26)와 직렬로 연결된 2개의 인버터(27)(28)로 구성된다. 상기 제 2 프리 데이타 라이트 발생부(26)는 프리 데이타 라이트 신호(writeD4567_pre)를 발생하며, 상기 2개의 인버터(27)(28)는 상기 프리 데이타 라이트 신호(writeD4567_pre)를 수신하여 데이타 라이트 제어신호(writeD4567)를 발생한다.
도 5a는 종래의 데이타 리드 제어신호(loadRDpipe)의 파형도로서, 외부 클럭(rclk), 프리 데이타 리드 신호(loadRDpipe_pre) 및 데이타 리드 제어신호(loadRDpipe)가 도시되어 있다. 상기 데이타 리드 제어신호(loadRDpipe)는 외부 클럭(rclk)의 구간(8-c)에서 상부 및 하부 메모리 뱅크를 액세스하기 위한 클럭 신호를 포함하고 있다.
도 5b는 종래의 데이타 리드 제어신호(loadRDpipe) 발생 회로도로서, 프리데이타 리드 발생부(31)와 직렬로 연결된 2개의 인버터(32)(33)로 구성된다.
상기 프리 데이타 리드 발생부(31)는 프리 데이타 리드 신호(loadRDpipe_pre)를 발생하며, 상기 2개의 인버터(32)(33)는 상기 프리 데이타 라이트 신호(loadRDpipe_pre)를 수신하여 데이타 리드 제어신호(loadRDpipe)를 발생한다.
도 5c는 종래의 데이타 리드 제어신호(drainRDpipe)의 파형도로서, 외부 클럭(rclk), 도메인 컨트롤 블록신호(load_out), 상부 뱅크 선택신호(top_bank_sel), 하부 뱅크 선택신호(bot_bank_bank_sel), 하부 데이타 리드 클럭신호(load_outpipe_bot), 상부 데이타 리드 클럭신호(load_outpipe_top), 하부 데이타 리드 제어신호(drainRDpipe_bot) 및 상부 데이타 리드 제어신호(drainRDpipe_top)가 도시되어 있다.
상기 하부 데이타 리드 제어신호(drainRDpipe_bot)는 상기 하부 데이타 리드 클럭신호(load_outpipe_bot)에 의해 발생되고, 상기 상부 데이타 리드 제어신호(drainRDpipe_top)는 상기 상부 데이타 리드 클럭신호(load_outpipe_top)에 의해 발생된다.
상기 하부 데이타 리드 클럭신호(load_outpipe_bot) 및 상부 데이타 리드 클럭신호(load_outpipe_top)는 상기 도메인 컨트롤 블록신호(load_out)에 의해 발생된다.
도 5d는 종래의 데이타 리드 제어신호(drainRDpipe) 발생 회로도로서, 도메인 컨트롤부(41), 2개의 인버터(42)(43), 상부 데이타 리드 제어신호 발생부(44)로구성된 상부 데이타 리드 제어신호(drainRDpipe_top) 발생 회로부(40)와, 도메인 컨트롤부(51), 2개의 인버터(52)(53), 상부 데이타 리드 제어신호 발생부(54)로 구성된 하부 데이타 리드 제어신호(drainRDpipe_bot) 발생 회로부(50)로 구성되어 있다.
상기 상부 데이타 리드 제어신호(drainRDpipe_top) 발생 회로부(40)는 상부 뱅크 선택신호(top_bank_sel)에 의해 도메인 컨트롤 블록신호(load_out)를 수신하여 프리 데이타 리드 클럭신호(load_outpipe_pre)를 출력하는 도메인 컨트롤부(41)와, 상기 도메인 컨트롤부(41)의 출력 신호(load_outpipe_pre)를 수신하여 상부 데이타 리드 클럭신호(load_outpipe_top)를 출력하는 직렬로 연결된 2개의 인버터(42)(43)와, 상기 인버터(43)의 출력 신호(load_outpipe_top)를 수신하여 상부 데이타 리드 제어신호(drainRDpipe_top)를 출력하는 상부 데이타 리드 제어신호 발생부(44)를 구비한다.
상기 하부 데이타 리드 제어신호(drainRDpipe_bot) 발생 회로부(50)는 하부 뱅크 선택신호(bot_bank_sel)에 의해 도메인 컨트롤 블록신호(load_out)를 수신하여 프리 데이타 리드 클럭신호(load_outpipe_pre)를 출력하는 도메인 컨트롤부(51)와, 상기 도메인 컨트롤부(51)의 출력 신호(load_outpipe_pre)를 수신하여 하부 데이타 리드 클럭신호(load_outpipe_bot)를 출력하는 직렬로 연결된 2개의 인버터(52)(53)와, 상기 인버터(53)의 출력 신호(load_outpipe_bot)를 수신하여 하부 데이타 리드 제어신호(drainRDpipe_bot)를 출력하는 하부 데이타 리드 제어신호 발생부(54)를 구비한다.
그러나, 이와 같이 구성된 종래의 램버스 디램에 있어서는 상부 메모리 뱅크로 데이타를 라이트할 경우 데이타 라이트 제어신호(writeD0123)(writeD4567)가 토글링하여 상부 및 하부 메모리 뱅크의 데이타 라이트 경로를 모두 동시에 동작시키고, 또한 상부 메모리 뱅크부의 데이타를 리드할 경우에도 데이타 리드 제어신호(loadRDpipe)가 토글링하여 상부 및 하부 메모리 뱅크의 데이타 리드 경로를 모두 동작시킴으로써 많은 전력을 소모하는 문제점이 있었다.
또한, 종래의 데이타 리드 제어신호(drainRDpipe) 경로는 상부 및 하부 메모리 뱅크를 구분하여 동작하나, 이처럼 동작시키기 위해서는 도 5d와 같이 각각의 블록 경로에 의해 생성되고 도메인 컨트롤부의 회로가 복잡하여 전력 소모가 많고 래이아웃 면적을 많이 차지하는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 상부 메모리 뱅크(Bank)와 하부 메모리 뱅크 중 액세스(Access)되는 메모리 뱅크의 데이타 리드/라이트 제어신호만 동작하도록 제어하므로써 전력 소모를 줄이고 래이아웃(Layout) 면적을 최적화시킨 램버스 디램을 제공하는데 있다.
도 1은 종래 기술에 따른 램버스 디램의 블록도
도 2a는 도 1에 도시된 각 메모리 뱅크의 데이타 라이트 제어신호(writeD0123)에 의해 제어되는 데이타 라이트 전달 회로도
도 2b는 도 1에 도시된 각 메모리 뱅크의 데이타 라이트 제어신호(writeD4567)에 의해 제어되는 데이타 라이트 전달 회로도
도 3a는 도 1에 도시된 각 메모리 뱅크의 데이타 리드 제어신호(loadRDpip)에 의해 제어되는 데이타 리드 전달 회로도
도 3b는 도 1에 도시된 각 메모리 뱅크의 데이타 리드 제어신호(drainRDpipe)에 의해 제어되는 데이타 리드 전달 회로도
도 4a 종래의 데이타 라이트 제어신호의 파형도
도 4b는 종래의 데이타 라이트 제어신호 발생 회로도
도 5a는 종래의 데이타 리드 제어신호(loadRDpipe)의 파형도
도 5b는 종래의 데이타 리드 제어신호(loadRDpipe) 발생 회로도
도 5c는 종래의 데이타 리드 제어신호(drainRDpipe)의 파형도
도 5d는 종래의 데이타 리드 제어신호(drainRDpipe) 발생 회로도
도 6은 본 발명에 의한 램버스 디램의 블록도
도 7a은 본 발명에서 사용한 데이타 라이트 제어신호의 파형도
도 7b는 본 발명에서 사용한 데이타 라이트 제어신호 발생 회로도
도 7c는 본 발명에서 사용한 데이타 라이트 인에이블신호 발생 회로도
도 8a는 본 발명에서 사용한 데이타 리드 제어신호(loadRDpipe)의 파형도
도 8b는 본 발명에서 사용한 데이타 리드 제어신호(loadRDpipe) 발생 회로도
도 8c는 도 8b에 도시된 상부 및 하부 뱅크 선택신호 발생 회로도
도 8d는 본 발명에 의한 데이타 리드 제어신호(drainRDpipe)의 파형도
도 8e는 본 발명에서 사용한 상부 및 하부 데이타 리드 제어신호 발생 회로도
* 도면의 주요부분에 대한 부호의 설명 *
101 : 상부 메모리 뱅크부 102 : DQA 메모리 뱅크부
103 : DQB 메모리 뱅크부 104 : 하부 메모리 뱅크부
105 : DQA 메모리 뱅크부 106 : DQB 메모리 뱅크부
107 : 데이타 리드/라이트 제어신호 발생부
상기 목적을 달성하기 위하여, 본 발명의 램버스 디램은 다수개의 단위 메모리 뱅크를 구비한 상부 및 하부 메모리 뱅크부와, 상기 상부 메모리 뱅크부로 상부 데이타 라이트 제어신호와 상부 데이타 리드 제어신호를 발생하고 상기 하부 메모리 뱅크부로 하부 데이타 라이트 제어신호와 하부 데이타 리드 제어신호를 발생하여 데이타 리드/라이트 동작시 상기 상부 메모리 뱅크부와 상기 하부 메모리 뱅크부가 각각 독립적으로 동작되도록 제어하는 데이타 리드/라이트 제어신호 발생부를 구비한 것을 특징으로 한다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 6은 본 발명에 의한 램버스 디램의 블록도로서, 다수개의 메모리 뱅크를 구비한 상부 메모리 뱅크부(101) 및 하부 메모리 뱅크부(104)와, 상기 상부 메모리 뱅크부(101)로 상부 데이타 라이트 제어신호(writeD0123_top)(writeD4567_top)와 상부 데이타 리드 제어신호(loadRDpipe_top)(drainRDpipe_top)를 발생하고 상기 하부 메모리 뱅크부(104)로 하부 데이타 라이트 제어신호(writeD0123_bot)(writeD4567_bot)와 하부 데이타 리드 제어신호(loadRDpipe_bot)(drainRDpipe_bot)를 발생하여 데이타 리드/라이트 동작시 상부 메모리 뱅크부(101)와 하부 메모리 뱅크부(104) 중 어느 하나만 선택하여 동작하도록 제어하는 데이타 리드/라이트 제어신호 발생부(107)를 구비한다.
상기 상부 메모리 뱅크부(101)는 데이타 입/출력 핀(DQA)을 통해 수신된 데이타 신호에 의해 제어되는 9개의 단위 메모리 뱅크들(S1-S9)로 구성된 DQA 메모리 뱅크부(102)와, DQB 핀을 통해 수신된 데이타 신호에 의해 제어되는 9개의 단위 메모리 뱅크들(S1-S9)로 구성된 DQB 메모리 뱅크부(103)를 구비한다.
마찬가지로, 상기 하부 메모리 뱅크부(104)에도 DQA 핀을 통해 수신된 데이타 신호에 의해 제어되는 9개의 단위 메모리 뱅크들(S1-S9)로 구성된 DQA 메모리 뱅크부(105)와, DQB 핀을 통해 수신된 데이타 신호에 의해 제어되는 9개의 단위 메모리 뱅크들(S1-S9)로 구성된 DQB 메모리 뱅크부(106)를 구비한다.
본 발명의 램버스 디램은 상부 메모리 뱅크부(101)의 메모리셀을 액세스 할때는 상부 메모리 뱅크부(101)의 데이타 라이트/리드 경로만 동작하고, 하부 메모리 뱅크부(101)의 메모리셀을 액세스 할때는 하부 메모리 뱅크부(104)의 데이타 라이트/리드 경로만 동작하도록 한다. 이를 위해, 상부 및 하부 메모리 뱅크로 공통으로 입력되던 종래의 데이타 라이트 제어신호(writeD0123)를 상부 데이타 라이트 제어신호(writeD0123_top)와 하부 데이타 라이트 제어신호(writeD0123_bot)로 분리하여 상부 메모리 뱅크부(101)와 하부 메모리 뱅크부(104)가 독립적으로 동작하도록 하였다. 마찬가지로, 데이타 라이트 제어신호(writeD4567)를 상부 데이타 라이트 제어신호(writeD4567_top)와 하부 데이타 라이트 제어신호(writeD4567_bot)로, 데이타 리드 제어신호(loadRDpipe)를 상부 데이타 리드 제어신호(loadRDpipe_top)와 하부 데이타 리드 제어신호(loadRDpipe_bot)로 분리하여 상부 메모리 뱅크부(101)와 하부 메모리 뱅크부(104)가 독립적으로 동작하도록 하였다.
도 7a은 본 발명에 의한 데이타 라이트 제어신호의 파형도로서, 데이타를 상부 메모리 뱅크부(101)에 라이트하고 곧바로 연속해서 하부 메모리 뱅크부(104)에 라이트하는 경우를 나타낸 것이다.
도 7a에서와 같이, 상부 메모리 뱅크부(101)의 라이트 명령시 인에이블되는 상부 라이트 클럭신호(sclk_en_top)의 '하이' 구간에서 상부 라이트인에이블신호(write_en_top)가 '하이'로 인에이블되는 시점에서 상부 데이타 라이트 제어신호(writeD0123_top)가 발생되고, 하부 라이트 클럭신호(sclk_en_bot)의 '하이' 구간에서 하부 라이트 인에이블신호(write_en_bot)가 '하이'로 인에이블되는 시점에서 하부 데이타 라이트 제어신호(writeD0123_bot)가 발생된다. 그리고, 상부 데이타 라이트 제어신호(writeD4567_top)는 상기 상부 데이타 라이트 제어신호(writeD0123_top)가 발생한 후 클럭(rclk)의 한 주기 후에 발생되며, 하부 데이타 라이트 제어신호(writeD4567_bot)는 상기 하부 데이타 라이트 제어신호(writeD0123_bot)가 발생한 후 클럭(rclk)의 한 주기 후에 발생된다.
즉, 상기 상부 데이타 라이트 제어신호(writeD0123_top, writeD4567_top) 및 하부 데이타 라이트 제어신호(writeD0123_bot, writeD4567_bot)는 상부 라이트 클럭신호(sclk_en_top)와 하부 라이트 클럭신호(sclk_en_bot)를 이용하여 종래의 데이타 라이트 제어신호(writeD0123_pre, writeD4567_pre)로부터 분리한 것이다.
상기 상부 및 하부 라이트 클럭신호(sclk_en_top)(sclk_en_bot)를 그대로 이용하면 상부 라이트 클럭신호(sclk_en_top)와 하부 라이트 클럭신호(sclk_en_bot)가 겹치는 구간에는 기존의 램버스 디램과 같이 상부와 하부가 동시에 동작하게 된다. 이를 방지하기 위하여 하기의 도 7c와 같이 플립플롭과 2입력 NAND 게이트를 사용하여 상부 데이타 라이트 인에이블신호(write_en_top)와 하부 데이타 라이트 인에이블신호(write_en_bot)를 만들어 데이타 라이트 제어신호(writeD0123)가 상부 또는 하부 메모리 뱅크를 액세스하는 구간에서만 인에이블되도록 하였다.
도 7a에서, 데이타 라이트 제어신호(writeD0123_pre)의 첫번째 펄스 구간(클럭을 기준으로 8-9 구간)과 데이타 라이트 제어신호(writeD4567_pre)의 첫번째 펄스 구간(클럭을 기준으로 a-b 구간)은 상부 메모리 뱅크를 액세스하는 데이타 라이트 제어신호이며, 각각 두번째 펄스는 하부 메모리 뱅크를 액세스하는 데이타 라이트 제어신호이다.
도 7a에 도시된 파형 이외의 경우, 하부 메모리 뱅크를 액세스 한 후 상부 메모리 뱅크를 액세스하거나 연이어 액세스 하지 않을 경우에도 모두 위에서 설명한 바와 같이 액세스 하고자 하는 제어신호만 동작하여 전력 소모를 반으로 줄일 수 있다.
도 7b는 본 발명에 의한 데이타 라이트 제어신호 발생 회로도로서, 상부 데이타 라이트 인에이블신호(write_en_top)와 데이타 라이트 제어신호(writeD0123_pre)를 2 입력하는 NAND 게이트(111)와, 상기 NAND 게이트(111)의 출력 신호를 반전시켜 상부 데이타 라이트 제어신호(writeD0123_top)를 발생하는 인버터(112)와, 하부 데이타 라이트 인에이블신호(write_en_bot)와 상기 데이타 라이트 제어신호(writeD0123_pre)를 2 입력하는 NAND 게이트(113)와, 상기 NAND 게이트(113)의 출력 신호를 반전시켜 하부 데이타 라이트 제어신호(writeD0123_bot)를 발생하는 인버터(114)를 구비한다. 또한, 상부 데이타 라이트 인에이블신호(write_en_top)와 데이타 라이트 제어신호(writeD4567_pre)를 2 입력하는 NAND 게이트(116)와, 상기 NAND 게이트(116)의 출력 신호를 반전시켜 상부 데이타 라이트 제어신호(writeD4567_top)를 발생하는 인버터(117)와, 하부 데이타 라이트 인에이블신호(write_en_bot)와 상기 데이타 라이트 제어신호(writeD4567_pre)를 2 입력하는 NAND 게이트(118)와, 상기 NAND 게이트(118)의 출력 신호를 반전시켜 하부 데이타 라이트 제어신호(writeD4567_bot)를 발생하는 인버터(119)를 구비한다.
도 7c는 본 발명에 의한 데이타 라이트 인에이블신호 발생 회로도로서, 상부 라이트 클럭신호(sclk_en_top)와 클럭신호(rclk)를 입력하는 플립플롭(121)과, 상기 플립플롭(121)의 출력신호와 상기 클럭신호(rclk)를 입력하는 플립플롭(122)과, 상기 플립플롭(122)의 출력신호와 상기 클럭신호(rclk)를 입력하는 플립플롭(123)과, 상기 플립플롭(123)의 출력신호와 상기 클럭신호(rclk)를 입력하는 플립플롭(124)과, 상기 플립플롭(124)의 출력신호와 상기 클럭신호(rclk)를 입력하는 플립플롭(125)과, 상기 플립플롭(125)의 출력신호와 상기 클럭신호(rclk)를 입력하는 플립플롭(126)과, 상기 상부 라이트 클럭신호(sclk_en_top)와 상기 플립플롭(126)의 출력신호(sclk_en_top_6f)를 2입력으로 하여 상부 데이타 라이트 인에이블신호(write_top)를 발생하는 NAND 게이트(127)로 구성된다. 또한, 하부 라이트 클럭신호(sclk_en_bot)와 클럭신호(rclk)를 입력하는 플립플롭(128)과, 상기 플립플롭(128)의 출력신호와 상기 클럭신호(rclk)를 입력하는 플립플롭(129)과, 상기 플립플롭(129)의 출력신호와 상기 클럭신호(rclk)를 입력하는 플립플롭(130)과, 상기 플립플롭(130)의 출력신호와 상기 클럭신호(rclk)를 입력하는 플립플롭(131)과, 상기 플립플롭(131)의 출력신호와 상기 클럭신호(rclk)를 입력하는 플립플롭(132)과, 상기 플립플롭(132)의 출력신호와 상기 클럭신호(rclk)를 입력하는 플립플롭(133)과, 상기 하부 라이트 클럭신호(sclk_en_bot)와 상기 플립플롭(133)의 출력신호(sclk_en_bot_6f)를 2입력으로 하여 하부 데이타 라이트 인에이블신호(write_bot)를 발생하는 NAND 게이트(134)로 구성된다.
다음으로, 데이타 리드 제어신호의 동작과 구성은 도 8a 내지 도 8e를 참조하여 설명하기로 한다.
먼저, 도 8a는 본 발명에 의한 데이타 리드 제어신호(loadRDpipe)의 파형도로서, 하부 메모리 뱅크의 데이타를 먼저 리드하고나서 곧바로 상부 메모리 뱅크의 데이타를 리드하는 경우를 나타낸 것이다.
하부 데이타 리드 제어신호(loadRDpipe_bot)와 상부 데이타 리드 제어신호(loadRDpipe_top)는 하부 뱅크 선택신호(bot_bank_sel_4f)와 상부 뱅크 선택신호(top_bank_sel_4f)를 이용하여 종래의 데이타 리드 제어신호(loadRDpipe)에서 분리하여 생성한 것이다.
하기의 도 8c와 같이, 플립플롭과 인버터를 사용하여 상부 뱅크 선택신호(top_bank_sel_4f)와 하부 뱅크 선택신호(bot_bank_sel_4f)를 만들어 데이타 리드 제어신호(loadRDpipe)가 상부 또는 하부를 액세스하는 구간에서만 인에이블되게 한다.
도 8a에서, 종래의 데이타 리드 제어신호(loadRDpipe)의 첫번째 펄스 구간(클럭신호를 기준으로 8-9 구간)은 하부 메모리 뱅크를 액세스하는 데이타 리드 제어신호이며, 두번째 펄스 구간(클럭신호를 기준으로 c-d 구간)은 상부 메모리 뱅크를 액세스하는 데이타 리드 제어신호이다.
도 8b는 본 발명에 의한 데이타 리드 제어신호(loadRDpipe) 발생 회로도로서, 상부 뱅크 선택신호(top_bank_sel_4f)와 데이타 리드 제어신호(loadRDpipe_pre)를 2 입력하는 NAND 게이트(141)와, 상기 NAND 게이트(141)의 출력 신호를 반전시켜 상부 데이타 리드 제어신호(loadRDpipe_top)를 발생하는 인버터(142)와, 하부 뱅크 선택신호(bot_bank_sel_4f)와 데이타 리드 제어신호(loadRDpipe_pre)를 2 입력하는 NAND 게이트(143)와, 상기 NAND 게이트(143)의 출력 신호를 반전시켜 하부 데이타 리드 제어신호(loadRDpipe_bot)를 발생하는 인버터(144)를 구비한다.
도 8c는 도 8b에 도시된 상부 및 하부 뱅크 선택신호 발생 회로도로서, 상부 뱅크 선택신호(top_bank_sel)와 클럭신호(rclk)를 입력하는 플립플롭(151)과, 상기 플립플롭(151)의 출력신호와 상기 클럭신호(rclk)를 입력하는 플립플롭(152)과, 상기 플립플롭(152)의 출력신호와 상기 클럭신호(rclk)를 입력하는 플립플롭(153)과, 상기 플립플롭(153)의 출력신호와 상기 클럭신호(rclk)를 입력하여 상부 뱅크 선택신호(top_bank_sel_f4)를 발생하는 플립플롭(154)과, 상기 플립플롭(154)로부터 출력된 상부 뱅크 선택신호(top_bank_sel_f4)를 입력하여 하부 뱅크 선택신호(bot_bank_sel_f4)를 발생하는 인버터(156)와, 상기 플립플롭(152)로부터 출력된 상부 뱅크 선택신호(top_bank_sel_2f)를 입력하여 하부 뱅크 선택신호(bot_bank_sel_2f)를 발생하는 인버터(155)로 구성된다.
도 8d는 본 발명에 의한 데이타 리드 제어신호(drainRDpipe)의 파형도로서, 하부 데이타 리드 제어신호(drainRDpipe_bot)는 상기 하부 데이타 리드 클럭신호(load_outpipe_bot)에 의해 발생되고, 상기 상부 데이타 리드제어신호(drainRDpipe_top)는 상기 상부 데이타 리드 클럭신호(load_outpipe_top)에 의해 발생된다. 그리고, 상기 하부 데이타 리드 클럭신호(load_outpipe_bot) 및 상부 데이타 리드 클럭신호(load_outpipe_top)는 상기 도메인 컨트롤 블록신호(load_out)에 의해 발생된다.
도 8e는 본 발명에서 사용한 상부 및 하부 데이타 리드 제어신호(drainRDpipe_top)(drainRDpipe_bot) 발생 회로도로서, 상부 뱅크 선택신호(top_bank_sel_2f)와 데이타 리드 클럭신호(load_outpipe_pre)를 2 입력하는 NAND 게이트(161)와, 상기 NAND 게이트(161)의 출력 신호를 수신하여 상기 상부 데이타 리드 클럭신호(load_outpipe_top)를 출력하는 인버터(162)와, 상기 인버터(162)로부터 출력된 상기 상부 데이타 리드 클럭신호(load_outpipe_top)를 수신하여 상부 데이타 리드 제어신호(drainRDpipe_top)를 발생하는 상부 데이타 리드 제어신호 발생부(163)와, 하부 뱅크 선택신호(bot_bank_sel_2f)와 데이타 리드 클럭신호(load_outpipe_pre)를 2 입력하는 NAND 게이트(164)와, 상기 NAND 게이트(164)의 출력 신호를 수신하여 상기 하부 데이타 리드 클럭신호(load_outpipe_bot)를 출력하는 인버터(165)와, 상기 인버터(165)로부터 출력된 상기 하부 데이타 리드 클럭신호(load_outpipe_bot)를 수신하여 하부 데이타 리드 제어신호(drainRDpipe_bot)를 발생하는 하부 데이타 리드 제어신호 발생부(166)를 구비한다.
이상에서 설명한 바와 같이, 본 발명에 의한 램버스 디램은 데이타 라이트제어신호(writeD0123)(writeD4567)와 데이타 리드 제어신호(loadRDpipe)를 상부 메모리 뱅크와 하부 메모리 뱅크중 액세스 하고자 하는 부분만을 동작하도록 제어하므로써 하여 전력 소모를 줄일 수 있다. 또한, 데이타 리드 제어신호(drainRDpipe) 경로의 경우에는 도메인 컨트롤 블록을 간단히 할 수 있으며, 데이타 리드 제어신호(loadRDpipe)의 블록을 한개만 사용함으로써 전력 소모를 줄임과 동시에 래이아웃 면적을 줄일 수 있는 잇점이 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (10)

  1. 램버스 디램에 있어서,
    다수개의 단위 메모리 뱅크를 구비한 상부 및 하부 메모리 뱅크부와,
    상기 상부 메모리 뱅크부로 상부 데이타 라이트 제어신호와 상부 데이타 리드 제어신호를 발생하고 상기 하부 메모리 뱅크부로 하부 데이타 라이트 제어신호와 하부 데이타 리드 제어신호를 발생하여 데이타 리드/라이트 동작시 상기 상부 메모리 뱅크부와 상기 하부 메모리 뱅크부가 각각 독립적으로 동작되도록 제어하는 데이타 리드/라이트 제어신호 발생부를 구비한 것을 특징으로 하는 램버스 디램.
  2. 제 1 항에 있어서,
    상기 상부 메모리 뱅크부는,
    디큐(DQ) 핀 에이(A)를 통해 수신된 데이타 신호에 의해 제어되는 9개의 단위 메모리 뱅크들로 구성된 상부 DQA 메모리 뱅크부와,
    디큐(DQ) 핀 비(B)를 통해 수신된 데이타 신호에 의해 제어되는 9개의 단위 메모리 뱅크들로 구성된 상부 DQB 메모리 뱅크부를 구비하며,
    상기 하부 메모리 뱅크부는,
    디큐(DQ) 핀 에이(A)를 통해 수신된 데이타 신호에 의해 제어되는 9개의 단위 메모리 뱅크들로 구성된 하부 DQA 메모리 뱅크부와,
    디큐(DQ) 핀 비(B)를 통해 수신된 데이타 신호에 의해 제어되는 9개의 단위메모리 뱅크들로 구성된 하부 DQB 메모리 뱅크부를 구비한 것을 특징으로 하는 램버스 디램.
  3. 제 1 항에 있어서, 상기 데이타 라이트 제어신호 발생부는,
    데이타 라이트 제어신호(writeD0123)를 수신하여 상부 데이타 라이트 인에이블신호(write_en_top)와 하부 데이타 라이트 인에이블신호(write_en_bot)에 의해 상부 데이타 라이트 제어신호(writeD0123_top)와 하부 데이타 라이트 제어신호(writeD0123_bot)로 분리시켜 발생하는 제 1 데이타 라이트 제어신호 발생부와,
    데이타 라이트 제어신호(writeD4567)를 수신하여 상기 상부 데이타 라이트 인에이블신호(write_en_top)와 상기 하부 데이타 라이트 인에이블신호(write_en_bot)에 의해 상부 데이타 라이트 제어신호(writeD4567_top)와 하부 데이타 라이트 제어신호(writeD4567_bot)로 분리시켜 발생하는 제 2 데이타 라이트 제어신호 발생부를 구비한 것을 특징으로 하는 램버스 디램.
  4. 제 3 항에 있어서, 상기 제 1 데이타 라이트 제어신호 발생부는,
    상부 데이타 라이트 인에이블신호(write_en_top)와 데이타 라이트 제어신호(writeD0123_pre)를 2 입력하는 제 1 NAND 게이트와,
    상기 제 1 NAND 게이트의 출력 신호를 반전시켜 상부 데이타 라이트 제어신호(writeD0123_top)를 발생하는 제 1 인버터와,
    하부 데이타 라이트 인에이블신호(write_en_bot)와 상기 데이타 라이트 제어신호(writeD0123_pre)를 2 입력하는 제 2 NAND 게이트와,
    상기 제 2 NAND 게이트의 출력 신호를 반전시켜 하부 데이타 라이트 제어신호(writeD0123_bot)를 발생하는 제 2 인버터로 구성된 것을 특징으로 하는 램버스 디램.
  5. 제 3 항에 있어서, 상기 제 2 데이타 라이트 제어신호 발생부는,
    상부 데이타 라이트 인에이블신호(write_en_top)와 데이타 라이트 제어신호(writeD4567_pre)를 2 입력하는 제 3 NAND 게이트와,
    상기 제 3 NAND 게이트의 출력 신호를 반전시켜 상부 데이타 라이트 제어신호(writeD4567_top)를 발생하는 제 3 인버터와,
    하부 데이타 라이트 인에이블신호(write_en_bot)와 상기 데이타 라이트 제어신호(writeD4567_pre)를 2 입력하는 제 4 NAND 게이트와,
    상기 제 4 NAND 게이트의 출력 신호를 반전시켜 하부 데이타 라이트 제어신호(writeD4567_bot)를 발생하는 제 4 인버터로 구성된 것을 특징으로 하는 램버스 디램.
  6. 제 5 항에 있어서, 상기 상부 데이타 라이트 인에이블신호 발생부는,
    상부 라이트 클럭신호(sclk_en_top)와 클럭신호(rclk)를 입력하는 제 1 플립플롭과, 상기 제 1 플립플롭의 출력신호와 상기 클럭신호(rclk)를 입력하는 제 2플립플롭과, 상기 제 2 플립플롭의 출력신호와 상기 클럭신호(rclk)를 입력하는 제 3 플립플롭과, 상기 제 3 플립플롭의 출력신호와 상기 클럭신호(rclk)를 입력하는 제 4 플립플롭과, 상기 제 4 플립플롭의 출력신호와 상기 클럭신호(rclk)를 입력하는 제 5 플립플롭과, 상기 제 5 플립플롭의 출력신호와 상기 클럭신호(rclk)를 입력하는 제 6 플립플롭과, 상기 상부 라이트 클럭신호(sclk_en_top)와 상기 제 6 플립플롭의 출력신호를 2입력으로 하여 상기 상부 데이타 라이트 인에이블신호(write_top)를 발생하는 제 5 NAND 게이트로 구성된 것을 특징으로 하는 램버스 디램.
  7. 제 5 항에 있어서, 상기 하부 데이타 라이트 인에이블신호 발생부는,
    하부 라이트 클럭신호(sclk_en_bot)와 클럭신호(rclk)를 입력하는 제 7 플립플롭과, 상기 제 7 플립플롭의 출력신호와 상기 클럭신호(rclk)를 입력하는 제 8 플립플롭과, 상기 제 8 플립플롭의 출력신호와 상기 클럭신호(rclk)를 입력하는 제 9 플립플롭과, 상기 제 9 플립플롭의 출력신호와 상기 클럭신호(rclk)를 입력하는 제 10 플립플롭과, 상기 제 10 플립플롭의 출력신호와 상기 클럭신호(rclk)를 입력하는 제 11 플립플롭과, 상기 제 11 플립플롭의 출력신호와 상기 클럭신호(rclk)를 입력하는 제 12 플립플롭과, 상기 하부 라이트 클럭신호(sclk_en_bot)와 상기 제 12 플립플롭의 출력신호를 2입력으로 하여 상기 하부 데이타 라이트 인에이블신호(write_bot)를 발생하는 제 6 NAND 게이트로 구성된 것을 특징으로 하는 램버스 디램.
  8. 제 1 항에 있어서, 상기 데이타 리드 제어신호 발생부는,
    상부 뱅크 선택신호(top_bank_sel_4f)와 데이타 리드 제어신호(loadRDpipe_pre)를 2 입력하는 제 7 NAND 게이트와, 상기 제 7 NAND 게이트의 출력 신호를 반전시켜 상기 상부 데이타 리드 제어신호(loadRDpipe_top)를 발생하는 제 5 인버터와,
    하부 뱅크 선택신호(bot_bank_sel_4f)와 데이타 리드 제어신호(loadRDpipe_pre)를 2 입력하는 제 8 NAND 게이트와, 상기 제 8 NAND 게이트의 출력 신호를 반전시켜 하부 데이타 리드 제어신호(loadRDpipe_bot)를 발생하는 제 6 인버터를 구비한 것을 특징으로 하는 램버스 디램.
  9. 제 8 항에 있어서,
    상기 상부 뱅크 선택신호(top_bank_sel_4f)와 상기 하부 뱅크 선택신호(bot_bank_sel_4f)를 발생하기 위한 회로는,
    상부 뱅크 선택신호(top_bank_sel)와 클럭신호(rclk)를 입력하는 제 13 플립플롭과, 상기 제 13 플립플롭의 출력신호와 상기 클럭신호(rclk)를 입력하는 제 14 플립플롭과, 상기 제 14 플립플롭의 출력신호와 상기 클럭신호(rclk)를 입력하는 제 15 플립플롭과, 상기 제 15 플립플롭의 출력신호와 상기 클럭신호(rclk)를 입력하여 상부 뱅크 선택신호(top_bank_sel_f4)를 발생하는 제 16 플립플롭과, 상기 제 16 플립플롭로부터 출력된 상부 뱅크 선택신호(top_bank_sel_f4)를 입력하여 하부뱅크 선택신호(bot_bank_sel_f4)를 발생하는 제 7 인버터와, 상기 제 14 플립플롭로부터 출력된 상부 뱅크 선택신호(top_bank_sel_2f)를 입력하여 하부 뱅크 선택신호(bot_bank_sel_2f)를 발생하는 제 8 인버터로 구성된 것을 특징으로 하는 램버스 디램.
  10. 제 9 항에 있어서,
    상기 상부 및 하부 데이타 리드 제어신호를 발생하기 위한 회로는,
    상부 뱅크 선택신호(top_bank_sel_2f)와 데이타 리드 클럭신호(load_outpipe_pre)를 2 입력하는 제 9 NAND 게이트와, 상기 제 9 NAND 게이트의 출력 신호를 수신하여 상기 상부 데이타 리드 클럭신호(load_outpipe_top)를 출력하는 제 9 인버터와, 상기 제 9 인버터로부터 출력된 상기 상부 데이타 리드 클럭신호(load_outpipe_top)를 수신하여 상부 데이타 리드 제어신호(drainRDpipe_top)를 발생하는 상부 데이타 리드 제어신호 발생부와,
    하부 뱅크 선택신호(bot_bank_sel_2f)와 데이타 리드 클럭신호(load_outpipe_pre)를 2 입력하는 제 10 NAND 게이트와, 상기 제 10 NAND 게이트의 출력 신호를 수신하여 상기 하부 데이타 리드 클럭신호(load_outpipe_bot)를 출력하는 제 10 인버터와, 상기 제 10 인버터로부터 출력된 상기 하부 데이타 리드 클럭신호(load_outpipe_bot)를 수신하여 하부 데이타 리드 제어신호(drainRDpipe_bot)를 발생하는 하부 데이타 리드 제어신호 발생부를 구비한 것을 특징으로 하는 램버스 디램.
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