DE19928767A1 - Halbleiterspeicherbauelement - Google Patents

Abstract

Gemäß einer Ausgestaltung kann ein Halbleiterspeicherbauelement eine Matrix von synchronen dynamischen Speichern mit wahlfreinem Zugriff aufweisen, und eine Matrix von Registern, die aus statischen Speichern mit wahlfreinem Zugriff ausgebildet sind. Das Halbleiterspeicherbauelement kann bei der Bildverarbeitung verwendet werden, und die Zeitdauer zum Lesen und Schreiben von Daten während Bildrücksetzoperationen verringern. Eine Ausgestaltung (100) kann eine Matrix (102) von Speicherelementen aufweisen, die eine Anzahl von Speicherelementen aufweist, die in Zeilen und Spalten angeordnet sind, und eine Matrix (104) von Registern, die eine Anzahl von Kanalregistern (106-11 bis 106-mn) aufweist, die in Zeilen und Spalten angeordnet sind, die zumindest einem Teil der Zeilen und Spalten der Matrix von Speicherelementen entsprechen. Die Speicherelemente einer ersten Spalte und die Register einer entsprechenden Spalte sind miteinander über Datenübertragungsbusse (108-1T/108-1N bis 108-mt/108-mN) verbunden. Es können gleichzeitig Datenwerte in Speicherelemente und entpsrechende Kanalregister (106-11 bis 106mn) geschrieben werden. Alternativ können Daten zwischen Speicherelementen und entsprechenden Kanalregistern (106-11 bis 106-mn) übertragen werden.

Description

TECHNISCHES GEBIET

Die Erfindung betrifft allgemein Halbleiterspeicher­ bauelemente, und spezieller Speicher mit virtuellem Kanal, die eine Matrix von Speicherelementen bzw. Speicherzellen aufweisen können, die eine Anzahl von Speicherelementen aufweist, die in einer oder mehreren Matrixen angeordnet sind, und eine Matrix von Registern, die eine Anzahl von in (einer) entsprechenden Matrix(en) angeordneten Registern aufweist.

HINTERGRUND DER ERFINDUNG

Halbleiterspeicherbauelemente weisen dynamische Speicher mit wahlfreiem Zugriff (DRAMs, dynamic random access me­ mories) auf. In letzter Zeit hat sich die vorherrschende Verwendung von DRAMs zu synchronen DRAMs (SDRAMs, syn­ chronous DRAMs) hin verlagert. In der Japanischen Pa­ tentanmeldung No. Hei 9-290233 ist ein SDRAM mit virtuel­ lem Kanal (VCSDRAM, virtual channel SDRAM) vorgeschlagen worden. VCSDRAMs können wünschenswert sein, weil sie die Zugriffszeit bei einem SDRAM weiter erhöhen.

Ein Speicher mit virtuellem Kanal, wie z. B. ein VCSDRAM, kann eine Matrix von Speicherelementen mit einer Anzahl von Speicherelementen, wie z. B. DRAM-Speicherelemente, aufweisen, die in Richtung einer Zeile und in Richtung einer Spalte angeordnet sind. Außerdem kann ein Speicher mit virtuellem Kanal auch eine Matrix von Registern auf­ weisen, die in einer vorbestimmten Anzahl von Zeilen und einer vorbestimmten Anzahl von Spalten angeordnet sind. Die Zeilen und die Spalten der Matrix von Registern kön­ nen den Zeilen und Spalten in der Matrix von Speicherele­ menten entsprechen. Die Matrix von Registern kann als statischer Speicher mit wahlfreiem Zugriff (SRAM bzw. static random access memory) ausgebildet sein, und eine Cachespeicherfunktion erfüllen.

Ein spezieller Systemtyp, der DRAMs verwenden kann, ist ein parallel verarbeitendes System. Ein parallel verar­ beitendes System kann mehrere zentrale Verarbeitungsein­ heiten (CPUs, central processing units) aufweisen, und mehrere mit Busleitungen verbundene Steuereinheiten. Die Busleitungen sind an einer Matrix von Registern ange­ schlossen, die mit einer Matrix von Speicherelementen verbunden ist. Die Matrix von Registern kann als ein Cachespeicher arbeiten. Bei der parallel verarbeitenden Anordnung kann ein Cachespeicher von mehreren CPUs und mehrere Steuereinheiten verwendet werden. Eine derartige Anordnung kann zu einer einfacheren Systemstruktur füh­ ren.

Eine besondere Anwendung für ein VCSDRAM ist diejenige eines Grafikspeichers. Ein Grafikspeicher kann Bilddaten speichern. Bei vielen Grafikspeicheroperationen werden gleichzeitig die gleichen Daten (z. B. "0" oder "1") häu­ fig in eine große Anzahl von Speicherelementen geschrie­ ben oder aus einer großen Anzahl von Speicherelementen gelesen. Ein Beispiel für einen derartige Operation ist das Rücksetzen bzw. der Reset von Bilddaten. Entsprechend werden, wenn ein VCSDRAM als Grafikspeicher verwendet wird, häufig die gleichen Daten in der Matrix von Spei­ cherelementen und in der Matrix von Registern gespei­ chert. Bei einem herkömmlichen Verfahren werden, wenn die gleichen Daten in eine Matrix von Speicherelementen und die Matrix von Registern geschrieben werden sollen, die Schreibdaten eins für eins von externen Einga­ be/Ausgabepins in die Matrix von Speicherelementen und die Matrix von Registern geschrieben. Beispielsweise kön­ nen, wenn eine Matrix von Registern in einer m × n-Ma­ trix angeordnete Register aufweist, Daten in m × n Spei­ cherelemente geschrieben werden. Die gleichen Daten müs­ sen dann in m × n Register der Matrix von Registern ge­ schrieben werden. Als Folge können Bildrücksetzoperatio­ nen eine lange Zeitdauer in Anspruch nehmen.

Im Lichte des oben gesagten wäre es wünschenswert, ein Speicherbauelement zur Verfügung zu stellen, das bei ei­ ner Bildverarbeitung verwendet werden kann und die zum Lesen oder Schreiben von Daten benötigte Zeitdauer beim Bildrücksetzen verringern kann. Auch wäre es wünschens­ wert, daß ein derartiges Speicherbauelement ein VCSDRAM ist.

ZUSAMMENFASSUNG DER ERFINDUNG

Im Lichte der obigen Nachteile ist es ein Ziel der vor­ liegenden Erfindung, ein Halbleiterspeicherbauelement zur Verfügung zu stellen, das bei einer Bildverarbeitung ver­ wendet werden kann und die Zeit zum Lesen oder Schreiben von Daten während einer Bildrücksetzoperation verringern kann. Ein derartiges Halbleiterspeicherbauelement kann ein synchroner dynamischer Speicher mit wahlfreiem Zu­ griff und virtuellem Kanal (VCSDRAM) sein.

Gemäß der vorliegenden Erfindung kann eine Ausgestaltung ein Halbleiterspeicherbauelement aufweisen, das eine Ma­ trix von Speicherelementen und eine Matrix von Registern aufweist. Die Matrix von Speicherelementen kann eine An­ zahl von Speicherelementen aufweisen, die in einer oder mehreren Matrixen mit Zeilen und Spalten angeordnet sind. Die Matrix von Registern kann eine Anzahl von Registern aufweisen, die in einer Matrix mit Zeilen und Spalten, die zumindest einem Teil einer Matrix von Speicherelemen­ ten entspricht, angeordnet sind. Die Ausgestaltung kann außerdem ein Datenschreibmittel aufweisen zum gleichzei­ tigen Schreiben von Daten in ein Speicherelement einer ersten Spalte und einem entsprechenden ersten Register. Das Speicherelement der ersten Spalte und das entspre­ chende erste Register können über eine Übertragungsbus­ leitung miteinander verbunden sein.

Gemäß einem Aspekt der Erfindung können, wenn der gleiche Datenwert in ein Speicherelement und ein Register ge­ schrieben werden soll, die Daten gleichzeitig in das Speicherelement und das Register geschrieben werden. Dies kann zu verringerten Datenschreibzeiten führen.

Gemäß einem weiteren Aspekt der Erfindung können Speiche­ relemente des Speichers mit virtuellem Kanal auf vielfa­ che verschiedene Weise ausgestaltet sein. Nur als ein Beispiel können die Speicherelemente hochohmig belastete DRAM-Elemente aufweisen.

Gemäß einem weiteren Aspekt der Erfindung können die Re­ gister des Speichers mit virtuellem Kanal auf vielfache verschiedene Weise ausgestaltet sein. Nur als ein Bei­ spiel können die Register statische RAM-(SRAM-)Elemente aufweisen.

Gemäß einer Ausgestaltung können Daten unabhängig in ein Speicherelement einer ersten Spalte und ein entsprechen­ des Register geschrieben werden. Es können dann Daten zwischen dem Speicherelement der ersten Spalte und dem entsprechenden ersten Register übertragen werden. Bei dieser Anordnung werden die bei Schreiboperationen vor­ handenen Freiheitsgrade erhöht.

Gemäß einer Ausgestaltung kann das Datenschreibmittel Eingabedaten von externen Busleitungen empfangen. Das Da­ tenschreibmittel kann Schaltmittel aufweisen, die in Re­ aktion auf ein externes Signal die externen Busleitungen mit Übertragungsbusleitungen verbinden.

Gemäß einer Ausgestaltung kann das Datenschreibmittel ein Schreibdatenerzeugungsmittel aufweisen. Bei einer derar­ tigen Anordnung kann das Datenschreibmittel Schaltmittel aufweisen, die in Reaktion auf ein externes Signal die Übertragungsbusleitungen mit einer vorbestimmten Versor­ gungsspannung verbinden.

Gemäß einer Ausgestaltung kann das Datenschreibmittel in­ tern erzeugte Datenwerte gleichzeitig in ein Speicherele­ ment in einer ersten Spalte und ein entsprechendes Regi­ ster schreiben. Dies kann zu einer schnelleren Datenüber­ tragung innerhalb des Bauelements führen.

KURZBESCHREIBUNG DER ZEICHNUNG

Fig. 1 ist ein Blockdiagramm, das einen Speicher mit virtuellem Kanal gemäß einem erstem Ausführungs­ beispiel darstellt.

Fig. 2 ist ein Blockdiagramm, das einen Speicher mit virtuellem Kanal gemäß einem zweiten Ausfüh­ rungsbeispiel darstellt.

Fig. 3 ist ein schematisches Diagramm eines alternati­ ven Schreibdatenerzeugungsabschnitts, der bei einem Ausführungsbeispiel verwendet werden kann.

Fig. 4 ist ein schematisches Diagramm eines alternati­ ven Datenübertragungsabschnitts, der bei einem Ausführungsbeispiel verwendet werden kann.

DETAILLIERTE BESCHREIBUNG DER AUSFÜHRUNGSBEISPIELE

Unter Bezugnahme auf die Zeichnung werden jetzt mehrere Ausführungsbeispiele der vorliegenden Erfindung beschrie­ ben. Fig. 1 ist ein Blockdiagramm, das die Struktur eines Speichers mit virtuellem Kanal (wie z. B. einem synchronen dynamischen Speicher mit wahlfreiem Zugriff und virtuel­ lem Kanal, oder VCSDRAM) gemäß einem erstem Ausführungs­ beispiel zeigt. Der Speicher mit virtuellem Kanal ist mit dem Hauptbezugszeichen 100 bezeichnet, und als eine Ma­ trix 102 von Speicherelementen und eine Matrix 104 von Registern aufweisend dargestellt. Eine Matrix 104 von Speicherelementen kann eine große Anzahl von Speicherele­ menten aufweisen, die in Richtung einer Zeile und in Richtung einer Spalte angeordnet sind, um eine oder meh­ rere Matrixen auszubilden.

Eine Matrix 104 von Registern kann mehrere "Kanal-"Regi­ ster (im folgenden als "Kanäle" bezeichnet) aufweisen. Bei der speziellen Anordnung von Fig. 1 weist die Matrix 104 von Registern Kanäle auf, die in "n" Zeilen und "m" Spalten angeordnet sind. Beispielhafte Kanäle sind in Fig. 1 als 106-11 bis 106-1n und 106-m1 bis 106-mn ge­ kennzeichnet. Die Anzahl von Zeilen und Spalten von Kanä­ len in der Matrix 104 von Registern kann bezogen sein auf die Anzahl von Zeilen und Spalten in der Matrix 102 von Speicherelementen. Zum Beispiel kann die Matrix 102 von Speicherelementen i × n Zeilen und j × m Spalten aufwei­ sen, wobei i und j ganzzahlig sind.

Bei einem speziellen Ausführungsbeispiel können die Spei­ cherelemente der Matrix 102 von Speicherelementen dynami­ sche Speicherelemente mit wahlfreiem Zugriff (DRAM- Elemente) sein. Die Kanäle (106-11 bis 106-mn) der Matrix 104 von Registern können statische RAM-(SRAM-)Elemente sein.

Wieder bezogen auf Fig. 1 können die n Kanäle jeder Spal­ te in der Matrix 104 von Registern über Schalter mit ent­ sprechenden Datenübertragungsbussen verbunden sein. Ins­ besondere sind die Kanäle 106-11 bis 106-1n jeweils über Schalter 110-11 bis 110-1n mit einem Datenübertragungsbus 108-1T/108-1N gekoppelt. Die Kanäle 106-m1 bis 106-mn sind jeweils über Schalter 110-m1 bis 110-mn mit einem Datenübertragungsbus 108-mT/108-mN gekoppelt.

Die Datenübertragungsbusse (108-1T/108-1N bis 108-mT/108- mN) können über Spaltenschalter mit Bitleitungen verbun­ den sein. Bei der speziellen Anordnung von Fig. 1, ist der Datenübertragungsbus 108-1T/108-1N als über einen Spaltenschalter 114-1 mit einem Bitleitungspaar 112- 1T/112-1N verbunden dargestellt, und der Datenübertra­ gungsbus 108-mT/108-mN ist als über einen Spaltenschalter 114-m mit einem Bitleitungspaar 112-mT/112-mN verbunden dargestellt. Jeder Spaltenschalter (114-1 bis 114-m) kann die Funktion haben, beliebig zwischen mehreren Bitlei­ tungspaaren umzuschalten. Insbesondere kann ein derarti­ ges Umschalten zwischen j derartigen Bitleitungspaaren stattfinden, wobei die Anzahl von Spalten in der Matrix 102 von Speicherelementen j × m Spalten aufweist. Nur als Beispiel könnte der Wert von j "4" sein.

Fig. 1 weist auch mehrere Abtastverstärker (116-1 bis 116-m) auf, die zwischen der Matrix 102 von Speicherele­ menten und den Bitleitungspaaren (112-1T/112-1N bis 112- nT/112-mN) angeordnet sind. Die Abtastverstärker (116-1 bis 116-m) können Daten verstärken, und können dazu die­ nen, Daten zwischen ihrem jeweiligen Bitleitungspaar (112-1T/112-1N bis 112-nT/112-mN) und dem entsprechenden Speicherelement zu übertragen.

In der Anordnung von Fig. 1 ist ein Ende der Datenüber­ tragungsbusse (108-1T/108-1N bis 108-mT/108-mN) mit einem Schreibdatenerzeugungsabschnitt 118 verbunden. Der spezi­ elle Schreibdatenerzeugungsabschnitt 118 von Fig. 1 ist als n-Kanal-Transistoren 120-11/120-12 bis 120-m1/120-m2 aufweisend dargestellt, die zwischen den Datenübertra­ gungsbussen 108-1T/108-1N bis 108-mT/108-mN und einem Erdpotential GND angeschlossen sind. Die Gates der Tran­ sistoren 120-11 bis 120-m1 empfangen ein Datenschreibsi­ gnal DS1. Die Drains der Transistoren 120-11 bis 120-m1 sind mit einer Leitung 108-1T bis 108-mT eines entspre­ chenden Datenübertragungsbusses verbunden. Die Sourcen der Transistoren 120-11 bis 120-m1 sind mit einer Span­ nung GND verbunden. Die Gates der Transistoren 120-12 bis 120-m2 empfangen ein Datenschreibsignal DS2. Die Drains der Transistoren 120-12 bis 120-m2 sind mit der anderen Leitung 108-1N bis 108-mN eines entsprechenden Datenüber­ tragungsbusses verbunden. Die Sourcen der Transistoren 120-12 bis 120-m2 sind mit der Spannung GND verbunden.

In Fig. 1 wird von den Spaltenschaltern (114-1 bis 114-m) ein Datenübertragungssignal DTS empfangen. Bei dieser An­ ordnung können die Spaltenschalter (114-1 bis 114-m) ge­ meinsam ein- oder ausgeschaltet werden. Jede Schalterzei­ le in der Matrix 104 von Registern empfängt ein Kanalaus­ wahlsignal. Insbesondere empfangen die Schalter 110-11 bis 110-m1 das Kanalauswahlsignal CHS1, und die Schalter 110-1n bis 110-mn empfangen das Kanalauswahlsignal CHSn. Bei dieser Anordnung können die Schalter von jeder Zeile in der Matrix 104 von Registern gemeinsam ein- oder aus­ geschaltet werden.

Gemäß dem speziellen in Fig. 1 erläuterten Ausführungs­ beispiel können, da die Spaltenschalter 114-1 bis 114-m gleichzeitig durch das Datenübertragungssignal DTS einge­ schaltet werden können, alle m Spalten gleichzeitig aus­ gewählt werden. Als Folge können in Reaktion auf ein Ka­ nalauswahlsignal (CHS1 bis CHSn) Daten gelesen oder ge­ schrieben werden zwischen einem Kanal (106-11 bis 106-mn) und einem Speicherelement einer entsprechenden Spalte.

Alternativ können die gleichen Daten gleichzeitig bei ei­ ner Schreiboperation einem Kanal (106-11 bis 106-mn) und einem Speicherelement einer entsprechenden Spalte zuge­ führt werden. Bei dieser Schreiboperation können gleich­ zeitig Daten in Speicherelemente in m Spalten in der Ma­ trix 102 von Speicherelementen und m Spalten in der Ma­ trix 104 von Registern geschrieben werden. Eine derartige Schreiboperation führt zu einer hohen Geschwindigkeit beim Datenrücksetzen im Fall eines Speichers mit virtuellem Kanal, der zur Verarbeitung von Bilddaten verwendet wird.

Es werden jetzt zahlreiche Betriebsweisen für einen VCSDRAM gemäß speziellen Ausführungsbeispielen beschrie­ ben. Ein VCSDRAM gemäß einem Ausführungsbeispiel kann zu­ mindest eine erste, eine zweite, eine dritte, und eine vierte Betriebsweise aufweisen. Bei einer ersten Be­ triebsweise können die gleichen Daten, zum Beispiel eine "0" oder eine "1" in eine Zeile von Speicherelementen ge­ schrieben werden. Bei einer zweiten Betriebsweise können die gleichen Daten in eine Zeile von Kanälen geschrieben werden. Bei einer dritten Betriebsweise können die glei­ chen Daten gleichzeitig in eine Zeile von Speicherelemen­ ten und eine Zeile von Kanälen geschrieben werden. Bei einer vierten Betriebsweise können Daten zwischen einer Zeile von Speicherelementen und einer Zeile von Kanälen übertragen werden.

Bei dem speziellen Ausführungsbeispiel von Fig. 1 können vor den beschriebenen Betriebsweisen die Datenübertra­ gungsbusleitungspaare 108-1T/108-1N bis 108-mT/108-mN auf eine beliebige, von der Spannung GND verschiedene Span­ nung vorgeladen werden.

Bei der ersten Betriebsweise kann dem VCSDRAM von einer zentralen Verarbeitungseinheit (CPU) oder dergleichen ei­ ne Zeilenadresse zugeführt werden, und in der Matrix 102 von Speicherelementen kann eine Zeile ausgewählt werden. Das Datenübertragungssignal DTS kann aktiviert werden, und ein Datenschreibsignal DS1 kann ebenfalls aktiviert (in Fig. 1 nach oben getrieben) werden. Eine Datenbus­ übertragungsleitung 108-1T bis 108-mT von jedem Datenbus­ übertragungsleitungspaar wird auf ein niedrigeres Poten­ tial getrieben als die andere Datenbusübertragungsleitung 108-1N bis 108-mN des entsprechenden Datenbusübertra­ gungsleitungspaars.

Weil die Spaltenschalter (114-1 bis 114-m) aktiviert wer­ den, wird eine Bitleitung 112-1T bis 112-mT von jedem Bitleitungspaar auf ein niedrigeres Potential getrieben als die andere Bitleitung 112-1N bis 112-mN des entspre­ chenden Bitleitungspaars.

Die Abtastverstärker 116-1 bis 116-m können aktiviert werden, und die gleichen Daten (beispielsweise eine durch Aktivieren des Datenschreibsignals DS1 erzeugte logische "1") können auf Speicherelemente derselben Zeile in der Matrix 102 von Speicherelementen geschrieben werden. Es ist zu verstehen, daß bei der speziellen Anordnung von Fig. 1, wenn das Datenschreibsignal DS2 aktiviert (in Fig. 1 nach oben getrieben) wird, ein unterschiedlicher Logikwert (beispielsweise eine logische "0") auf Speiche­ relemente derselben Zeile in der Matrix 102 von Speiche­ relementen geschrieben werden kann. Auf diese Weise kann eine Zeile von m Daten, die Logikwerte "0" oder "1" ha­ ben, gleichzeitig auf die Speicherelemente geschrieben werden.

Bei der zweiten Betriebsweise wird, anstelle des Daten­ übertragungssignals DTS, wie es bei der ersten Betriebs­ weise der Fall ist, eines der Kanalauswahlsignale (CHS1 bis CHSm) von einer CPU oder dergleichen aktiviert. Eine Zeile von durch das aktivierte Kanalauswahlsignal ausge­ wählten Kanälen können auf einen Logikwert "0" oder "1" zurückgesetzt werden, je nachdem, ob das Signal DS1 oder das Signal DS2 aktiviert ist. Dies kann es ermöglichen, daß eine Zeile von Kanälen mit schneller Geschwindigkeit auf einen bestimmten Logikwert "rückgesetzt" werden.

Bei der dritten Betriebsweise kann generell auf die glei­ che Weise wie bei der ersten Betriebsweise eine Zeile von Speicherelementen ausgewählt werden. Außerdem kann eines der Kanalauswahlsignale (CHS1 bis CHSm) aktiviert werden. Der Betrieb kann auf gleiche Weise weitergehen wie bei der ersten Betriebsweise. Als Ergebnis können gleichzei­ tig Datenlogikwerte "0" oder "1" auf eine Zeile von Spei­ cherelementen in der Matrix 102 von Speicherelementen und eine Zeile von Kanälen im Register 104 geschrieben wer­ den.

Bei einer vierten Betriebsweise kann eine Zeilenadresse zugeführt, und eine Zeile in der Matrix 102 von Speiche­ relementen ausgewählt werden. Außerdem kann das Daten­ übertragungssignal DTS aktiviert werden, und eines der Kanalauswahlsignale (CHS1 bis CHSm) kann aktiviert wer­ den. Gleichzeitig können die Datenübertragungssignale (DS1 und DS2) inaktiv (in der speziellen Anordnung von Fig. 1 niedrig) bleiben. Auf diese Weise können Datenwer­ te zwischen einer Zeile von Kanälen in der Matrix 104 von Registern und einer Zeile von Speicherelementen in der Matrix 102 von Speicherelementen übertragen werden.

Bei einem herkömmlichen Verfahren unter Verwendung von Speicherelementen und eines Cachespeichers wird, wenn die gleichen Datenwerte (wie eine logische "0" und eine logi­ sche "1") in eine Zeile des Caches und eine Zeile Spei­ cherelemente geschrieben werden soll, eine Initiierungs­ schreiboperation auf den Cache durchgeführt, um eine Zei­ le des Caches auf die gewünschten gleichen Datenwerte "rückzusetzen". Dann wird eine darauffolgende Schreib- (oder "Wiederherstell"-)Operation durchgeführt, um die gleichen Datenwerte auf die Zeile von Speicherelementen zu schreiben. Im Gegensatz hierzu können gemäß einem Aus­ führungsbeispiel der vorliegenden Erfindung durch nur ei­ ne Schreib-(Wiederherstell-)Operation die gleichen Da­ tenwerte in eine Zeile von Speicherelementen und eine Zeile von Kanälen geschrieben werden. Folglich kann, wenn ein Speicher mit virtuellem Kanal gemäß einem derartigen Ausführungsbeispiel zur Bildverarbeitung verwendet wird, der Rücksetzvorgang mit größerer Geschwindigkeit ausge­ führt werden.

Fig. 2 ist ein Blockdiagramm eines VCSDRAM gemäß einem zweiten Ausführungsbeispiel. Das zweite Ausführungsbei­ spiel kann viele gleiche Hauptelemente wie das erste Aus­ führungsbeispiel 100 aufweisen. In dieser Hinsicht wird auf gleiche Teile mit den gleichen Bezugszeichen bezug genommen, wobei aber die erste Ziffer eine "2" statt ei­ ner "1" ist. Das zweite Ausführungsbeispiel 200 kann sich dadurch vom ersten Ausführungsbeispiel 100 unterscheiden, daß es anstelle eines Schreibdatenerzeugungsabschnitts einen Datenübertragungsabschnitt 222 aufweisen kann.

Der Datenübertragungsabschnitt 222 ist als n-Kanal- Transistoren 224-11/224-12 bis 224-m1/224-m2 aufweisend dargestellt. Die n-Kanal-Transistoren 224-11/224-12 bis 224-m1/224-m2 verbinden Datenübertragungsbusleitungen 208-1T/208-1N bis 208-mT/208-mN mit einem externen Daten­ bus 226-1/226-2. Bei der speziellen Anordnung von Fig. 2 sind die n-Kanal-Transistoren 224-11/224-12 bis 224- m1/224-m2 über ihre Drains jeweils mit Datenübertragungs­ busleitungen 208-1T/208-1N bis 208-mT/208-mN verbunden. Die Sourcen der n-Kanal-Transistoren 224-11 bis 224-m1 sind mit der externen Datenbusleitung 226-1 verbunden, und die Sourcen der n-Kanal-Transistoren 224-12 bis 224- m2 sind mit der externen Datenbusleitung 226-2 verbunden. Die Gates der n-Kanal-Transistoren 224-11/224-12 bis 224- m1/224-m2 sind mit einem Datenschreibsignal DS3 verbun­ den.

Bei dem speziellen Ausführungsbeispiel von Fig. 2 können Daten zwischen den externen Datenbussen 226-1/226-2 und zahlreichen Teilen des virtuellen Speichers (z. B. Spei­ cherelementen and/oder Registern) auf die gleiche Weise wie bei dem ersten Ausführungsbeispiel 100 übertragen werden.

Fig. 3 ist ein schematisches Diagramm eines Schreibda­ tenerzeugungsabschnitts, der bei dem VCSDRAM des ersten Ausführungsbeispiels verwendet werden kann. Der Schreib­ datenerzeugungsabschnitt von Fig. 3 ist mit dem Hauptbe­ zugszeichen 300 bezeichnet, und, als p-Kanal-Transistoren 320-11/320-12 bis 320-m1/320-m2 aufweisend dargestellt. Eine Weise, auf die sich der Schreibdatenerzeugungsab­ schnitt 300 von demjenigen, der in Fig. 1 dargestellt ist, unterscheidet, ist, daß die n-Kanal-Transistoren von Fig. 1 durch p-Kanal-Transistoren ersetzt wurden. Außer­ dem sind die Sourcen der p-Kanal-Transistoren (320- 11/320-12 bis 320-m1/320-m2) mit einer hohen Versorgungs­ leitung VCC verbunden.

Bei der Anordnung von Fig. 3 wird eine Datenübertragungs­ leitung jedes Datenübertragungsleitungspaares 308-1T/308- 1N bis 308-mT bis 308-mN auf einen hohen logischen Pegel, getrieben, um die Datenlogikwerte "0" oder "1" zu erzeu­ gen. Derartige Datenwertsignale können von den Daten­ schreibsignalen DS1 und DS2 erzeugt werden.

Fig. 4 ist ein schematisches Diagramm eines Datenübertra­ gungsabschnitts 400, der in dem VCSDRAM des zweiten Aus­ führungsbeispiels 200 verwendet werden kann. Der Daten­ übertragungsabschnitt 400 von Fig. 4 ist mit dem Hauptbe­ zugszeichen 400 bezeichnet, und als p-Kanal-Transistoren 424-11/424-12 bis 424-m1/424-m2 aufweisend dargestellt. Eine Weise, auf die sich der Datenübertragungsabschnitt 400 von demjenigen, der in Fig. 2 dargestellt ist, unter­ scheidet, ist, daß die n-Kanal-Transistoren von Fig. 2 durch p-Kanal-Transistoren ersetzt wurden.

Wie oben beschrieben kann gemäß der vorliegenden Erfin­ dung gleichzeitig ein Datenlogikwert "0" oder "1" in ei­ nem Kanalregister und einem Speicherelement gesetzt wer­ den. Dies kann Datenübertragungen mit hoher Geschwindig­ keit ermöglichen.

Claims (18)

1. Halbleiterspeicherbauelement (100) mit:
einer Speicherelementmatrix (102) mit mehreren Speicherelementen, die in einer vorbestimmten Anzahl von Zeilen und einer vorbestimmten Anzahl von Spal­ ten angeordnet sind;
einer Registermatrix (104) mit mehreren Registern, die in einer vorbestimmten Anzahl von Registerzeilen und einer vorbestimmten Anzahl von Registerspalten angeordnet sind, welche zumindest einem Teil der Zeilen Und Spalten der Speicherelementmatrix (102) entsprechen;
mehreren Übertragungsbusleitungen (108-1T, 108-1N, 108-mT, 108-mN), die Speicherelementspalten mit ent­ sprechenden Registern verbinden; und
wenigstens einem Datenschreibmittel (118) zum gleichzeitigen Schreiben von Daten in mehrere Spei­ cherelemente und entsprechende Register.

2. Halbleiterspeicherbauelement (100) gemäß Anspruch 1, bei welchem Daten unabhängig in mehrere Speicherele­ mente und entsprechende Register geschrieben werden können.

3. Halbleiterspeicherbauelement (100) gemäß Anspruch 1 oder 2, bei welchem Daten zwischen mehreren Speiche­ relementen und entsprechenden Registern übertragen werden können.

4. Halbleiterspeicherbauelement (100) gemäß einem der vorhergehenden Ansprüche, bei welchem das Daten­ schreibmittel (118) externe Datenwerte empfangen kann.

5. Halbleiterspeicherbauelement (100) gemäß einem der vorhergehenden Ansprüche, bei welchem das Daten­ schreibmittel (118) Schaltmittel (120-11, 120-12, 120-m1, 120-m2) aufweist, die ein externes Signal empfangen und mehrere Übertragungsbusleitungen (108- 1T, 108-1N, 108-mT, 108-mN) mit externen Busleitun­ gen verbinden können.

6. Halbleiterspeicherbauelement (100) gemäß einem der vorhergehenden Ansprüche, bei welchem das Daten­ schreibmittel (118) ein externes Signal empfangen, und zu schreibende Datenwerte erzeugen kann.

7. Halbleiterspeicherbauelement (100) gemäß einem der vorhergehenden Ansprüche, bei welchem das Daten­ schreibmittel (118) Schaltmittel (120-11, 120-12, 120-m1, 120-m2) aufweist, die ein externes Signal empfangen und mehrere Übertragungsbusleitungen (108- 1T, 108-1N, 108-mT, 108-mN) mit einer Versorgungs­ leitung verbinden können.

8. Halbleiterspeicherbauelement (100) gemäß einem der vorhergehenden Ansprüche, bei welchem das Daten­ schreibmittel (118) gleichzeitig die selben Daten­ werte in mehrere Speicherelemente und mehrere Regi­ ster schreiben kann.

9. Halbleiterspeicherbauelement (100) mit:
einer Speicherelementmatrix (102) mit mehreren Speicherelementen, die in Matrixspalten angeordnet sind;
einer Registermatrix (104) mit mehreren Registern, die in einer Anzahl von Registerspalten angeordnet sind, wobei die Registerspalten zumindest einem Teil der Matrixspalten entsprechen;
mehreren Übertragungsbusleitungen (108-1T, 108-1N, 108-mT, 108-mN), die zwischen den Registerspalten und zumindest einem Teil der Matrixspalten ange­ schlossen sind; und
einer mit den Übertragungsbusleitungen (108-1T, 108-1N, 108-mT, 108-mN) verbundenen Schreibdatener­ zeugungsschaltung (118), die steuerbare Impedanzpfa­ de aufweist, die zwischen einem ersten vorbestimmten Logikwert und den Übertragungsbusleitungen (108-1T, 108-1N, 108-mT, 108-mN) angeordnet sind, wobei die steuerbaren Impedanzpfade gemeinsam von einem ersten Datenschreibsignal (DS1) gesteuert werden.

10. Halbleiterspeicherbauelement (100) gemäß Anspruch 9, bei welchem die steuerbaren Impedanzpfade der Schreibdatenerzeugungsschaltung (118) Feldeffekt­ transistoren mit isoliertem Gate (IGFETs) aufweisen.

11. Halbleiterspeicherbauelement (100) gemäß Anspruch 10, bei welchem die IGFETs der Schreibdatenerzeu­ gungsschaltung (118) zumindest teilweise n-Kanal- IGFETs sind.

12. Halbleiterspeicherbauelement (100) gemäß Anspruch 10 oder 11, bei welchem die IGFETs der Schreibdatener­ zeugungsschaltung (118) zumindest teilweise p-Kanal- IGFETs sind.

13. Halbleiterspeicherbauelement (100) gemäß einem der Ansprüche 9 bis 12, bei welchem die Schreibdatener­ zeugungsschaltung (118) außerdem steuerbare Impe­ danzpfade aufweist, die zwischen einem zweiten vor­ bestimmten Logikwert und den Übertragungsbusleitun­ gen (108-1T, 108-1N, 108-mT, 108-mN) angeordnet sind, wobei die steuerbaren Impedanzpfade gemeinsam von einem zweiten Datenschreibsignal (DS2) gesteuert werden.

14. Halbleiterspeicherbauelement (100) gemäß einem der Ansprüch 9 bis 13, bei welchem die mehreren Über­ tragungsbusleitungen (108-1T, 108-1N, 108-mT, 108- mN) Übertragungsbusleitungspaare aufweisen, und die Schreibdatenerzeugungsschaltung (118) erste IGFETs aufweist, die mit einer der Übertragungsbusleitungen jedes Übertragungsbusleitungspaars verbunden sind, und zweite IGFETs aufweist, die mit der anderen Übertragungsbusleitung jedes Übertragungsbuslei­ tungspaars verbunden sind, wobei die ersten IGFETs durch ein erstes Datenschreibsignal aktiviert wer­ den, und die zweiten IGFETs durch ein zweites Daten­ schreibsignal aktiviert werden.

15. Halbleiterspeicherbauelement (100) gemäß einem der Ansprüche 13 oder 14, bei welchem der erste und/oder zweite vorbestimmte Logikwert eine Versor­ gungsspannung ist und insbesondere beide vorbestimm­ te Logikwerte die gleiche Versorgungsspannung sind.

16. Halbleiterspeicherbauelement (200) mit:
mehreren in einer Speicherelementmatrix (202) an­ geordneten Speicherelementen;
mehreren in einer Registermatrix (204) angeordne­ ten Registerschaltungen;
mehreren Datenübertragungsleitungen, die zwischen der Registermatrix und zumindest einem Teil der Speicherelementmatrix angeschlossen sind; und
einer Datenübertragungsschaltung (222), die mehre­ re gemeinsam steuerbare Impedanzpfade aufweist, die einen vorbestimmten Logikwert mit mehreren Daten­ übertragungsleitungen verbindet.

17. Halbleiterspeicherbauelement (200) gemäß Anspruch 16, bei welchem das Halbleiterspeicherbauelement (200) einen Registerschreibmodus aufweist, bei wel­ chem Pfade mit niedriger Impedanz zwischen dem vor­ bestimmten Logikwert und mehreren Registerschaltun­ gen zur Verfügung gestellt werden, wobei die Pfade mit niedriger Impedanz die steuerbaren Impedanzpfade umfassen.

18. Halbleiterspeicherbauelement (200) gemäß Anspruch 16 oder 17, bei welchem das Halbleiterspeicherbauele­ ment (200) einen Register- und Matrixschreibmodus aufweist, bei welchem Pfade mit niedriger Impedanz zwischen dem vorbestimmten Logikwert und mehreren Registerschaltungen und mehreren entsprechenden Speicherelementen zur Verfügung gestellt werden, wo­ bei die Pfade mit niedriger Impedanz die steuerbaren Impedanzpfade umfassen.