CN1121249A - 输出串行数据的视频ram和方法 - Google Patents

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Abstract

一种视频RAM具有数据寄存器，数据寄存器根据输入的串行地址，与串行时钟同步输出串行数据，视频RAM包括：第一数据I/O线，用来与偶串行地址同步传输数据，然后从数据寄存器输出，第二数据I/O线，用来与奇串行地址同步传输数据，然后从数据寄存器输出。视频RAM具有独立的分别用于偶地址和奇地址的串行数据输出路径，因此在串行时钟的每个周期都能输出串行数据，缩短了视频RAM的操作周期，并能以高速向CRT传输数据。

Description

输出串行数据的视频RAM和方法
本发明涉及作为双口存储器的视频RAM，更具体地说涉及适用于高速系统时钟的视频RAM及其串行数据输出的方法。
随着象笔记本计算机那样的便携式计算机的增加，现在视频RAM被非常广泛地用于计算机中。视频RAM是双口存储器，它可以通过将能够以高速传输数据的数据寄存器的功能加到普通的动态RAM上，来加以非同步的应用。在题为“带有串行和随机存取阵列的半导体集成电路存储器件”的美国专利申请4,498,155(1985年2月5日提交)中公开了视频RAM及其运行方法。这种视频RAM设计成能够将动态RAM口连接至CPU，并将高速SAM口连接至外部系统，如CRT或摄像机，因此它具有极好的系统适应性，并具有广泛的应用。为了使其功能多样化并存储更多的信息，正在开发高集成度的视频RAM。
在高性能的图形系统中，需要每个部件都根据一个高频率运行，以便有效地实现计算机和用户之间的图形界面。因此，视频RAM中的内部电路也应根据系统施加的高速系统时钟运行。这取决于经视频RAM中的数据I/O线传输的数据是否能够对系统时钟作出响应。
图1简要地表示在常规的视频RAM中与数据I/O线有关的部分。图2是根据图1结构的操作时序图。在图1中，在数据寄存器2和串行数据I/O线SIO之间形成了用来传输数据的串行列门电路4。串行列门电路4具有由串行列选择线SCSLi共同控制的四个串行列门电路，以及由串行列选择线SCSLj共同控制的四个串行列门电路。串行数据I/O线SIO由四根线组成，这四根线根据允许串行列选择信号的一个信号接收从四个串行列门电路传输过来的数据。串行数据I/O线SIO上的数据通过多路开关选择器6进行多路选择，并通过检测放大器8放大。检测放大器的输出施加到由控制信号PSOT控制的锁存单元10，锁存单元10的输出施加到由控制信号SOT控制的锁存输出单元12，然后将数据输出至外部。现在参照图2的时序图描述工作特性。在串行时钟SC的下降沿产生串行地址。根据串行地址允许启动相应的串行列选择线。借助于启动的串行列选择线，数据寄存器2中存储的数据被输出至串行数据I/O线SIO，于是检测放大器8输出经放大的信号SDO。参照图2，通过控制信号PSOT在第(n＋1)个串行时钟SC的下降沿锁存在第n个串行时钟SC的下降沿产生的信号SDO，然后在第(n＋2)个串行时钟SC的上升沿将信号SDO作为有效数据输出至芯片的外部。具有如图1所示的数据I/O线的结构被设计用来经单根数据I/O线从存储器单元读出数据。其结果引起了如下所述那样的时间消耗。需要充分的时间来检测经数据I/O线的数据，这取决于从启动串行列选择线SCSL算起使用串行数据I/O线所需的最短时间。此外，为了准备下一读周期，需要对数据I/O线预充电和进行均衡，这也要时间。在这种情况下，预充电时间取决于均衡经放大的数据I/O线所需的时间。另外，需要锁存有效数据的时间，这取决于产生由控制信号PSOT锁存的信号SDO所需的时间。设计时考虑到上述时间消耗，因此各个串行时钟之间的时间间隔和操作周期都延长了。时间消耗影响了整个芯片的操作周期，于是与串行时钟相比，周期相对延长了。这引起了另一问题，即从数据寄存器到外部显示设备高速传输数据是非常困难的。
因此，本发明的一个目的是提供一种视频RAM，它能够以高速从数据寄存器向外部显示设备传输数据。
本发明的第二个目的是提供一种视频RAM，它能够最大限度地缩短由串行时钟决定的操作周期。
本发明的第三个目的是提供一种视频RAM，它能够缩短每个串行时钟的周期。
本发明的第四个目的是提供一种视频RAM，它能够在对与下一个数据有关的串行数据I/O线进行预充电的同时，最大限度地缩短输出存储在数据寄存器中的数据的操作周期。
本发明的第五个目的是提供一种视频RAM的串行数据输出方法，在对与下一个数据有关的串行数据I/O线进行预充电的同时，输出存储在数据寄存器中的数据。
为了达到以上这些目的，本发明提供的视频RAM缩短了操作周期，适用于高速串行时钟。
根据本发明的视频RAM包括两组单独的串行数据I/O线，它们由不同的地址选择。
根据本发明，视频RAM具有数据寄存器，数据寄存器根据输入的串行地址，与时钟同步输出串行数据，所述视频RAM包括：第一数据I/O线，用来与偶串行地址同步传输数据，然后从数据寄存器输出，以及第二数据I/O线，用来与奇串行地址同步传输数据，然后从数据寄存器输出。
此外，根据本发明提供了视频RAM的串行数据输出方法，视频RAM具有数据寄存器，数据寄存器根据输入的串行地址，与串行时钟同步输出串行数据，所述方法包括：第一传输步骤，与偶串行地址同步传输数据，然后从数据寄存器向第一数据I/O线输出数据；第二传输步骤，与奇串行地址同步传输数据，然后从数据寄存器向第二数据I/O线输出数据；第三同步步骤，使第一步骤传输的数据与偶串行地址同步，然后锁存该数据；第四同步步骤，使第二步骤传输的数据与奇串行地址同步，然后锁存该数据；以及第五同步步骤，使已经通过第三和第四步骤锁存的串行数据与串行时钟同步，然后向外部输出同步串行数据。
本发明的视频RAM的特征在于将两个连续的串行地址数据经两组独立的数据I/O线路径传输至数据寄存器输出级。
以下参照附图详细描述本发明的最佳实施例，附图中：
图1是表示常规的视频RAM的串行数据输出路径的示意图；
图2是图1的时序图；
图3是表示本发明的视频RAM的串行数据输出路径的示意图；以及
图4是图3的时序图。
图3是表示本发明的视频RAM的串行数据输出路径的示意图。图3的结构包括：数据寄存器2；具有8根线的串行数据I/O线SIO，用来传输从数据寄存器2读出的数据；形成在串行数据I/O线SIO和数据寄存器2之间并由奇地址选择的串行列选择线SCSL(奇)开关控制的四个列门电路4A，用来将数据从数据寄存器2传送至由奇地址选择的四根串行数据I/O线；形成在串行数据I/O线SIO和数据寄存器2之间并由偶地址选择的串行列选择线SCSL(偶)开关控制的四个列门电路4B，用来将数据从数据寄存器2传送至由偶地址选择的四根串行数据I/O线；多路开关选择器14和16，用来根据CA8的逻辑状态(“低/高”)多路选择八根串行数据I/O线；I/O线检测放大器S/A18，用来放大多路开关选择器14的输出信号，多路开关选择器14与由偶地址选择的四根串行数据I/O线相连；I/O线检测放大器S/A20，用来放大多路开关选择器16的输出信号，多路开关选择器16与由奇地址选择的四根串行数据I/O线相连；锁存单元(偶)22，用来在信号PSOT(偶)的控制下锁存I/O线检测放大器S′/A18的输出信号SDO(偶)；锁存单元(奇)24，用来在信号PSOT(奇)的控制下锁存I/O线检测放大器S/A20的输出信号SDO(奇)；以及锁存输出单元26，用来根据控制信号SOT锁存锁存单元(偶)22和锁存单元(奇)24的各个输出信号，并将它们输出至外部。如图3所示，串行数据I/O线SIO包括八根线，其中四根由地址8选择，另外四根由地址 8选择。由地址8选择的四根串行数据I/O线中的两根和另外由地址 8选择的四根串行数据I/O线中的两根加到多路开关选择器偶14上，而其余的四根串行数据I/O线SIO加到多路开关选择器奇16上。在图3中，单个数据寄存器2具有两组独立的串行数据I/O线，它们由不同的地址选择。由于这一选择操作，操作周期可以缩短，这将在下面予以说明。
图4是表示图3的各个控制信号之间的时序关系的时序图。现在参照图4描述图3的工作特性。根据本发明的视频RAM能够与高速串行时钟同步，因此通过对奇和偶地址数据分别进行的独立的检测操作输出串行数据。如图3和4所示，锁存单元(偶)22和锁存单元(奇)24分别受信号PSOT(偶)和PSOT(奇)的控制，而这两个信号在串行时钟SC的每两个周期被交替允许启动，并且它们各自的输出信号根据信号PSOT(偶)和PSOT(奇)施加到锁存输出单元26。在串行时钟SC的每个周期的上升沿允许控制信号SOT同步，数据从锁存输出单元26输出至外部。根据这一操作，当八根串行数据I/O线SIO中的四根进行检测、以便向外部输出数据时，其余四根串行数据I/O线预充电和进行均衡，而当其余四根串行数据I/O线进行检测、以便向外部输出数据时，前四根串行数据I/O线进行预充电和进行均衡。结果，就能在串行时钟SC的每个周期做到与该时钟同步，然后输出串行数据。
现在比较常规的方法来说明本发明的串行数据的输出方法。参照表示常规视频RAM时序图的图2，当在每个周期访问相应的串行数据I/O线时，对单个串行地址而言，每个周期串行列选择线SCSL都必须预充电和进行均衡。然而，参照表示本发明的视频RAM时序图的图4，当根据偶地址或奇地址有选择地访问串行数据I/O线SIO时，相应的串行数据I/O线SIO只在相应的周期对串行列选择线SCSL预充电和进行均衡。在图2中，为了预充电和进行均衡，串行列选择线SCSL必须用自脉冲控制，然而在图4中，串行列选择线SCSL仅由地址转换。取决于串行地址CA8的逻辑状态，多路开关选择器14和16将相应的串行数据I/O线与I/O线检测放大器相连。所有对应于偶的控制信号在CA8为逻辑“低”状态下起作用，而所有对应于奇的控制信号在CA8为逻辑“高”状态下起作用。
如上所述，根据本发明的视频RAM具有独立的分别对应于偶地址和奇地址的串行数据输出路径，这样便在串行时钟的每个周期都输出串行数据。因此就能缩短视频RAM的运行周期，并以高速向CRT传输数据。此外，还能缩短系统时钟的各个周期之间的时间间隔。
虽然以上参照实施例对本发明进行了描述，但是这些描述不构成对本发明的限制，很显然，对本领域的一般技术人员而言，参照这些描述可对上述实施例作出各种修改。

Claims (3)

1.具有数据寄存器的视频RAM，数据寄存器用来根据输入的串行地址，与串行时钟同步输出串行数据，所述视频RAM包括：
第一数据I/O线，用来与偶串行地址同步传输数据，然后从数据寄存器输出；
第一列门电路，用来使存储在所述数据寄存器中的数据与所述偶串行地址同步，然后向所述第一数据I/O线传输所述数据；
第二数据I/O线，用来与奇串行地址同步传输数据，然后从数据寄存器输出；
第二列门电路，用来使存储在所述数据寄存器中的数据与所述奇串行地址同步，然后向所述第二数据I/O线传输所述数据；以及
多路开关选择器，用来根据输入的列地址对所述第一和第二数据I/O线上的所述数据进行多路选择，然后向I/O检测放大器传输所述经多路选择的数据，
从而当接收到所述串行地址时，有选择地存取所述第一和第二数据I/O线上的所述数据。
2.具有数据寄存器的视频RAM，数据寄存器用来根据输入的串行地址，与串行时钟同步输出串行数据，所述视频RAM包括：
包括第一和第二串行数据I/O线的串行数据I/O线；
第一列门电路，用来通过根据输入的奇串行地址允许启动的一个串行列选择线信号，将所述数据寄存器输出的数据传送至所述第一串行数据I/O线；
第二列门电路，用来通过根据输入的偶串行地址允许启动的一个串行列选择线信号，将所述数据寄存器输出的数据传送至所述第二串行数据I/O线；
形成在所述第一串行数据I/O线的路径上的第一多路开关选择器；
形成在所述第二串行数据I/O线的路径上的第二多路开关选择器；
第一I/O线检测放大器，用来放大所述第一多路开关选择器的输出信号；
第二I/O线检测放大器，用来放大所述第二多路开关选择器的输出信号；
通过根据输入的奇串行地址允许启动的第一控制信号开关控制的第一锁存装置，用来锁存所述第一I/O线检测放大器的输出信号；
通过根据输入的偶串行地址允许启动的第二控制信号开关控制的第二锁存装置，用来锁存所述第二I/O线检测放大器的输出信号；以及
锁存输出装置，用来使所述第一和第二锁存装置的各个输出信号与所述串行时钟的输入同步，然后输出所述同步信号。
3.视频RAM的串行数据输出方法，视频RAM具有数据寄存器，数据寄存器根据输入的串行地址，与串行时钟同步输出串行数据，所述方法包括：
第一传输步骤，与偶串行地址同步传输数据，然后从所述数据寄存器向第一数据I/O线输出数据；
第二传输步骤，与奇串行地址同步传输数据，然后从所述数据寄存器向第二数据I/O线输出数据；
第三同步步骤，使所述第一步骤传输的所述数据与所述偶串行地址同步，然后锁存所述同步数据；
第四同步步骤，使所述第二步骤传输的所述数据与所述奇串行地址同步，然后锁存所述同步数据；以及
第五同步步骤，使已经通过所述第三和第四步骤锁存的所述串行数据与所述串行时钟同步，然后向外部输出所述同步串行数据。
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