DE10200685A1 - Halbleiterspeichervorrichtung mit mehr als zwei internen Bänken unterschiedlicher Größen - Google Patents

Abstract

Eine Halbleiterspeichervorrichtung enthält eine Vielzahl an internen Bänken unterschiedlicher Größen. Die internen Bänke sind für die Speicherbedürfnisse einer Vielzahl an Mastervorrichtungen geeignet und entsprechen diesen. Den Mastervorrichtungen werden Bänke zugeordnet, die Größen aufweisen, welche den Bedürfnissen der Mastervorrichtungen angepaßt sind, so daß die Einbeziehung von Vielfachpufferstufen in einer Bank vermieden werden kann. Eine Mastervorrichtung, die einen kleinen Puffer erfordert, wird einer Speicherbank zugeordnet, die eine kleine Größe besitzt, und einer externen Mastervorrichtung, die eine große Menge des Speichers benötigt, wird eine große Bank zugeordnet. Die Reduzierung der mittleren Anzahl der Mastervorrichtungen, die jede Bank gemeinsam benutzen, verbessert die Performance, indem die Zahl der Seitenfehlschläge reduziert wird, die hervorgerufen werden, wenn unterschiedliche verschachtelte Masterzugriffe auf unterschiedliche Seiten in der gleichen Bank vorgenommen werden.

Description

HINTERGRUND DER ERFINDUNG

Eine herkömmliche Halbleiterspeichervorrichtung enthält in typischer Weise Viel­ fachspeicherbänke, wobei jede Speicherbank die gleiche Größe besitzt (das heißt die gleiche Zahl an Speicherzellen) und die gleich Speicherkapazität besitzt. Insbesondere enthält eine Standard-Speicherarchitektur, die allgemein für einen dynamischen Spei­ cher mit wahlfreiem Zugriff (DRAM) verwendet wird, vier Speicherbänke mit gleicher Größe. Beispielsweise besitzt ein typischer 64 MBit DRAM vier Bänke und jede Bank besitzt eine Speicherkapazität von 16 MBit. Ein Vorteil, Vielfachbänke vorzusehen, besteht darin, daß die Bänke unabhängig arbeiten können, so daß Vielfachseiten, z. B. eine in jeder Bank, gleichzeitig aktiv bleiben können. Demzufolge ist die Wahrschein­ lichkeit eines Seitentreffers höher und ein Vielfachbankspeicher liefert in typischer Weise eine mittlere Datenrate oder Bandbreite, die höher liegt als die mittlere Datenrate oder Bandbreite eines Einzelbankspeichers der gleichen Größe. Ein Nachteil, der bei Vielfachbänken auftritt, besteht darin, daß zusätzliche Overhead-Schaltungen erforder­ lich sind, wenn die gleichen Funktionen parallel in Vielfachbänken implementiert wer­ den. Gemäß diesen Kompromissen sind vier Bänke für eine typische Speicherarchitek­ tur geeignet.

Da die Speicherkapazitäten zugenommen haben, haben auch die Größen der Bänke proportional zugenommen. Beispielsweise hat bei einer standardmäßigen Vier- Bank-Architektur jede Bank in einem 256-MBit-DRAM eine Kapazität von 64 MBit und jede Bank in einem 1 GBit oder einem größeren DRAM muß einen Speicher von 256 MBit oder noch mehr enthalten.

Große Bänke in einer Halbleiterspeichervorrichtung können die Speicherqualität speziell dann reduzieren, wenn Vielfachmastervorrichtungen auf die Halbleiterspeicher­ vorrichtung zugreifen. Beispielsweise teilt eine Mastervorrichtung, die einen relativ kleinen Puffer erfordert, zum Zwecke einer vollen Verwendung oder Ausnutzung der Speicherkapazität (das heißt kleiner als eine Bank) häufig eine Bank mit einer anderen Mastervorrichtung. Jedoch erfordern unabhängige Mastervorrichtungen allgemein un­ terschiedliche Daten und die Wahrscheinlichkeit eines Zugriffs, der einen Seitenfehl­ schlag verursacht, welcher die Qualität verschlechtert, ist hoch, wenn sich zwei Master­ vorrichtungen die gleiche Bank teilen. Beispielsweise ergibt sich ein Seitenfehlschlag (page miss), wenn eine zweite Mastervorrichtung auf eine zweite Wortleitung einer er­ sten Speicherbank zugreift, nachdem eine erste Mastervorrichtung auf eine erste Wort­ leitung der ersten Speicherbank zugegriffen hat.

Fig. 4 zeigt eine herkömmliche Leseoperation, wenn in einer Bank eine erste Reihe momentan ausgewählt wird, jedoch die Leseoperation auf eine zweite Reihe in der Bank zugreift. Bei diesem Seitenfehlschlag in der Bank bewirkt ein anfänglicher Befehl zu einem Zeitpunkt T0 eine Voraufladung der Wortleitungen der Zielbank. Das Voraufladen erfordert eine Voraufladezeit tRP. Der nachfolgende Befehl zum Zeitpunkt T2 bewirkt eine Verzögerungszeit TRCD zum Aktivieren oder zum in Bereitschaft setzen der zweiten Wortleitung. Zu dem Zeitpunkt T4, nachdem die zweite Wortleitung in Bereitschaft gesetzt worden ist, ist eine Zeit CL (CAS-Latenz) dafür erforderlich, um eine Spaltenadresse zu empfangen und um Daten zu einem Zeitpunkt T6 auszugeben. Im Gegensatz dazu erfordern aufeinanderfolgende Zugriffe der Speicherzellen auf die gleiche Reihenleitung in einer Bank lediglich die CAS-Latenzzeit CL für die Ausgabe der Daten. Wenn man demzufolge Serien von verschachtelten Zugriffen unterschiedli­ cher Reihenleitungen zugrundelegt, verursacht dies signifikante Verzögerungen und bewirkt eine signifikante Verschlechterung der Systemperformance.

Um die Systemperformance zu verbessern, wird eine Speichervorrichtung benö­ tigt, die die Wahrscheinlichkeit von Seitenfehlgriffen oder Seitenfehlschlägen reduziert und die Wahrscheinlichkeit von Seitentreffern erhöht, und zwar selbst bei einer Ver­ wendung mit Vielfachmastervorrichtungen. Ein Weg, um Seitenfehlschläge zu reduzie­ ren und um Seitentreffer zu erhöhen, besteht darin, mehr (und daher kleinere) Bänke in eine Speichervorrichtung einzuschließen, so daß sich nicht zwei Mastervorrichtungen die gleiche Bank teilen. Jedoch erhöht eine Zunahme der Zahl der Bänke das erforderli­ che Ausmaß der Overhead-Schaltungsanordnung und vergrößert auch den Flächenbe­ reich und die Kosten einer integrierten Speicherschaltung. Daher benötigt die Speicher­ technologie Speicherarchitekturen und Speicherverfahren, die Seitenfehlschläge in ei­ nem System reduzieren können, und zwar in Verbindung mit Vielfachmastervorrich­ tungen, ohne dabei in signifikanter Weise die Overhead-Schaltungsanordnung oder die Kosten der integrierten Speichervorrichtung zu vergrößern bzw. zu erhöhen.

Gemäß einem Aspekt der Erfindung besitzt eine Halbleiterspeichervorrichtung Vielfachspeicherbänke mit unterschiedlichen Größen für die Verwendung in Verbin­ dung mit Vielfachmastervorrichtungen. Bei dieser Architektur kann jede Mastervor­ richtung einer Bank oder Bänken zugeordnet werden, die eine Speicherkapazität besitzt bzw. besitzen, die den Speicheranforderungen der Mastervorrichtung angepaßt ist. Demzufolge werden Mastervorrichtungen, die verschachtelte Zugriffe auf unterschied­ liche Daten herbeiführen können, in einfacher Weise daran gehindert, verschachtelte Zugriffe auf unterschiedliche Reihenleitungen in der gleichen Bank durchzuführen. Dies reduziert die Zahl der Seitenfehlschläge und verbessert die mittlere Bandbreite oder die Datenrate des Speichers.

Eine Ausführungsform der Erfindung richtet sich auf einen integrierten Schal­ tungsspeicher, wie beispielsweise eine DRAM, der eine erste Speicherbank enthält, die eine erste Anzahl von Speicherzellen aufweist, und eine zweite Speicherbank enthält, die eine zweite Anzahl der Speicherzellen enthält, wobei die zweite Anzahl verschieden ist von der ersten Anzahl. Die erste Bank besitzt einen ersten Reihendekodierer, der eine Reihenleitung in der ersten Bank zum Zwecke eines Zugriffs auf einer Speicherzelle in der ersten Bank aktiviert halten kann, während ein zweiter Reihendekodierer in der zweiten Bank eine andere Reihenleitung in der zweiten Bank für einen Zugriff aktiviert hält. Da im allgemeinen die Bänke unterschiedliche Größen haben, unterscheidet sich die Zahl der Bits in einer internen Reihenadresse, die dem ersten Reihendekodierer an­ geboten wird, häufig von der Zahl der Bits in einer internen Reihenadresse, die einem zweiten Reihendekodierer angeboten wird. Dritte und nachfolgende Bänke in dem Spei­ cher können Größen haben, welche die gleichen sind wie oder unterschiedlich sind zu den Größen der ersten und der zweiten Bänke.

Eine andere Ausführungsform der Erfindung betrifft ein System, welches eine Vielzahl an Mastervorrichtungen und einen integrierten Schaltungsspeicher enthält. Die Mastervorrichtungen enthalten eine erste Mastervorrichtung, die einen ersten Puffer erforderlich macht, mit einer ersten Größe, und enthalten eine zweite Mastervorrich­ tung, die einen zweiten Puffer mit einer zweiten Größe erfordert, die sich von der ersten Größe unterscheidet. Der integrierte Schaltungsspeicher, der eine Speichereinrichtung bildet, die den ersten und den zweiten Puffer implementiert, enthält eine Vielzahl an Bänken mit einer ersten Bank, die eine erste Anzahl von Speicherzellen enthält, und mit einer zweiten Bank, die eine zweite Anzahl von Speicherzellen enthält, wobei die zweite Anzahl verschieden ist von der ersten Anzahl. Um während der Speicherzugriffe Seiten­ fehlschläge zu reduzieren, ist die erste Mastervorrichtung so konfiguriert, um auf die erste Bank zum Zwecke des Zugriffs auf den ersten Puffer zuzugreifen, und die zweite Mastervorrichtung ist derart konfiguriert, um auf die zweite Bank zum Zugreifen auf den zweiten Puffer zuzugreifen. In typischer Weise steuert eine Speichersteuerschaltung den Zugriff auf den integrierten Schaltungsspeicher von den Mastervorrichtungen aus.

Eine noch andere Ausführungsform der Erfindung betrifft ein Verfahren zum Betreiben eines Systems, welches Vielfachmastervorrichtungen enthält, wobei jede Mastervorrichtung einen Puffer erfordert. Dieses Verfahren umfasst die folgenden Schritte: Verwenden eines integrierten Schaltungsspeichers, der eine Vielzahl an Bänke umfaßt, wobei wenigstens zwei der Bänke sich in ihrer Größe voneinander unterschei­ den; Zuordnen der Vielzahl der Bänke zu der Vielzahl der Mastervorrichtungen in sol­ cher Weise, daß jede Mastervorrichtung eine entsprechende Bank besitzt und die ent­ sprechende Bank eine Größe hat, die für die Pufferung ausreichend ist, welche die Mastervorrichtung erfordert; und Lenken von Zugriffsoperationen jeder Mastervor­ richtung zu der entsprechenden Bank. Das Verfahren kann den Zugriff einer ersten Ma­ stervorrichtung einer ersten Reihenadresse mit den Zugriffen einer zweiten Mastervor­ richtung auf eine zweite Reihenadresse in solcher Weise verschachteln, daß die erste und die zweite Mastervorrichtung auf unterschiedliche Bänke zugreifen. Demzufolge verursacht der verschachtelte Zugriff keine wiederholten Seitenfehlschläge (page mis­ ses), die ein Voraufladen oder eine Reaktivierung der ersten Reihenleitung erforderlich machen, nachdem jeder Zugriff durch die zweite Mastervorrichtung erfolgt ist.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist ein Blockschaltbild, welches ein System gemäß einer Ausführungs­ form der vorliegenden Erfindung veranschaulicht;

Fig. 2A, 2B, 3A und 3B zeigen Blockdiagramme, die beispielhafte Ausführungs­ formen des Speichers veranschaulichen, der Architekturen besitzt, die für die Verwen­ dung in dem System von Fig. 1 geeignet sind;

Fig. 4 zeigt ein Zeitsteuerdiagramm, welches die Wirkung eines Seitenfehl­ schlages während eines Speicherzugriffes darstellt.

Die Verwendung gleicher Bezugszeichen in unterschiedlichen Figuren zeigt ähn­ liche oder identische Elemente an.

DETAILLIERTE BESCHREIBUNG

Die vorliegende Erfindung verbessert die Performance von Systemen oder von Schaltungen, die einen Speicher enthalten, indem die Wahrscheinlichkeit von Seiten­ fehlgriffen oder -fehlschlägen reduziert wird und die Wahrscheinlichkeit von Seitentref­ fern erhöht wird, wenn verschachtelte Zugriffe auf den Speicher für unterschiedliche Zwecke vorgenommen werden. Gemäß einem Aspekt der Erfindung reduziert eine Halbleitervorrichtung die Seitenfehlgriffe mit Hilfe von internen Speicherbänken mit unterschiedlichen Größen. In idealer Weise ist jede Bank an einen Zweck der Speicher­ zugriffe angepaßt und besitzt eine Größe, die für den Zweck geeignet ist. Speziell kann die Verwendung des Speichers so ausgewählt werden, daß zwei Mastervorrichtungen, die verschachtelte Zugriffe auf den Speicher durchführen, und zwar für unterschiedliche Zwecke, nicht auf die gleiche Bank zugreifen.

Zum Zwecke der Veranschaulichung wird nun die Betriebsweise eines digitalen Fernsehgerätes 100 gemäß einer Ausführungsform der Erfindung, die in Fig. 1 veran­ schaulicht ist, beschrieben. Andere ähnliche Merkmale und Vorteile der Erfindung er­ geben sich für irgendein anderes System, welches eine Halbleiterspeichervorrichtung für Vielfachzwecke verwendet. Solche Systeme enthalten Aufsatzgeräte, digitale Camcor­ der, DVD-Player, DVD-Recorder und PVRs.

Wie in Fig. 1 gezeigt ist, enthält das digitale Fernsehgerät 100 einen Speicher 110 und Vielfachmastervorrichtungen. Bei einer als Beispiel gewählten Ausführungsform besteht der Speicher 110 aus einer SDRAM integrierten Schaltung (IC) oder einem Chip, in welchem ein Bitpuffer 112, ein Dekodierpuffer 114, ein Soundpuffer 116 und ein Videodatenpuffer 118 implementiert sind. Gemäß einem Aspekt der Erfindung bil­ det jeder Puffer 112, 114, 116 und 118 eine Bank in dem Speicher 110 und besitzt eine Bankgröße, die für den implementierten Puffer geeignet ist. Alternativ können zwei oder mehrere der Puffer (z. B. der Soundpuffer und der Videopuffer) eine Bank gemein­ sam benutzen. Die Mastervorrichtungen in dem digitalen Fernsehgerät 100 enthalten eine Datenquelle 120, einen Dekodierer 140, eine Audiovorrichtung 160 und eine Vi­ deoanzeigeeinrichtung 180 und greifen auf spezifische Puffer 112, 114, 116 und 118 in dem Speicher 110 zu, wie dies weiter unten noch beschrieben wird.

Die Datenquelle 120 überträgt roh komprimierte Daten zu dem Bitpuffer 110, der die komprimierten Daten zeitweilig speichert. Im allgemeinen führt eine elektromagne­ tische Welle oder ein Kabel ein Signal, welches die komprimierten Daten wiedergibt. Die Datenquelle 120 kann einen Tuner oder irgendeine andere Schaltung enthalten, die das Signal empfängt und Rohdaten in dem komprimierten Format generiert, welches in dem digitalen Fernsehgerät 100 verwendet wird. Im allgemeinen schreiben solche Quelle einen Rohdatenstrom an aufeinanderfolgenden Speicheradressen ein entspre­ chend der Bitpuffer/Bank 112, so daß die meisten Schreiboperationen zu einem Seiten­ treffer führen und eine hohe Datenbandbreite realisiert wird. Bei einer beispielhaften Ausführungsform der Erfindung stimmen die Rohdaten mit dem MPEG2-Standard überein und eine relativ kleine Bank, die 16 MBit des DRAM-Speichers enthält, ist für den Bitpuffer 112 ausreichend.

Der Dekodierer 104 führt arithmetische Operationen durch, die zum Dekodieren der Rohdaten aus dem Bitpuffer 112 erforderlich sind. Bei dem Dekodierungsprozeß verwendet der Dekodierer 140 den Dekodierpuffer 114 für einen allgemeinen Speicher und für Operationen, welche die dekodierten Daten für eine gewünschte Bildgröße ein­ stellen. Bei der als Beispiel gewählten Ausführungsform besteht der Dekodierer 140 aus einem MPEG2-Dekodierer und der Dekodierpuffer 114 erfordert in typischer Weise eine Gesamtspeicherkapazität zwischen 64 und 96 MBit des Speichers für die MPEG- Dekodierung. Der Dekodierer 140 sichert die dekodierten Audio- und Videodaten in dem Audiodatenpuffer 116 und dem Videodatenpuffer 118. Im allgemeinen benötigt der Audiodatenpuffer 116 etwa 1 MBit des DRAM-Speichers, und der Videodatenpuffer erfordert zwischen 16 und 32 MBit, was von der Bildschirmgröße des digitalen Fern­ sehgerätes 100 abhängig ist. Die Audiovorrichtung 160 empfängt von dem Audiopuffer 116 Sounddaten und erzeugt Sounds. Die Videoanzeigevorrichtung 180 enthält in typi­ scher Weise einen Graphikcontroller oder eine andere Schaltungsanordnung, die darge­ stellte Bilder generiert unter Verwendung der Videodaten aus dem Videodatenpuffer 118.

Bei der als Beispiel gewählten Ausführungsform besteht jeder Puffer 114 aus ei­ ner getrennten Bank des Speichers 110 und die Bänke haben unterschiedliche Größen gemäß dem Puffer oder den Pufferstufen, die in der Bank implementiert sind. Ein Vor­ teil des Speichers 110 in dem digitalen Fernsehgerät 100 besteht aus der relativ geringen Speicherkomplexität und den geringen Kosten, verglichen mit einem System, welches Vielfachspeicherchips, und zwar einen für jeden Puffer, besitzt. Zusätzlich liefert das System 100, verglichen mit einer herkömmlichen Konstruktion, die einen einzelnen Speicher IC verwendet, eine hohe Performance und Bandbreite, und zwar durch Redu­ zierung der Seitenfehlgriffe, die sich in einem herkömmlichen Speicher ergeben, wenn unterschiedliche Mastervorrichtungen auf unterschiedliche Puffer in der gleichen Spei­ cherbank zugreifen.

Die Vorteile der vorliegenden Erfindung können weiter dadurch veranschaulicht werden, indem man einen Vergleich eines Speichers eines digitalen Fernsehgerätes, welches eine Halbleiterspeichervorrichtung mit einer 128-MBit-Bank enthält, mit einem digitalen Fernsehgerät vergleicht, welches eine Halbleiterspeichervorrichtung enthält, die zwei 16-MBit-Bänke und eine 96-MBit-Bank enthält. Bei einem solchen Speicher kann die 96-MBit-Bank den Dekodierpuffer 114 enthalten. Eine 16-MBit-Bank kann den Bitpuffer 112 enthalten, und die andere 16-MBit-Bank kann den Videopuffer 118 und den Audiopuffer 116 enthalten. Bei dieser Konfiguration kann der Dekodierer 140 auf den Dekodierpuffer 114 in einer effizienten Weise zugreifen, die Seitenfehlschläge oder -fehlgriffe vermeidet, die dann unvermeidbar sind, wenn sich der Dekodierer 140 die Bank, die den Dekodierpuffer 114 enthält, mit einer anderen Mastervorrichtung teilt. Obwohl die Audiovorrichtung 160 und die Videoanzeigevorrichtung 180 Pufferstufen verwenden, die sich eine Bank teilen, beeinflussen die Zugriffe durch die Audiovor­ richtung 160 relativ selten und in minimaler Form die Speicherqualität.

Fig. 2A veranschaulicht einen DRAM-Chip 200, der drei Speicherbänke 210, 220 und 230 enthält, wobei die Speicherbank 210 eine Speicherkapazität von 96 MBit und die Bänke 220 und 230 eine Speicherkapazität von jeweils 16 MBit haben. Die Bänke 210, 220 und 230 besitzen jeweilige Reihendekodierschaltungen 212, 222 und 232 und jeweilige Spaltendekodierschaltungen 214, 224 und 234, die an die jeweiligen Arrays der DRAM-Zellen gekoppelt sind. Die Reihendekodierschaltungen, die Spaltendeko­ dierschaltungen und die DRAM-Zellen können von irgendeiner Konstruktion sein, in­ klusive vielfältiger herkömmlicher Speicherdesigns, die auf dem Gebiet gut bekannt sind.

In Verbindung mit dem Speicher 200 enthält eine Eingangsreihenadresse drei höchstwertige Bits (MSBs), die eine Bank 210, 220 oder 230 für einen Zugriff identifi­ zieren. Die Bänke 210, 220 und 230 haben die Reihenfolge einer anwachsenden oder zunehmenden Reihenadresse und sind so angeordnet, daß die kleinsten Bänke den höch­ sten Reihenadressen entsprechen. Ein 3-Bit-Signal wird bei dieser Ausführungsform verwendet, da die kleinsten Bänke 220 und 230 ein Achtel des Adressenraumes belegen und drei Adressenbits dafür benötigt werden, um das spezielle Achtel zu identifizieren, welches der Bank 210 oder 220 entspricht. Bei einigen alternativen Ausführungsformen der Erfindung hängt, wenn das Reihenadressensignal dazu verwendet wird, um zwi­ schen der zugegriffenen Bank zu unterscheiden, die Zahl der Bits, die erforderlich ist, von der Größe der kleinsten Bank ab. Wie noch weiter unten beschrieben wird, erlaubt die Reihenfolge oder erlauben die Bänke die Verwendung der MSBs der Reihenadresse ohne eine Änderung hinsichtlich der Auswahl einer Bank und der Auswahl einer Reihenleitung in der großen Bank 210.

Bei der Ausführungsform gemäß Fig. 2A empfangen die Bankwählschaltungen 216, 226 und 236 die drei MSBs der Reihenadresse und dekodieren diese. Eine der Bankwählschaltungen 216, 226 und 236 aktiviert dann eine zugeordnete Schaltung 218, 228 oder 238, um die entsprechende Reihendekodierschaltung 212, 222 oder 232 in Bereitschaft zu setzen. Wenn ein Seitenfehlschlag in der ausgewählten Bank 210, 220 oder 230 auftritt, aktiviert die in Bereitschaft gesetzte Reihendekodierschaltung 212, 222 und 232 die ausgewählte Reihenleitung für einen Speicherzugriff, z. B. für eine Lese- oder Schreiboperation.

Um die ausgewählte Reihenleitung in der ausgewählten Bank zu identifizieren, empfängt die in Bereitschaft gesetzte Reihendekodierschaltung 212, 222 und 232 das gesamte oder nur einen Abschnitt des Reihenadressensignals, was von der Größe der zugeordneten Bank abhängig ist. Die Bänke 220 und 230 enthalten 16 MBit des Spei­ chers und die Reihendekodierschaltungen 222 und 232 benötigen keine der 3 MSBs der Reihenadresse, da die anderen Reihenadressenbits in einmaliger Weise eine Wortleitung in den jeweiligen Bänken 220 und 230 identifizieren. Die Bank 210 enthält 96 MBit oder das Sechsfache der Speicherbank 220 oder 230. Die Bank 210 enthält auch sechs­ mal so viel Wortleitungen wie die Bank 220 oder 230. Eine Erhöhung der Zahl der Rei­ hen in dieser Weise ermöglicht es, daß die Bänke 210, 220 und 230 identische Spalten­ adressen haben. Um jedoch die größere Anzahl an Wortleitungen aufzunehmen, ver­ wendet die Reihendekodierschaltung 212 die drei höchstwertigen Bits. Diese Bits kön­ nen ohne Modifizierung eines herkömmlichen Reihendekodierers verwendet werden, wenn die Bank 210 den niedrigsten Reihenadressenwerten entspricht.

Die Spaltendekodierschaltungen 214, 224 und 234 enthalten Dekodierer, Wähl­ schaltungen und Leseverstärker. Im Ansprechen auf eine Spaltenadresse geben die Spaltendekodierschaltungen 214, 224 und 234 Datensignale aus, die aus den ausge­ wählten Spalten in den jeweiligen Bänken ausgelesen werden, oder empfangen Datensignale zum Schreiben in die ausgewählten Speicherzellen, die an die ausge­ wählten Spalten angeschlossen sind. Daten-I/O-Schaltungen 290 wählen die Daten aus und geben diese aus, die von dem ausgewählten Array gelesen wurden, oder liefern die Eingangsdatensignale, die in das jeweilige Speicherarray eingeschrieben werden sollen. Derartige Schaltungen sind auf dem vorliegenden Gebiet gut bekannt und es können herkömmliche Konstruktionen für die Spaltendekodierschaltungen und die Daten-I/O- Schaltungen verwendet werden.

Fig. 2B zeigt einen Speicher 200B gemäß einer alternativen Ausführungsform der Erfindung. Der Speicher 200B unterscheidet sich von dem Speicher 200 darin, daß der Speicher 200B ein 2-Bit-Signal 252 anstelle der drei MSBs des Reihenadressensignals für die Auswahl der Bank verwendet, auf die zugegriffen wird. Das 2-Bit-Signal 252 ist dafür ausreichend, um unter den drei Bänken 210, 220 und 230 zu unterscheiden (oder bis hinauf zu vier getrennten Bänken). Die Verwendung des 2-Bit-Signals 252 macht die Bankwählschaltungen 216B, 226B und 236B in dem Speicher 200B erforderlich, die sich von den Bankwählschaltungen 216, 226 und 236 in dem Speicher 200 von Fig. 2A unterscheiden, jedoch sind die Elemente des Speichers 200B ansonsten im wesentlichen identisch mit denjenigen, die oben in Verbindung mit dem Speicher 200 beschrieben wurden.

Das Signal 252 kann dem Speicher 200B als die höchstwertigen Bits eines exter­ nen Reihenadressensignals eingespeist werden, welches auch das Signal 250 als niedrigstwertige Bits (LSBs) enthält. Das Signal 250 enthält wenigstens genau so viele Bits wie dafür erforderlich sind, um eine Reihe in der größten Bank 210 auszuwählen. Die kleineren Bänke 220 und 230 erfordern lediglich einige der Reihenadressenbits von dem Signal 250. Wenn ein externes Eingangsreihenadressensignal das Signal 252 als MSBs enthält und das Signal 250 als LSBs enthält, müssen die externen Vorrichtungen, die den Speicher 200B steuern, die Eingabe des Reihenadressensignals begrenzen, um undefinierte Werte zu vermeiden. Ein undefinierter Reihenadressenwert enthält die MSBs 252 als eine Wählbank und LSBs 250, welches außerhalb des Bereiches der Reihenleitungsadressen liegt, der für die Bank 210 zulässig ist. Alternativ kann das Signal 252 auch als ein Bankwählsignal betrachtet werden, welches von dem Reihen­ adressensignal 250 getrennt ist, jedoch erfordert das Signal 252 normalerweise die glei­ che Zeitsteuerung als Eingangsreihenadressensignale, speziell in einem SDRAM.

Die Speicher 200 und 200B veranschaulichen Ausführungsformen der Erfindung, das heißt 128-MBit-SDRAMs, mit drei Bänken 210, 220 und 230, von denen wenig­ stens zwei Bänke unterschiedliche Größen haben. Alternative Ausführungsformen der Erfindung können irgendeine Größe oder Anzahl der Bänke aufweisen. Diese spezielle Ausführungsform besitzt lediglich drei Bänke, was die Zahl der wiederholten Schalt­ kreise reduziert, verglichen mit einem Vier-Bank-Speicher. Jedoch können alternative Ausführungsformen der Erfindung vier oder auch mehr Bänke enthalten.

Fig. 3A zeigt ein Blockschaltbild einer alternativen Ausführungsform, das heißt von einem 256-MBit-SDRAM und enthält sechs Bänke 310, 320, 330, 340, 350 und 360. Jede der Bänke 310, 320 und 330 enthält 64 MBit des Speichers. Die Bank 340 enthält 32 MBit des Speichers und die Bänke 350 und 360 enthalten je 16 MBit des Speichers. Die Bänke 310, 320, 330, 340, 350 und 360 liegen in der Reihenfolge einer zunehmenden Reihenadresse vor. Jede Bank 310, 320, 330, 340, 350 oder 360 umfaßt: eine zugeordnete Reihendekodierschaltung 312, 322, 332, 342, 352 oder 362; eine zu­ geordnete Spaltendekodierschaltung 314, 324, 334, 344, 354 oder 364; und eine zuge­ ordnete Bankwählschaltung 316, 326, 336, 346, 356 oder 366.

Der Speicher 300 und spezieller die Bankwählschaltungen 316, 326, 336, 346, 356 und 366 verwenden die vier höchstwertigen Bits der Reihenadresse, um eine Bank 310, 320, 330, 340, 350 oder 360 für einen zugriff zu identifizieren. Diese Ausführungs­ form verwendet vier MSBs, da die kleinste Bank 350 oder 360 ein Sechzehntel der ge­ samten Kapazität des Speichers 300 enthält. Demzufolge können vier Bits die speziellen sechzehn entsprechend der Bank 350 oder 360 identifizieren. Die LSBs des Reihen­ adressensignals sind ausreichend, um irgendeine Reihe in der Bank 350 oder 360 zu identifizieren. Die Bank 340 hat zweimal so viel Reihen wie die Bank 350 oder 360 und die Reihendekodierschaltung 342 erfordert die LSBs und eines der MSBs, um in einzig­ artiger Weise eine Wortleitung in der Bank 340 auszuwählen. Jede der Bänke 310, 320 und 330 besitzt viermal so viel Reihen als die Bank 350 oder 360, und jeder der Reihen­ dekodierer 312, 322 und 332 erfordert die LSBs und zwei der MSBs, um in eindeutiger oder einmaliger Weise eine Wortleitung in der Bank 300 auszuwählen.

Fig. 3B zeigt einen alternativen 256-MBit-Speicher 300B, der die gleiche Bank­ konfiguration wie der Speicher 300 von Fig. 3A besitzt. Der Speicher 300B verwendet drei höchstwertige Bits eines Reihenadressensignals, um eine der sechs Bänke 310, 320, 330, 340, 350 und 360 auszuwählen. (Drei Bits sind ausreichend, um bis hinauf zu acht Bänken zu unterscheiden.) In dem Speicher 300B sind die LSBs des Reihenadressensig­ nals ausreichend, um zwischen einer Reihenleitung in der größten Bank 310, 320 oder 330 zu unterscheiden. Die Bank 340 erfordert weniger Reihenadressenbits als dies die Bänke 310, 320 und 330 erfordern, um eine Reihenleitung zu identifizieren, und die Bänke 350 und 360 erfordern weniger Reihenadressenbits als dies die Bank 340 erfor­ dert, um eine Reihenleitung zu identifizieren. Obwohl bei dieser Ausführungsform alle Bänke die gleiche Zahl von Spalten besitzen, beträgt die Zahl der Reihenleitungen in irgendeiner der Bänke 310, 320, 330, 340, 350 und 360 eine Potenz von 2 (das heißt 2n), wobei die Potenz von der Größe der Bank abhängt.

Wie oben dargelegt ist, können die Speicher nach der vorliegenden Erfindung die Seitenfehlschläge (page misses) reduzieren, indem nicht mehr als ein Puffer pro Bank zugeordnet wird, und können die Verwendung der Speicherkapazität maximieren, wenn jeder Puffer die Bank oder die Bänke füllt, die dem Puffer zugewiesen sind. Ferner kann die Speicher- und Systemarchitektur verschachtelte Zugriffe auf die gleiche Bank durch unterschiedliche Mastervorrichtungen vermeiden und kann die Anderungen in den Seitenfehlschlägen reduzieren. Dies liefert eine höhere Performance, da mehr Zugriffs­ operationen Verzögerungen vermeiden, die mit der Vorladezeit tRP verbunden sind, und auch mit der Reihenwählzeit tRCD verbunden sind, die in Fig. 4 gezeigt ist, und Speicherzugriffe in einer kürzeren Zeit ermöglichen (z. B. die Datenausgabezeit CL in Fig. 4).

Obwohl die Erfindung unter Hinweis auf spezielle Ausführungsformen beschrie­ ben wurde, ist die Beschreibung lediglich als Beispiel für die Anwendung der Erfindung zu verstehen und nicht als eine Einschränkung zu interpretieren. Obwohl speziell die vorangegangene Erläuterung Beispiele offenbart unter Verwendung einer SDRAM- Zeitsteuerung, kann das gleiche Konzept bei anderen Arten von Speichern, wie bei­ spielsweise DDR und RDRAM angewendet werden. Ferner stellt das digitale TV-Gerät, welches hier beschrieben wurde, lediglich ein veranschaulichendes System dar mit ei­ nem Speicher und es sind andere Ausführungsformen der Erfindung möglich, die andere Systeme mit einem Speicher enthalten. Vielfältige andere Anpassungen und Kombina­ tionen von Merkmalen der Ausführungsformen, die hier offenbart sind, fallen ebenso in den Rahmen der Erfindung, wie dieser durch die folgenden Ansprüche definiert ist.

Claims (21)

1. Integrierte Speicherschaltung, mit:
einer ersten Speicherbank, die eine erste Anzahl von Speicherzellen enthält; und
einer zweiten Speicherbank, die eine zweite Anzahl von Speicherzellen enthält, wobei die zweite Anzahl verschieden von der ersten Anzahl ist.

2. Speicher nach Anspruch 1, ferner mit:
einem ersten Reihendekodierer, der an die erste Speicherbank gekoppelt ist; und
einem zweiten Reihendekodierer, der an die zweite Speicherbank gekoppelt ist, wobei
der erste Reihendekodierer eine erste Reihenleitung in der ersten Speicherbank für einen Zugriff auf eine Speicherzelle in der ersten Bank aktiviert halten kann, wäh­ rend der zweite Reihendekodierer eine zweite Reihenleitung in der zweiten Spei­ cherbank für einen Zugriff auf eine Speicherzelle in der zweiten Bank aktiviert hält.

3. Speicher nach Anspruch 2, ferner mit einer Adressenschaltung, die ein externes Adressensignal empfängt, welches in den Speicher eingespeist wird und die ein erstes internes Reihenadressensignal zu dem ersten Reihendekodierer und eine zweite interne Reihenadresse zu dem zweiten Reihendekodierer liefert.

4. Speicher nach Anspruch 3, bei dem das erste Reihenadressensignal mehr Bits ent­ hält als in dem zweiten Reihenadressensignal vorhanden sind.

5. Speicher nach Anspruch 2, bei dem die erste Reihenleitung einem ersten Reihen­ adressenwert entspricht und die zweite Reihenleitung einem zweiten Reihen­ adressenwert entspricht, der von dem ersten Reihenadressenwert verschieden ist.

6. Speicher nach Anspruch 1, bei dem der Speicher aus einem dynamischen Speicher mit wahlfreiem Zugriff besteht.

7. Speicher nach Anspruch 1, ferner mit einer dritten Speicherbank, die eine dritte Anzahl an Speicherzellen enthält.

8. Speicher nach Anspruch 7, bei dem die dritte Anzahl von der ersten Anzahl und der zweiten Anzahl verschieden ist.

9. Speicher nach Anspruch 7, bei dem die dritte Anzahl die gleiche ist wie eine An­ zahl gemäß der ersten Anzahl und der zweiten Anzahl.

10. Speicher nach Anspruch 1, fern mit einer Vielzahl an Speicherbänken.

11. System, mit:
einer Vielzahl an Mastervorrichtungen, die eine erste Mastervorrichtung umfas­ sen, welche einen ersten Puffer erfordert, der eine erste Größe besitzt, und eine zweite Mastervorrichtung enthalten, die einen zweiten Puffer mit einer zweiten Größe erfordert, die von der ersten Größe verschieden ist; und
einer integrierten Speicherschaltung, die angekoppelt ist, um Speicher zu liefern, der den ersten und den zweiten Puffer implementiert, wobei die integrierte Speicherschaltung eine Vielzahl an Bänken enthält, mit einer ersten Bank, die eine erste Anzahl von Speicherzellen aufweist, und mit einer Bank, die eine zweite Anzahl der Speicherzellen enthält, wobei die zweite Anzahl von der ersten Anzahl verschieden ist, wobei
die erste Mastervorrichtung derart konfiguriert ist, um auf die erste Bank zu­ zugreifen, um auf den ersten Puffer einen Zugriff durchzuführen, um Zugriffe auf den ersten Puffer vorzunehmen, und die zweite Mastervorrichtung dafür konfigu­ riert ist, um auf die zweite Bank zuzugreifen, um Zugriffe auf den zweiten Puffer vorzunehmen.

12. System nach Anspruch 11, ferner mit einer Speichersteuerschaltung, die den Zugriff auf die integrierte Speicherschaltung von den Mastervorrichtungen her steuert.

13. Speicher nach Anspruch 11, bei dem die integrierte Speicherschaltung ferner fol­ gendes aufweist:
einen ersten Reihendekodierer, der an die erste Bank gekoppelt ist; und
einen zweiten Reihendekodierer, der an die zweite Bank gekoppelt ist, wobei
der erste Reihendekodierer eine erste Reihenleitung in der ersten Speicherbank für einen Zugriff auf eine Speicherzelle in der ersten Speicherbank aktiviert halten kann, während der zweite Reihendekodierer eine zweite Reihenleitung in der zweiten Speicherbank für einen Zugriff auf eine Speicherzelle in der zweiten Bank aktiviert hält, wobei verschachtelte Zugriffe durch die erste Mastervorrichtung auf eine erste Reihenadresse und ein Zugriff durch die zweite Mastervorrichtung auf eine zweite Reihenadresse keinen Seitenfehlschlag (page miss) verursacht, der eine Voraufladung oder ein in Bereitschaft setzen einer Reihenadresse in der er­ sten Bank erforderlich machen würde.

14. Verfahren zum Betreiben eines Systems, welches eine Vielzahl an Mastervor­ richtungen enthält, wobei jede Mastervorrichtung einen Puffer erfordert, welches Verfahren folgende Schritte umfaßt:
Verwenden einer integrierten Speicherschaltung, die eine Vielzahl an Bänken ent­ hält, wobei wenigstens zwei der Bänke sich voneinander in der Größe unterschei­ den;
Zuordnen der Vielzahl der Bänke zu der Vielzahl der Mastervorrichtungen, so daß jede Mastervorrichtung eine entsprechende Bank hat und die entsprechende Bank eine Größe besitzt, die für den Puffer ausreichend ist, welchen die Mastervorrich­ tung erfordert; und
Lenken der Pufferzugriffsoperationen von jeder Mastervorrichtung zu der ent­ sprechenden Bank.

15. Verfahren nach Anspruch 14, ferner mit verschachtelten Zugriffen durch eine er­ ste der Mastervorrichtungen auf eine erste Reihenadresse und einen Zugriff durch eine zweite der Mastervorrichtungen auf eine zweite Reihenadresse, wobei das Zugreifen auf unterschiedliche Bänke keinen Seitenfehlschlag (page miss) verur­ sacht, der eine Voraufladung oder Reaktivierung der ersten Reihenleitung nach dem Zugriff der zweiten Mastervorrichtung erforderlich machen würde.

16. Verfahren nach Anspruch 14, bei dem das Zuordnen der Bänke zu den Mastervor­ richtungen das Zuordnen der kleinsten der Bänke zu einer Mastervorrichtung um­ faßt, die einen kleinsten Puffer erfordert.

17. Halbleitervorrichtung, die Adressensignale und Steuersignale empfängt und die synchron mit einem externen Takt arbeitet, mit:
einer Vielzahl an Speicherzellenarrays, die eine Vielzahl an Speicherzellen und eine Vielzahl an Leseverstärkern aufweisen, wobei jede Speicherzelle einen Tran­ sistor und einen Kondensator aufweist;
einer ersten Speicherbank mit einem ersten Satz der Speicherzellenarrays;
einer zweiten Speicherbank mit einem zweiten Satz der Speicherzellenarrays; und
einer dritten Speicherbank mit einem dritten Satz der Speicherzellenarrays, wobei
die Zahl der Speicherzellen in der ersten Speicherbank gleich ist der Zahl der Speicherzellen in der zweiten Speicherbank, und wobei die Zahl der Speicherzel­ len der dritten Speicherbank verschieden ist von der Zahl der Speicherzellen in der ersten Speicherbank.

18. Halbleitervorrichtung nach Anspruch 17, ferner mit einer vierten Speicherbank, welche die gleiche Anzahl an Speicherzellen wie die erste Speicherbank enthält.

19. Halbleitervorrichtung nach Anspruch 17, ferner mit einer vierten Speicherbank, welche die gleiche Anzahl an Speicherzellen wie die dritte Speicherbank aufweist.

20. Halbleitervorrichtung nach Anspruch 17, ferner mit einer vierten Speicherbank, die eine kleinere Anzahl an Speicherzellen enthält als in der dritten Speicherbank vorhanden sind.

21. Halbleitervorrichtung nach Anspruch 20, ferner mit einer fünften Speicherbank mit einer kleineren Anzahl an Speicherzellen als in der vierten Speicherbank vor­ handen sind.